JPS6324657A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS6324657A JPS6324657A JP61166645A JP16664586A JPS6324657A JP S6324657 A JPS6324657 A JP S6324657A JP 61166645 A JP61166645 A JP 61166645A JP 16664586 A JP16664586 A JP 16664586A JP S6324657 A JPS6324657 A JP S6324657A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体基板上にキャパシタを形成する工程特に
１トランジスタ／１キャパシタのメモリセル構造をもつ
半導体記憶装置の製造方法に関する。
１トランジスタ／１キャパシタのメモリセル構造をもつ
半導体記憶装置の製造方法に関する。
（従来の技術）
従来、半導体基板上に形成される記憶装置として、−個
のＭＯＳ）ランジスタと一個のＭＯＳキャパシタにより
メモリセルを構成するＭＯ８型ダイナミックＲＡＭ（Ｄ
ＲＡＭ）が知られている。
のＭＯＳ）ランジスタと一個のＭＯＳキャパシタにより
メモリセルを構成するＭＯ８型ダイナミックＲＡＭ（Ｄ
ＲＡＭ）が知られている。
ＤＲＡＭの高集積度化微細化に伴う最も大きな問題は、
メモリセル面積を小さくしつつしかもＭＯＳキャパシタ
の容量を如何に大きく保つかという点にある。メモリセ
ルの占有面積を大きくすることな（、ＭＯＳキャパシタ
の容量を保つ方法としてメモリセル領域の上面のみなら
ずフィールド領域との境界の側壁をもＭＯＳキャパシタ
として利用する構造が提案されている。
メモリセル面積を小さくしつつしかもＭＯＳキャパシタ
の容量を如何に大きく保つかという点にある。メモリセ
ルの占有面積を大きくすることな（、ＭＯＳキャパシタ
の容量を保つ方法としてメモリセル領域の上面のみなら
ずフィールド領域との境界の側壁をもＭＯＳキャパシタ
として利用する構造が提案されている。
例えばＩＥＤＭ’８４ ＰＰ、２４４．Ａ ＦＯＬＤＥ
Ｄ ＣＡＰＡ−ＣＩＴＯＲＣＥＬＬ （Ｆ、Ｃ，Ｃ，
）ＦＯＲＦＵＴＵＲＥ ＭＥＧＡＢＩＴＤＲＡＭｓ、Ｍ
、Ｗａｄａ、に、Ｈｉｅｄａ、ａｎｄ Ｓ、Ｗａｔａｎ
ａｂｅ。
Ｄ ＣＡＰＡ−ＣＩＴＯＲＣＥＬＬ （Ｆ、Ｃ，Ｃ，
）ＦＯＲＦＵＴＵＲＥ ＭＥＧＡＢＩＴＤＲＡＭｓ、Ｍ
、Ｗａｄａ、に、Ｈｉｅｄａ、ａｎｄ Ｓ、Ｗａｔａｎ
ａｂｅ。
Ｔｏｓｈｉｂａ Ｃｏｒｐｏｒａｔｉｏｎ、Ｋａｗａｓ
ａｋｉ、ＪＡＰＡＮの文献に記載されている。この構造
を実現する手段として従来第９図に示すように、半導体
基板２１に形成した溝２２．２３（第９図（ｂ））に絶
縁膜２４゜２５を平担に埋め込み（第９図（Ｃ））、た
とえばフォトレジスト２６をパターニングしく第９図（
ｄ））。
ａｋｉ、ＪＡＰＡＮの文献に記載されている。この構造
を実現する手段として従来第９図に示すように、半導体
基板２１に形成した溝２２．２３（第９図（ｂ））に絶
縁膜２４゜２５を平担に埋め込み（第９図（Ｃ））、た
とえばフォトレジスト２６をパターニングしく第９図（
ｄ））。
それをマスクに任意の部分の埋め込まれた絶縁膜２４．
２５を素子分離に必要な厚さの酸化膜２７を残して各島
領域の端部側壁を露出させる。この後周知の工程で第一
ゲート酸化膜を形成した後キャパシタ電極２８を形成し
パターニングした後。
２５を素子分離に必要な厚さの酸化膜２７を残して各島
領域の端部側壁を露出させる。この後周知の工程で第一
ゲート酸化膜を形成した後キャパシタ電極２８を形成し
パターニングした後。
トランスファーゲートを形成する。この従来の工程で最
も難しい工程は第９図（ｄ）に示す工程から第９図（ｅ
）の工程に致る埋め込んだ絶縁膜を素子分離に必要な厚
さ残してエツチングする工程である。
も難しい工程は第９図（ｄ）に示す工程から第９図（ｅ
）の工程に致る埋め込んだ絶縁膜を素子分離に必要な厚
さ残してエツチングする工程である。
即ち、この際問題となるのは、第９図（ｄ）に示したキ
ャパシタ形成面２９が絶縁膜２４．２５をエツチングす
る際どうしても一部露出されダメージを受け、セルの電
荷保持特性が悪化したり、第９図（ｅ）に示した絶縁膜
２７の厚さの制御が難しく、エツチングしすぎれば素子
分離が行なわれずＤＲＡＭとして不良品となり、エツチ
ングが足りなければ溝端部側面のキャパシタ領域が減少
し充分な電荷容量が得られなくなり、ＤＲＡＭの動作マ
ージンを損う。
ャパシタ形成面２９が絶縁膜２４．２５をエツチングす
る際どうしても一部露出されダメージを受け、セルの電
荷保持特性が悪化したり、第９図（ｅ）に示した絶縁膜
２７の厚さの制御が難しく、エツチングしすぎれば素子
分離が行なわれずＤＲＡＭとして不良品となり、エツチ
ングが足りなければ溝端部側面のキャパシタ領域が減少
し充分な電荷容量が得られなくなり、ＤＲＡＭの動作マ
ージンを損う。
（発明が解決しようとする問題点）
本発明の目的は上記した問題点に鑑みてなされたもので
、メモリセル領域の上面のみならずフィールド領域との
境界の側壁をもＭＯＳキャパシタとして利用する構造を
もつセルを埋め込んだ絶縁膜をエッチバックする工程な
しに容易に製造する方法を提供することを目的とする。
、メモリセル領域の上面のみならずフィールド領域との
境界の側壁をもＭＯＳキャパシタとして利用する構造を
もつセルを埋め込んだ絶縁膜をエッチバックする工程な
しに容易に製造する方法を提供することを目的とする。
（問題点を解決する為の手段と作用）
本発明は、メモリセル領域の上面のみならずフィールド
領域との境界の側壁をもＭＯＳキャパシタとして利用す
る構造を対象とする。このような構造を得る本発明の方
法は先ず半導体基板に１周囲に絶縁膜が平担に埋め込ま
れた複数の島領域を配列形成する。そして前記島領域の
うちＭＯＳキャパシタ形成予定領域の周囲の部分を前記
埋め込み絶縁膜及びパターニングによって得た耐Ｓｉエ
ツチング膜の２つをマスクとしてＳｉをエツチングして
各島領域のＭＯＳキャパシタ形成予定領域の側壁を露出
させる。一方向の複数の島領域を横切って連続的に配列
されるＭＯＳトランジスタのゲート電極形成予定領域及
びその周囲の絶縁膜。
領域との境界の側壁をもＭＯＳキャパシタとして利用す
る構造を対象とする。このような構造を得る本発明の方
法は先ず半導体基板に１周囲に絶縁膜が平担に埋め込ま
れた複数の島領域を配列形成する。そして前記島領域の
うちＭＯＳキャパシタ形成予定領域の周囲の部分を前記
埋め込み絶縁膜及びパターニングによって得た耐Ｓｉエ
ツチング膜の２つをマスクとしてＳｉをエツチングして
各島領域のＭＯＳキャパシタ形成予定領域の側壁を露出
させる。一方向の複数の島領域を横切って連続的に配列
されるＭＯＳトランジスタのゲート電極形成予定領域及
びその周囲の絶縁膜。
Ｓｉ 島領域はエツチングすることなく、平・坦面の状
態に保つ。そして露出した島領域の側面及び上面に絶縁
膜を介してＭＯＳキャパシタ電極を形成し、また各島領
域の上面にゲート絶縁膜を介してＭＯＳトランジスタの
ゲート電極を形成する。
態に保つ。そして露出した島領域の側面及び上面に絶縁
膜を介してＭＯＳキャパシタ電極を形成し、また各島領
域の上面にゲート絶縁膜を介してＭＯＳトランジスタの
ゲート電極を形成する。
本発明によれば、半導体基板に絶縁膜が平担に埋め込ま
れた複数の島領域を形成した後、島領域のＳｉ エツチ
ングにより各島領域のＭ、０８キャパシタ形成予定領域
の側壁を露出させる為、従来のように素子分離に必要な
絶縁膜の厚さを残して埋め込まれた絶縁膜をエツチング
し、各島領域のＭＯＳキャパシタ形成予定領域の側壁を
露出させる方法と異なり、絶縁膜をエツチングしすぎて
素子分離に失敗したり、絶縁膜のエツチングが足りず、
キャパシタの容量が不足するといった問題が起こらない
。又キャパシタ形成予定の島領域上面はマスクで覆われ
ているため、エツチングにより削られる心配もない。
れた複数の島領域を形成した後、島領域のＳｉ エツチ
ングにより各島領域のＭ、０８キャパシタ形成予定領域
の側壁を露出させる為、従来のように素子分離に必要な
絶縁膜の厚さを残して埋め込まれた絶縁膜をエツチング
し、各島領域のＭＯＳキャパシタ形成予定領域の側壁を
露出させる方法と異なり、絶縁膜をエツチングしすぎて
素子分離に失敗したり、絶縁膜のエツチングが足りず、
キャパシタの容量が不足するといった問題が起こらない
。又キャパシタ形成予定の島領域上面はマスクで覆われ
ているため、エツチングにより削られる心配もない。
（実施例）
以下本発明の実施例を図面を参照して説明する。
第１図（ａ） 、 （ｂ） 、 （Ｃ） 〜第７図（ａ
） 、 （ｂ） 、 （Ｃ）は１本発明の一実施例によ
るｄＲＡＭの製造工程を説明するための図である。これ
らの図において、（ａ）は平面図、（ｂ）はそのＡ−Ａ
ｌｉ面図であり、 （Ｃ）は斜視図である。まず第１図
に示すように、ｐ−型Ｓｉ基板１に酸化膜２を形成し、
その上のメモリセルを形成する島領域に公知の方法によ
りエツチングマスクとなるフォトレジスト３をパターン
形成して酸化膜２をエツチングし１次いで反応性イオン
エツチング法（ＲＩＥ）によりフィールド溝４をエツチ
ング形成する。この後イオン注入法または気相拡散法に
より溝４の底部に素子分離用のｐ型層５を形成する。こ
の実施例では島領域は２ビツトで一つの凸型長方形パタ
ーンをなして配列形成される。
） 、 （ｂ） 、 （Ｃ）は１本発明の一実施例によ
るｄＲＡＭの製造工程を説明するための図である。これ
らの図において、（ａ）は平面図、（ｂ）はそのＡ−Ａ
ｌｉ面図であり、 （Ｃ）は斜視図である。まず第１図
に示すように、ｐ−型Ｓｉ基板１に酸化膜２を形成し、
その上のメモリセルを形成する島領域に公知の方法によ
りエツチングマスクとなるフォトレジスト３をパターン
形成して酸化膜２をエツチングし１次いで反応性イオン
エツチング法（ＲＩＥ）によりフィールド溝４をエツチ
ング形成する。この後イオン注入法または気相拡散法に
より溝４の底部に素子分離用のｐ型層５を形成する。こ
の実施例では島領域は２ビツトで一つの凸型長方形パタ
ーンをなして配列形成される。
この後、フォトレジスト３および酸化膜２を除去し、第
２図に示すように、フィールド絶縁膜となる酸化膜（８
１０，）６を気相成長法により堆積し、更に表面平坦化
のためにフォトレジスト７を塗布する。そしてフォトレ
ジスト７と酸化膜６を両者に対して略等しいエツチング
速度ζこ条件設定されたＲＩＥによりエツチングして、
第３図に示すように酸化膜６を平坦に埋込む。
２図に示すように、フィールド絶縁膜となる酸化膜（８
１０，）６を気相成長法により堆積し、更に表面平坦化
のためにフォトレジスト７を塗布する。そしてフォトレ
ジスト７と酸化膜６を両者に対して略等しいエツチング
速度ζこ条件設定されたＲＩＥによりエツチングして、
第３図に示すように酸化膜６を平坦に埋込む。
次に第４図に示すように側壁キャパシタ形成予定領域及
びその周囲のフィールド領域以外を覆うフォトレジスト
７をパターン形成し、Ｓｉの島状領域の一部である側壁
キャパシタ形成予定領域を埋込酸化膜６とレジスト７を
マスクとしてエツチングし溝８を形成し側壁キャパシタ
形成予定領域の側壁及び底部を露出させる。
びその周囲のフィールド領域以外を覆うフォトレジスト
７をパターン形成し、Ｓｉの島状領域の一部である側壁
キャパシタ形成予定領域を埋込酸化膜６とレジスト７を
マスクとしてエツチングし溝８を形成し側壁キャパシタ
形成予定領域の側壁及び底部を露出させる。
溝８を溝４より浅く形成することにより溝８が溝４より
深い場合と比較して素子分離はより良く行われる。
深い場合と比較して素子分離はより良く行われる。
次に第５図に示すようにレジスト７を取りさった後ＭＯ
Ｓトランジスタ形成予定領域及びその周囲のフィールド
領域を覆うフォトレジスト９をパターン形成し、不純物
をイオン注入してＭＯＳキャパシタの基板側電極となる
ｎ−型ＮＪ１０を形成する。ＭＯＳトランジスタ形成予
定領域の周囲のフィールド溝４には厚い酸化膜６が平坦
に埋め込まれたままとなっている。続いて第６図に示す
ように、キャパシタ部絶縁膜１１として例えば１００大
の熱酸化膜を形成し、第１層多結晶シリコン膜を堆積し
てこれをパターニングすることによりキャパシタ電極１
２を形成する。図から明らかなように、キャパシタ電極
】２は各島領域端部の上面だけでなく、フィールド溝４
との境界に露出する３つの側壁１こ対向するように形成
される。この後第７図に示すように、ゲート絶縁膜１３
として各島領域に例えばｘｏｏｉの熱酸化膜を形成し、
第２層多結晶シリコン膜によりゲート電極１４を形成す
る。ゲート電極１４は、キャパシタ電極１２とは重なら
ないように第７図（ａ）の縦方向に連続的に配設され、
ワード線となる。そしてゲート電極１４及びキャパシタ
電極１２をマスクとして不純物を拡散し、ソース、ドレ
インとなるｎ型層１５゜１６を形成する。最後に第８図
に示すように、気相成長法により酸化膜（Ｓｉｎ、）な
どの素子保獲膜１７を全面に形成し、これに配線用コン
タクト孔を開口して、ゲート電極１４とは交差する方向
にメモリセルの各ＭＯＳトランジスタのドレインを共通
接続するＡｔ配線１８を形成する。このＭ配線１８はビ
ット線となる。
Ｓトランジスタ形成予定領域及びその周囲のフィールド
領域を覆うフォトレジスト９をパターン形成し、不純物
をイオン注入してＭＯＳキャパシタの基板側電極となる
ｎ−型ＮＪ１０を形成する。ＭＯＳトランジスタ形成予
定領域の周囲のフィールド溝４には厚い酸化膜６が平坦
に埋め込まれたままとなっている。続いて第６図に示す
ように、キャパシタ部絶縁膜１１として例えば１００大
の熱酸化膜を形成し、第１層多結晶シリコン膜を堆積し
てこれをパターニングすることによりキャパシタ電極１
２を形成する。図から明らかなように、キャパシタ電極
】２は各島領域端部の上面だけでなく、フィールド溝４
との境界に露出する３つの側壁１こ対向するように形成
される。この後第７図に示すように、ゲート絶縁膜１３
として各島領域に例えばｘｏｏｉの熱酸化膜を形成し、
第２層多結晶シリコン膜によりゲート電極１４を形成す
る。ゲート電極１４は、キャパシタ電極１２とは重なら
ないように第７図（ａ）の縦方向に連続的に配設され、
ワード線となる。そしてゲート電極１４及びキャパシタ
電極１２をマスクとして不純物を拡散し、ソース、ドレ
インとなるｎ型層１５゜１６を形成する。最後に第８図
に示すように、気相成長法により酸化膜（Ｓｉｎ、）な
どの素子保獲膜１７を全面に形成し、これに配線用コン
タクト孔を開口して、ゲート電極１４とは交差する方向
にメモリセルの各ＭＯＳトランジスタのドレインを共通
接続するＡｔ配線１８を形成する。このＭ配線１８はビ
ット線となる。
この実施例によるｄＲＡＭは、凸型をなすメモリセル領
域の平坦面のみならず周辺のフィールド溝８の側壁をも
ＭＯＳキャパシタとして利用しており、実効的なＭＯＳ
キャパシタ面積が非常に大きい。
域の平坦面のみならず周辺のフィールド溝８の側壁をも
ＭＯＳキャパシタとして利用しており、実効的なＭＯＳ
キャパシタ面積が非常に大きい。
本発明は上記実施例に限られるものではない。
例えば上記実施例では、Ｓｉ基板をエツチングしてフィ
ールド溝を形成した後、この溝に酸化膜を埋め込んだ。
ールド溝を形成した後、この溝に酸化膜を埋め込んだ。
このように複数の島領域をその周囲に絶縁膜が埋め込ま
れた状態で配列形成する方法として１次のような工程を
採用してもよい。すなわち先ずＳｉ基板のフィールド領
域に選択的に厚い絶縁膜を凸型にパターン形成する。こ
れは全面に絶縁膜をＣＶＤにより堆積した後、これをＲ
ＩＥなどによりエツチングすればよい。この後、露出し
ているＳｉ基板表面に絶縁膜と同じ程度の厚さにＳｉ層
を選択成長させる。これにより上記実施例と等価な平坦
基板が得られる。
れた状態で配列形成する方法として１次のような工程を
採用してもよい。すなわち先ずＳｉ基板のフィールド領
域に選択的に厚い絶縁膜を凸型にパターン形成する。こ
れは全面に絶縁膜をＣＶＤにより堆積した後、これをＲ
ＩＥなどによりエツチングすればよい。この後、露出し
ているＳｉ基板表面に絶縁膜と同じ程度の厚さにＳｉ層
を選択成長させる。これにより上記実施例と等価な平坦
基板が得られる。
その池水発明はその趣旨を逸脱しない範囲で種種変形実
施することができる。
施することができる。
本発明によれば、メモリセル領域の上面のみならずフィ
ールド領域との境界の側壁をもＭＯＳキャパシタとして
利用する構造をもつセルを埋め込んだ絶縁膜をある厚さ
を残してエッチバックするという難しい工程なしに、Ｓ
ｉのエツチングのみで容易に製造することを得、しかも
、埋め込んだ絶縁膜のエッチバックにより残った絶縁膜
の厚さのバラツキにより生ずるセル容量のバラツキ及び
素子分離能力のバラツキに起因するＤ ＲＡ Ｍの性能
劣化を押えることができる。
ールド領域との境界の側壁をもＭＯＳキャパシタとして
利用する構造をもつセルを埋め込んだ絶縁膜をある厚さ
を残してエッチバックするという難しい工程なしに、Ｓ
ｉのエツチングのみで容易に製造することを得、しかも
、埋め込んだ絶縁膜のエッチバックにより残った絶縁膜
の厚さのバラツキにより生ずるセル容量のバラツキ及び
素子分離能力のバラツキに起因するＤ ＲＡ Ｍの性能
劣化を押えることができる。
第Ｖ図乃至第８図は本発明の一実施例のＤＲＡＭの製造
工程を説明する為の構造説明図、第９図は従来の製造工
程を示す断面説明図である。 １・・・ｐ−型Ｓｉ基板、２・・・酸化膜、３・・・フ
ォトレジスト％ ４・・・フィールド溝、５・・・ｐ型
層、６・・・酸化膜Ｓ ７・・・フォトレジスト、８・
・・Ｓｉ島領域に形成された溝、９・・・フォトレジス
ト、１０・・・ｎ−型層。 １１・・・キャパシタ絶縁膜、１２・・・キャパシタ電
極、１３・・・ゲート絶縁膜、１４・・・ゲート電極（
ワード線）、１５．１６・・・ｎ型層、１７・・・素子
保護膜、１８・・・ＡＡ配線（ビット線）。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ａ） ｔＩＥ１図 （ｃ） 第１図 （ａ） 第２図 （Ｃ） （ａ） （ｃ） 第３図 （ａ） 第４図 （λ） （ｂ） （ｂ） （ａ） （ｂ） ＠７図 （ａ） 第８図
工程を説明する為の構造説明図、第９図は従来の製造工
程を示す断面説明図である。 １・・・ｐ−型Ｓｉ基板、２・・・酸化膜、３・・・フ
ォトレジスト％ ４・・・フィールド溝、５・・・ｐ型
層、６・・・酸化膜Ｓ ７・・・フォトレジスト、８・
・・Ｓｉ島領域に形成された溝、９・・・フォトレジス
ト、１０・・・ｎ−型層。 １１・・・キャパシタ絶縁膜、１２・・・キャパシタ電
極、１３・・・ゲート絶縁膜、１４・・・ゲート電極（
ワード線）、１５．１６・・・ｎ型層、１７・・・素子
保護膜、１８・・・ＡＡ配線（ビット線）。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 （ａ） ｔＩＥ１図 （ｃ） 第１図 （ａ） 第２図 （Ｃ） （ａ） （ｃ） 第３図 （ａ） 第４図 （λ） （ｂ） （ｂ） （ａ） （ｂ） ＠７図 （ａ） 第８図
Claims (2)
- （１）１トランジスタ／１キャパシタのメモリセル構造
をもつ半導体記憶装置を製造する方法であって、半導体
基板に絶縁膜が平担に埋め込まれた複数の島領域を形成
する工程と、 前記島領域の一部を前記埋め込まれた絶縁膜の辺に自己
整合的にエッチングして各島領域の端部側壁を露出させ
る工程と露出した各島領域の側壁及び上面を覆うように
第一ゲート酸化膜を介してＭＯＳキャパシタ電極を形成
する工程とを備えたことを特徴とする半導体記憶装置の
製造方法。 - （２）前記、島領域のエッチング深さは前記埋め込まれ
た絶縁膜の深さより浅いことを特徴とする特許請求の範
囲第１項記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166645A JPS6324657A (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61166645A JPS6324657A (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324657A true JPS6324657A (ja) | 1988-02-02 |
Family
ID=15835108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61166645A Pending JPS6324657A (ja) | 1986-07-17 | 1986-07-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324657A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162566A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置 |
| JPH0612450U (ja) * | 1992-07-23 | 1994-02-18 | 日本化工機株式会社 | 簡易石鹸製造装置 |
| WO2003069676A1 (fr) * | 2002-02-14 | 2003-08-21 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| JP2008235324A (ja) * | 2007-03-16 | 2008-10-02 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
1986
- 1986-07-17 JP JP61166645A patent/JPS6324657A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04162566A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体記憶装置 |
| JPH0612450U (ja) * | 1992-07-23 | 1994-02-18 | 日本化工機株式会社 | 簡易石鹸製造装置 |
| WO2003069676A1 (fr) * | 2002-02-14 | 2003-08-21 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| US6995415B2 (en) | 2002-02-14 | 2006-02-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and its manufacturing method |
| JP2008235324A (ja) * | 2007-03-16 | 2008-10-02 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US8258040B2 (en) | 2007-03-16 | 2012-09-04 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
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