KR950011988B1 - 다중레벨 레지스트(mlr) 평탄화 방법 - Google Patents
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내용 없음.
Description
제1도는 종래의 MLR평탄화 방법을 설명하기 위한 일실시예의 구조단면도.
제2도는 본발명의 MLR평탄화 방법을 설명하기 위한 일실시예의 구조단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 반도체 소자
4 : 중간층 6 : 콘택 마스크
7 : 무기질 레지스트 8 : GexSe1-x
9 : Ag2Se
본 발명은 반도체 장치의 제조방법에 관한 것으로 특히 무기질 레지스트(Resist)를 이용한 다중레벨 레지스트(Multi Level Resist : 이하 MLR)평탄화 방법에 관한 것이다.
종래의 MLR평탄화 방법을 첨부도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 MLR평탄화 방법을 설명하기 위한 단면도로써, 제1도(a)와 같이 실리콘 기판(1)에 반도체 소자(커패시터 셀)(2)을 형성하면 단차가 발생한다. 이단차를 해결하기 위하여 그위에 평탄화를 위한 제1유기질 레지스트(3)를 두껍게 증착하고 그위에 PEOX 또는 SOG등의 중간층(4)과 제2유기질 레지스트(5)을 차례로 증착한다음 콘택마스크(Contact mask)(6)을 이용 노광및 에치하여 콘택홀을 정의한다.
그러나, 이와같은 종래의 MLR평탄화 방법에 있어서는 유기질 레지스트로 MLR평탄화 코팅(Coating)을 하더라도 반도체 소자의 단차가 약 1.5㎛이상되면 점도때문에 단차가 평탄화 되지 않는다.
즉, 제1도(b)와 같이 저층의 단차가 상층까지 유지되어 콘택마스크를 노광및 에치하여 콘택홀을 형성하더라도 단차에 의해서 콘택홀 모양자체도 변형되어 반도체 장치의 특성및 신뢰도를 저하시키게 되는 문제점이 있다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한것으로써, MLR평탄화를 완벽하게 이루어 반도체 장치의 특성및 신뢰도를 향상시키는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 MLR평탄화 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도는 본발명의 MLR평탄화 방법을 설명하기 위한 단면도로써, 제2도(a)와 같이 실리콘 기판(1)에 단차를 갖는 반도체 소자(2)를 형성하고 그위에 GexSe1-x등의 제1무기질 레지스트(7)를 발생된 단차의 130%이상의 두께로 증착하여 저층을 평탄화하고 그위에 PEOX 또는 SOG등의 중간층(4)을 증착한 뒤 계속해서 제2b도와 같이 중간층위에 Gex1-x층(8)과 Ag2Se층 (9)을 차례로 증착하여 2중구조의 제2무기질 레지스트층을 형성한다.
이때 GexSe1-x층(8)의 두께는 제1무기질 레지스트(7)보다 얇은 2000 ~ 3000 Å 두께로 하고 Ag2Se층 (9)은 500Å이하로 형성한다.
이렇게하면 제2무기질 레지스트에서는 환전히 평탄화를 이루게된다.
이화같이 MLR평탄화를 이룬후 콘택마스크(6)를 이용하여 노광하면 Ag2Se층 (9)의 Ag가 포토-도핑(photo-Doping)이 일어나서 GexSe1-x층(8)으로 트랩된다.
그리고 알카라인 솔루션(Alkaline Solution)으로 노광 Se층을 에치하여 패터닝하고 저층까지 드라이에치(CF4또는SF4)하여 제2도(c)와 같이 정확한 콘택홀을 형성한다.
이상에서 설명한 바와같이 본 발명의 MLR평탄화 방법에 있어서는 무기질 레지스트(Ge-Se)를 사용함으로써 단차가 15㎛이상되는 콘택홀및 메틸층에서 평탄화 할수있고 유기질 레지스트보다 공정시 열적 안정성이 우수하여 반도체 장치의 특성및 신뢰도를 향상시킬수 있는 효과가 있다.
Claims (7)
- 단차를 갖는 층의 평탄화를 위한 MLR공정에 있어서 단차를 갖는 층위에 제 1무기질 레지스트(7)를 증착하는 공정과, 무기질 레지스트(7)층위에 중간층(4)을 형성하는 공정과, 중간층(4)위에 제 2무기질 레지스트(8,9)을 형성하는 공정을 포함하여 이루어짐을 특징으로하는 다중레벨 레지스트 평탄화 방법.
- 제 1항에 있어서, 제 1무기질 레지스트(7)는 GexSe1-X를 사용하여 형성함을 특징으로하는 다중레벨 레지스트 평탄화 방법.
- 제 1항에 있어서, 제 2무기질 레지스트(8,9)는 GexSe1-X층(8)과 Ag2Se층(9)으로 된 2중구조와 형성함을 특징으로하는 다중레벨 레지스트 평탄화 방법.
- 제 3항에 있어서,GexSe1-x층(8)은 2000~3000Å의 두께로 형성함을 특징으로하는 다중레벨 레지스트 평탄화 방법.
- 제 3항에 있어서, Ag2Se층(9)은 500Å이하의 두께로 형성함을 특징으로하는 다중레벨 레지스트 평탄화 방법.
- 제 1항에 있어서, 제 1무기질 레지스트(7)는 하층의 단차보다 130%이상의 두께로 형성함을 특징으로하는 다중레벨 레지스트 평탄화 방법.
- 제 1항에 있어서, 중간층(4)은 PEOX 또는 SOG중의 하나를 선택하여 형성함을 특징으로하는 다중레벨 레지스트 평탄화 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920021233A KR950011988B1 (ko) | 1992-11-12 | 1992-11-12 | 다중레벨 레지스트(mlr) 평탄화 방법 |
| US08/145,865 US5376227A (en) | 1992-11-12 | 1993-11-01 | Multilevel resist process |
| JP5306131A JPH0774087A (ja) | 1992-11-12 | 1993-11-12 | Ｍｌｒパターン形成方法 |
| DE4338778A DE4338778C2 (de) | 1992-11-12 | 1993-11-12 | Mehrschicht-Resistverfahren zum Herstellen eines MLR-Musters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019920021233A KR950011988B1 (ko) | 1992-11-12 | 1992-11-12 | 다중레벨 레지스트(mlr) 평탄화 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940012535A KR940012535A (ko) | 1994-06-23 |
| KR950011988B1 true KR950011988B1 (ko) | 1995-10-13 |
Family
ID=19343006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019920021233A KR950011988B1 (ko) | 1992-11-12 | 1992-11-12 | 다중레벨 레지스트(mlr) 평탄화 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950011988B1 (ko) |
-
1992
- 1992-11-12 KR KR1019920021233A patent/KR950011988B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012535A (ko) | 1994-06-23 |
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