KR100275940B1 - 반도체장치의층간절연층형성방법 - Google Patents
반도체장치의층간절연층형성방법 Download PDFInfo
- Publication number
- KR100275940B1 KR100275940B1 KR1019970071278A KR19970071278A KR100275940B1 KR 100275940 B1 KR100275940 B1 KR 100275940B1 KR 1019970071278 A KR1019970071278 A KR 1019970071278A KR 19970071278 A KR19970071278 A KR 19970071278A KR 100275940 B1 KR100275940 B1 KR 100275940B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- insulating layer
- wiring
- adhesive layer
- forming
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 반도체장치의 층간절연층 형성방법에 관한 것으로서 층간절연층 전체의 유전 상수가 감소되어 소자의 동작 속도를 향상시킬 수 있다. 본 발명에 따른 반도체장치의 층간절연층 형성방법은 기판 상에 금속층, 상기 금속층과의 접착력을 향상시키는 제 1 접착층 및 식각정지층을 순차적으로 형성하는 공정과, 상기 식각정지층, 제 1 접착층 및 금속층을 패터닝하여 잔류한 상기 식각정지층 및 제 1 접착층 및 금속층으로 이루어진 배선패턴을 형성하는 단계와, 상기 배선패턴 사이의 골을 매립하도록 유전상수가 낮고 흐름특성이 좋은 절연물질로 제 1 절연층을 상기 기판상에 형성하는 단계와, 잔류한 상기 식각정지층이 노출될 때 까지 상기 제 1 절연층을 평탄화시켜 상기 골 사이에만 상기 제 1 절연층을 잔류시키는 단계와, 잔류한 상기 식각정지층을 제거하는 단계와, 노출된 상기 제 1 접착층과 잔류한 상기 제 1 절연층 상에 상기 제 1 절연층과 동일한 물질로 이루어진 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층 상에 제 2 접착층을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 층간절연층 형성방법에 관한 것으로서, 특히, 하부 배선층의 평탄도와 무관하게 표면을 평탄하게 형성할 수 있는 반도체장치의 층간절연층 형성방법에 관한 것이다.
반도체장치가 고집적화되면서 개별 소자의 평면적은 축소되면서 수직 높이는 상대적으로 증가된다. 그러므로, 반도체장치의 평면 상태는 평탄하지 않게 되어 이 후에 감광막을 도포하고 노광할 때 감광막의 두께가 일정하지 않게된다. 따라서, 노광 공정시 균일한 양의 빛을 조사하므로 감광막의 각 부분이 일정하게 노광되지 않게되어 노광량이 부족하거나 또는 많게되어 정확한 패턴을 형성할 수 없게된다. 그러므로, 배선층 하부의 층간절연층을 평탄하게 형성하는 것이 필요하다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 층간절연층 형성방법을 도시하는 공정도이다.
도 1a를 참조하면, 기판(11)에 불순물이 도핑된 다결정실리콘 또는 도전성 금속을 증착한 후 포토리쏘그패피(photography) 방법으로 패터닝(patterning)하여 배선(13)을 형성한다. 상기에서, 기판(11)은 반도체기판 상에 트랜지스터가 형성되고, 이 트랜지스터 상에 하부의 층간절연층이 형성된 것을 포함한다.
도 1b를 참조하면, 기판(11) 상에 배선(13)의 표면을 덮도록 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 접착층(15)을 형성한다. 그리고, 접착층(15) 상에 FSG(Fluonated Silicate Glass) 등의 흐름 특성이 좋은 물질을 CVD 방법으로 증착하여 제 1 절연층(17)을 형성한다. 이 때, 접착층(15)은 배선(13)과 제 1 절연층(17)의 접착력을 좋게 한다. 상기에서 제 1 절연층(17)을 형성하는 FSG는 접착층(15)을 형성하는 CVD 산화실리콘 보다 유전상수가 낮다.
도 1c를 참조하면, 제 1 절연층(17) 상에 산화실리콘을 CVD 방법으로 소정 두께로 두껍게 증착하여 제 2 절연층(19)을 형성한다. 그리고, 제 2 절연층(19)의 표면을 화학-기계적연마(Chemical Mechanical Polishing : 이하, CMP라 칭함) 방법으로 에치백하여 평탄하게 한다. 상기에서 접착층(15)과 제 1 및 제 2 절연층(17)(19)은 층간절연층을 이루는 것으로 제 2 절연층(19)은 층간절연층의 표면을 평탄화시킬 뿐만 아니라 상부 배선(도시되지 않음)과 접착력을 향상시킨다.
그러나, 상술한 종래의 층간절연층 형성방법은 유전 상수가 낮은 제 1 절연층이 폭이 넓은 배선이 형성된 부분 보다 폭이 좁은 배선이 반복적으로 형성된 부분에서 얇게 형성되고, 특히, 격리된 배선 상에서는 더욱 얇게 형성된다. 그러므로, 층간절연층의 표면을 평탄하게 하기 위한 유전 상수가 큰 문질의 절연층을 더 형성하는 데, 이 절연층은 층간절연층 전체의 유전 상수를 크게 할뿐만 아니라 두께도 일정하지 않으므로 층간절연층의 유전 상수가 일정하지 않아 회로의 동작 속도가 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 층간절연층의 유전 상수를 감소시키면서 일정하도록하여 소자의 동작 속도를 향상시킬 수 있는 반도체장치의 층간절연층 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 층간절연층 형성방법은 기판 상에 금속층, 상기 금속층과의 접착력을 향상시키는 제 1 접착층 및 식각정지층을 순차적으로 형성하는 공정과, 상기 식각정지층, 제 1 접착층 및 금속층을 패터닝하여 잔류한 상기 식각정지층 및 제 1 접착층 및 금속층으로 이루어진 배선패턴을 형성하는 단계와, 상기 배선패턴 사이의 골을 매립하도록 유전상수가 낮고 흐름특성이 좋은 절연물질로 제 1 절연층을 상기 기판상에 형성하는 단계와, 잔류한 상기 식각정지층이 노출될 때 까지 상기 제 1 절연층을 평탄화시켜 상기 골 사이에만 상기 제 1 절연층을 잔류시키는 단계와, 잔류한 상기 식각정지층을 제거하는 단계와, 노출된 상기 제 1 접착층과 잔류한 상기 제 1 절연층 상에 상기 제 1 절연층과 동일한 물질로 이루어진 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층 상에 제 2 접착층을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 층간절연층 형성방법을 도시하는 공정도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 층간절연층 형성방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 층간절연층 형성방법을 도시하는 공정도이다.
도 2a를 참조하면, 기판(21) 상에 도전성 금속을 스퍼터링 또는 진공 증착 등의 물리기상증착(Physical Vapor Deposition : 이하, PVD라 칭함) 방법으로 증착하여 배선층을 형성한다. 그리고, 배선층 상에 산화실리콘 및 질화실리콘을 CVD 방법으로 순차적으로 증착하여 금속과의 접착력(adhesion)을 좋게하는 제 1 접착층(25)과 식각정지층(27)을 형성한다.
식각정지층(27), 제 1 접착층(25) 및 배선층을 포토리쏘그패피(photography) 방법으로 순차적으로 패터닝(patterning)하여 잔류한 상기 식각정지층(27)/제 1 접착층(25)/배선층(23)으로 이루어진 배선패턴을 형성한다. 이 때, 배선패턴을 이룽는 배선층의 잔류하는 부분은 배선(23)이 된다. 상기에서, 기판(21)은 반도체기판 상에 트랜지스터가 형성되고, 이 트랜지스터 상에 하부의 층간절연층이 형성된 것을 포함한다.
또한, 잔류한 상기 식각정지층/제 1 접착층/배선층으로 이루어진 배선패턴의 표면 및 노출된 기판의 표면에 상기 제 1 접착층과 동일한 절연물질로 제 3 접착층(도시안함)을 얇게 형성할 수 있다. 이때, 제 3 접착층을 형성하는 이유는 배선패턴의 노출된 배선(23) 측면과 이후 형성되는 제 1 절연층과의 접착성을 증가시키기 위해서다.
도 2b를 참조하면, 기판(21) 상에 상기 배선패턴(23, 25, 27)의 표면을 덮도록 CVD 산화실리콘 보다 유전상수가 낮고 흐름 특성이 좋은 절연물질로 FSG (Fluonated Silicate Glass) 등을 CVD 방법으로 두껍게 증착하여 제 1 절연층(29)을 형성한다.
식각정지층(27)이 노출될 때 까지 제 1 절연층(29)을 CMP 방법으로 에치백한다. 이 때, 제 1 절연층(29)은 표면이 평탄화되고 배선패턴(23) 사이에만 잔류하게 된다.
도 2c를 참조하면, 식각정지층(27)을 습식식각으로 선택적으로 제거하거나 그대로 잔류시킨다.
그리고, 제 1 접착층(25) 및 제 1 절연층(29) 상에 제 1 절연층(29)을 형성하는 물질인 FSG 등을 재차 CVD 방법으로 소정 두께로 증착하여 제 2 절연층(31)을 형성한다. 상기에서 제 1 부착층(25) 및 제 1 절연층(29)의 표면이 거의 또는 완전히 평탄하므로 제 2 절연층(31)의 표면도 평탄하게 된다.
제 2 절연층(31) 상에 산화실리콘을 CVD 방법으로 증착하여 상부 배선(도시되지 않음)과 부착력을 좋게하는 제 2 접착층(33)을 형성한다. 상기에서 제 1 및 제 2 접착층(25)(33)과 제 1 및 제 2 절연층(29)(31)은 층간절연층을 이룬다.
상술한 방법에 의해 형성된 층간절연층은 제 1 절연층(29)을 평탄화한 후 제 2 절연층(31)을 형성하므로 표면이 평탄하고, 또한, 배선(23)과 상부 배선(도시되지 않음) 사이에 유전상수가 큰 제 1 및 제 2 접착층(25)(33)이 유전상수가 작은 제 2 절연층(31) 보다 얇은 두께로 형성되므로 이 층간절연층 전체의 유전 상수가 감소되어 소자의 동작 속도를 향상시킬 수 있다.
본 발명의 다른 실시예로 기판 상에 배선을 형성하고 배선의 측면과 이후에 형성되는 제 1 절연층과의 접착력을 향상시키기 위해 기판 상에 배선패턴의 표면을 덮도록 제 3 접착층을 형성할 수도 있다.
따라서, 본 발명은 제 1 절연층을 평탄화한 후 제 2 절연층을 형성하므로 표면이 평탄하고, 또한, 배선과 상부 배선 사이에 유전상수가 작은 제 2 절연층 보다 유전상수가 큰 제 1 및 제 2 접착층이 두껍게 형성하므로 이 층간절연층 전체의 유전 상수가 감소되어 소자의 동작 속도를 향상시킬 수 있는 잇점이 있다.
Claims (4)
- 기판 상에 금속층, 상기 금속층과의 접착력을 향상시키는 제 1 접착층 및 식각정지층을 순차적으로 형성하는 공정과,상기 식각정지층, 제 1 접착층 및 금속층을 패터닝하여 잔류한 상기 식각정지층 및 제 1 접착층 및 금속층으로 이루어진 배선패턴을 형성하는 단계와,상기 배선패턴 사이의 골을 매립하도록 유전상수가 낮고 흐름특성이 좋은 절연물질로 제 1 절연층을 상기 기판상에 형성하는 단계와,잔류한 상기 식각정지층이 노출될 때 까지 상기 제 1 절연층을 평탄화시켜 상기 골 사이에만 상기 제 1 절연층을 잔류시키는 단계와,잔류한 상기 식각정지층을 제거하는 단계와,노출된 상기 제 1 접착층과 잔류한 상기 제 1 절연층 상에 상기 제 1 절연층과 동일한 물질로 이루어진 제 2 절연층을 형성하는 단계와,상기 제 2 절연층 상에 제 2 접착층을 형성하는 단계로 이루어진 반도체장치의 층간절연층 형성방법.
- 청구항 1에 있어서, 상기 배선패턴을 형성하는 단계 이후,상기 배선패턴의 노출된 표면을 덮는 제 3 접착층을 상기 금속층과의 접착력을 향상시키는 절연물질로 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 층간절연층 형성방법.
- 청구항 2에 있어서 상기 제 1 내지 제 3 접착층을 산화실리콘으로 형성하는 반도체장치의 층간절연층 형성방법.
- 청구항 1에 있어서, 상기 제 1 및 제 2 절연층을 FSG(Fluonated Silicate Glass)로 형성하는 반도체장치의 층간절연층 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970071278A KR100275940B1 (ko) | 1997-12-20 | 1997-12-20 | 반도체장치의층간절연층형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970071278A KR100275940B1 (ko) | 1997-12-20 | 1997-12-20 | 반도체장치의층간절연층형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990051863A KR19990051863A (ko) | 1999-07-05 |
| KR100275940B1 true KR100275940B1 (ko) | 2000-12-15 |
Family
ID=19527992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970071278A KR100275940B1 (ko) | 1997-12-20 | 1997-12-20 | 반도체장치의층간절연층형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100275940B1 (ko) |
-
1997
- 1997-12-20 KR KR1019970071278A patent/KR100275940B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990051863A (ko) | 1999-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2125465C (en) | Method of making integrated circuits | |
| US5616519A (en) | Non-etch back SOG process for hot aluminum metallizations | |
| KR19980032308A (ko) | 반도체 웨이퍼의 평탄화 방법 | |
| JPH1145868A (ja) | 半導体集積回路装置の製造方法 | |
| US5597764A (en) | Method of contact formation and planarization for semiconductor processes | |
| US6258726B1 (en) | Method of forming isolation film for semiconductor devices | |
| US5966632A (en) | Method of forming borderless metal to contact structure | |
| KR100275940B1 (ko) | 반도체장치의층간절연층형성방법 | |
| US6017815A (en) | Method of fabricating a border-less via | |
| KR0151048B1 (ko) | 반도체 장치의 접촉창 형성방법 | |
| KR0121106B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US6544885B1 (en) | Polished hard mask process for conductor layer patterning | |
| JPH04139828A (ja) | 半導体装置の製造方法 | |
| US6281092B1 (en) | Method for manufacturing a metal-to-metal capacitor utilizing only one masking step | |
| KR20000043904A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR0167251B1 (ko) | 반도체 소자의 배선구조 및 그 제조방법 | |
| KR100235960B1 (ko) | 반도체소자의 도전 라인 형성방법 | |
| KR100604587B1 (ko) | 반도체 소자의 제조방법 | |
| KR19990060819A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100333653B1 (ko) | 반도체소자의배선형성방법 | |
| KR980012266A (ko) | 반도체장치의 소자분리방법 | |
| KR100192369B1 (ko) | 반도체소자 평탄화 형성방법 | |
| KR100214067B1 (ko) | 반도체 장치의 다층금속배선 형성방법 | |
| KR100237758B1 (ko) | 반도체 소자의 금속라인 형성 방법 | |
| KR100313942B1 (ko) | 반도체 소자의 콘택홀 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090828 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |