JPH0817321B2 - 制御可能な遅延論理回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 制御可能な遅延論理回路に係り、得にECL集積回路の
改良に関し、確実に、しかも安定して伝播遅延時間を外
部からコントロールしうる制御可能な遅延論理回路を提
供することを目的とし、エミッタが互いに共通接続され
た差動トランジスタ対（T₁，T₂）からなるカレント・ス
イッチ回路と、差動トランジスタ対（T₁，T₂）の各コレ
クタに一方の接続端が接続された負荷回路（R_L1，
R_L11）と、差動トランジスタ対（T₁，T₂）の共通エミッ
タ接続端子に電流（I_cs）を供給する電流源（T₃）を有
し、差動トランジスタ対（T₁，T₂）の各ベースを信号入
力端子（IN、/IN）とし、かつ、各コレクタを出力端子
（x,/x）とする制御可能な遅延論理回路において、負荷
回路（R_L1，R_L11）は、この負荷回路（R_L1，R_L11）と並
列接続される、抵抗（R_L2，R_L21）および外部から導通
状態の制御が可能な電流制御素子（D₁．D₂）からなる直
列回路を含み、負荷回路（R_L1，R_L11）の一方の接続端
には他方の接続端に印加される電位よりも高い電位であ
って電流制御素子（D₁．D₂）を導通状態とすることが可
能な電位（V_G）が印加されるように構成する。

〔産業上の利用分野〕

本発明は制御可能な遅延論理回路に係り、得にECL（E
mitter Coupled Logic）集積回路の改良に関する。

ECL回路は、エミッタ結合されたトランジスタT₁，T₂
からなるカレント・スイッチ回路を用いた高速ディジタ
ル論理回路であり、各種LSI内の論理ゲートとして広く
使用されている。ECL回路はそれ自体固有の伝播遅延時
間を有している。それゆえ、ECL回路はこの伝播遅延時
間を積極的に利用した信号遅延回路として用いられるこ
とがある。因みに、正確な信号伝播遅延時間を得る素子
としては、可変同軸管が知られている。伝播遅延時間
は、一般に、そのECL回路の回路型式、デバイス構造等
の要因により、集積回路製造完成時に固有なものとして
決定され、製造後に調整、変更することはほとんど不可
能である。しかし、近年では、この伝播遅延時間を積極
的に外部からコントロールしたいという要望がある。

〔従来の技術〕

まず、ECL回路の伝播遅延時間T_pdについて説明する。
第10図にECL回路の一般的な構成を示す。トランジスタT
₁とトランジスタT₂のエミッタが共通接続され、その接
続点と第１低電位側電圧V_EE1との間に定電流源トランジ
スタT₃が接続されている。トランジスタT₁およびトラン
ジスタT₂の各コレクタとグランド電位GNDとの間にはそ
れぞれプルアップ抵抗R_Lが接続されている。トランジス
タT₁とプルアップ抵抗R_Lとの接続点は出力端子（）で
あり、エミッタフォロア（EF）の出力回路を構成する出
力トランジスタT₄のベースに接続されている。同様にト
ランジスタT₂とプルアップ抵抗R₁との接続点は出力端子
（Ｘ）であり出力トランジスタT₅のベースに接続されて
いる。トランジスタT₄，T₅，それぞれのエミッタに接続
される抵抗R_T1，R_T2および終端電圧（第２低電位電圧V
_EE2）により構成される、いわゆるエミッタフォロア回
路は、ECL回路の基本動作としては必要とされない。し
かし、このエミッタフォロア回路は、入出力の信号電位
の整合と負荷駆動能力の増強のために付加されるのが一
般的である。このエミッタフォロア回路により、出力端
子ｘ、の電圧はEF出力端子Ｘ、に並行移動される。
定電流源トランジスタT₃のベースには固定電位の基準電
圧V_csが与えられ、T₃は一定のカレントスイッチ電流I_CS
を供給する。トランジスタT₁およびトランジスタT₂のベ
ースには入力端子IN,▲▼が設けられている。

以上の回路において、入力端子INに入力端子▲▼
より高い電圧の信号（Ｈ）が与えられるとトランジスタ
T₁がONとなり、カレントスイッチ電流（I_cs）分に相当
する電流が流れる。その電流により、プルアップ抵抗に
電流降下が生じトランジスタT₁のコレクタとプルアップ
抵抗R_Lと接続点（出力端子）の電位が下り、（Ｌ）レ
ベルとなる。この電位は出力トランジスタT₄のベースに
与えられ、出力トランジスタT₄のエミッタすなわち、EF
出力端子に、入力信号の反転信号（Ｌ）が出力され
る。一方、このとき、トランジスタT₂はOFFになりトラ
ンジスタT₂のコレクタに接続されたプルアップ抵抗R_Lに
は電圧・降下は生じず、トランジスタT₅のベース電位に
は、ほぼGND電圧と等しくなり、出力端子ｘ及びトラン
ジスタT₅のエミッタすなわち、EF出力端子Ｘには入力信
号と同相の信号（Ｈ）が出力される。入力端子INの信号
レベルが入力端子▲▼より低い信号（Ｌ）である場
合、回路動作は上述の逆となり、出力端子及びEF出力
端子に（Ｈ）信号、出力端子ｘ、EF出力端子Ｘに
（Ｌ）信号が現われる。

さて、以上のECL回路の伝播遅延時間t_pdは次の（１）
式で表わされる。

t_pd＝Ａ・rd・C_cb＋Ｂ・rd・C_be＋Ｃ・C_cb・（R_L＋re）
＋Ｄ・C_be・re＋Ｅ・C_sub・（R_L＋re）＋Ｆ・C_L（R_L＋r
e）＋t_pdEF …（１） ここに、Ａ〜F:比例定数 R_L :プルアップ抵抗（負荷抵抗） t_pdEF：エミッタフォロワー回路による伝播遅延時
間、 及び、以下のトランジスタT₁、T₂のパラメータ C_cd：ベース・コレクタ間接合容量 C_be：ベース・エミッタ間接合容量 C_sub：コレクタ・基板間接合容量 C_L :プルアップ抵抗（R_L）と配線間の寄生容量 r_b :ベース抵抗 r_e :エミッタ抵抗＋ベース・エミッタ間順方向特性の
微分抵抗 すなわち、伝播遅延時間t_pdは で表わされる。これは、各部の抵抗と静電容量との積の
和であることを意味し、いわゆる時定数τ＝Ｒ・Ｃの式
に従う。なお、t_pdEFは、本発明の本質には無関係なの
で本明細書では０として扱う。

第11図に、第10図の回路の伝播遅延時間t_pdの発生を
説明するための入出力電圧波形を示す。この第11図から
わかるように、差動入力電圧（V_IN−Ｖ▲▼）が50
％（すなわち、0V）の時刻を基準としてEF出力端子Ｘお
よびEF出力端子出力が50％値に達するまでの時間、す
なわち、伝播遅延時間t_pdだけ遅れて立上る（または立
下る）ことになる。なお、EF出力端子Ｘの出力およびEF
出力端子の出力の立上り（または立下り）の傾きは、
主としてプルアップ抵抗R_LとC_Lによる時定数と、カレン
トスイッチ電流I_csの値とによって定まる。

さて、以上のECL回路を前提として、伝播遅延時間t_pd
をECL回路の外部からコントロールしようとする試みが
ない訳ではない。その一例として、定電流トランジスタ
T₃のベースに与える基準電圧V_csの値を変化させること
によりカレントスイッチ電流I_csを変化させて出力振幅
を変えるものが提案されている。

〔発明が解決しようとする課題〕

しかし、上記従来の方法は伝播遅延時間t_pdをコント
ロールする有効な手段とはなり得ない。なぜなら、
（１）式においては、カレントスイッチ電流I_csの項を
含んでおらず、カレントスイッチ電流I_csの変化は伝播
遅延時間t_pdに何ら寄与するものではないからである。
カレントスイッチ電流I_csを変化させると、出力振幅は
変化するが、その分、出力波形の立上り・立下りの傾斜
も変り、結果的に伝播遅延時間t_pdの変化幅はほとんど
なく、かつ、不安定である。

本発明は、確実に、しかも安定して伝播遅延時間を外
部からコントロールしうる制御可能な遅延論理回路を提
供することを目的とする。

〔課題を解決するための手段〕

上記課題を解決するために、本発明は、伝播遅延時間
を決定する前記原理式、（（１）式）に沿って構成すべ
く、プルアップ抵抗R_Lを等価的に可変コントロールする
手段を備えたものである。

すなわち、本発明は、エミッタが互いに共通接続され
た差動トランジスタ対（T₁，T₂）からなるカレント・ス
イッチ回路と、差動トランジスタ対（T₁，T₂）の各コレ
クタに一方の接続端が接続された負荷回路（R_L1，
R_L11）と、差動トランジスタ対（T₁，T₂）の共通エミッ
タ接続端子に電流（I_cs）を供給する電流源（T₃）を有
し、差動トランジスタ対（T₁，T₂）の各ベースを信号入
力端子（IN、/IN）とし、かつ、各コレクタを出力端子
（x,/x）とする制御可能な遅延論理回路において、負荷
回路（R_L1，R_L11）は、この負荷回路（R_L1，R_L11）と並
列接続される、抵抗（R_L2，R_L21）および外部から導通
状態の制御が可能な電流制御素子（D₁．D₂）からなる直
列回路を含み、負荷回路（R_L1，R_L11）の一方の接続端
には他方の接続端に印加される電位よりも高い電位であ
って電流制御素子（D₁．D₁）を導通状態とすることが可
能な電位（V_G）が印加されるように構成する。そして、
スイッチである制御ダイオードD₁，D₂のアノード側に交
流的にグランド電位GNDに接続された制御端子Ｃを設
け、この制御端子Ｃに与えるコントロール信号電圧V_Gに
より、連続的な伝播遅延時間t_pdの可変コントロールを
可能としたものである。ここで、ダイオードは、トラン
ジスタをダイオード接続しても、同等の結果が得られる
のはもちろんである。なお、第１図には、トランジスタ
T₄，T₅によるエミッタフォロアの出力回路が記載されて
いるが、前述の通りこのエミッタフォロワ出力回路はEC
L回路の入出力電位の整合と、負荷を駆動する能力の増
強のために使用されるもので、本発明の構成に必須なも
のではない。また、差動トランジスタ対（T₁，T₂）は、
入力端子（IN,▲▼）の▲▼側に基準電圧を与
えることでシングルエンドドライブ形の通常ECL回路と
なり、（IN,▲▼）に逆相信号を与えることで差動
入力ECL回路となる。本発明はこれにこだわらないが、
本明細書では主として、差動、入出力型回路で、動作を
説明する。

〔作用〕

本発明によれば、電流制御素子としての制御ダイオー
ドD₁，D₂のアノードに設けられた制御信号端子ＣにはEC
L回路のプルアップ抵抗R_L1（またはプルアップ抵抗
R_L11）の一方の接続端には他方の接続端に印加される電
位よりも高い電位であって制御ダイオードD₁（または制
御ダイオードD₂）をON（導通状態）とすることが可能な
電位（V_G）が印加されているので、ECL回路のプルアッ
プ抵抗R_Lは等価的にプルアップ抵抗（負荷抵抗）R_L1と
制御抵抗R_L2の並列回路で与えられる抵抗値R_LDとなる。
ここに、等価プルアップ抵抗値Ｒは で表わされる。ここで、記号//は抵抗の並列接続を表わ
す記号である。一方、制御信号端子Ｃを制御ダイオード
D₁（または制御ダイオードD₂）がOFFするに充分な負電
位は保った場合、ECL回路のプルアップ抵抗R_Lは R_L＝R_LS R_L1＞（R_L1∽R_L2）R_LD …（４） となる。ここに、R_LSは制御抵抗R_L2が制御ダイオードD₁
によって切り離れさたときの状態における等価プルアッ
プ抵抗（負荷抵抗）を意味する。

（４）式より R_LS＞R_LD であるから、（１）式より t_pds＞t_pdD …（５） 但し、t_pds：プルアップ抵抗R_L＝R_LSのときのt_pd t_pdD：プルアップ抵抗R_L＝R_LDのときのt_pd と表わすことができる。

ここで、第２図にトランジスタT₁，T₂のON/OFF動作に
伴うコレクタ電圧V_cの波形の様子を示す。コレクタ電圧
V_cの波形は、原理的には抵抗と静電容量の放電特性（曲
線）になる。トランジスタT₁，T₂が切換った（ON→OFF
またはOFF→ON）直後のコレクタ電圧V_cの立上り又は立
下りの傾斜は制御信号端子Ｃの制御信号電圧V_Gに依存せ
ず（つまり制御ダイオードD₁のON/OFFによらず）一定で
あって、制御ダイオードＤ＝ONときの振幅が小さくな
り、制御ダイオードＤ＝OFFのときの振幅は大きくな
る。このことから、コレクタ電圧V_c全振幅の1/2（50
％）に達するまでの時間（すなわち、伝播遅延時間
t_pd）を変化させることができることになる。トランジ
スタT₁，T₂のコレクタ電圧V_cは時々刻々変化しており、
実際には制御ダイオードＤに加わるバイアスも変化す
る。そのため、コレクタ電圧V_cの波形は実際にはより複
雑である。制御信号電圧V_Gにより制御ダイオードＤのバ
イアス電圧V_BSを（３）式および（４）式が成り立つ中
間的な値に設定することにより、トランジスタT₁，T₂の
コレクタ電圧V_cは第２図における実線と破線との間の中
間的な値となり、コレクタ時定数による遅延時間をt_pd1
からt_pd2の間において任意に単調性を待ちながら連続的
に選択することができる。このことは、本発明の目的で
ある伝播遅延時間t_pdの外部コントロールを可能ならし
めることを意味する。

〔実施例〕

次に、本発明に係る制御可能な遅延論理回路をECL回
路で実現した場合の実施例を図面を参照して説明する。

第１実施例 第３図に本発明の第１実施例のECL回路を示す。このE
CL回路の特徴は、第１図のECL回路との比較において、
制御ダイオードD₁と制御ダイオードD₂のアノードを共通
接続し、その接続点から導出された制御信号端子Ｃとグ
ランド電位GNDとの間に可変制御電圧源E_cを接続した点
にある。その他の回路要素は第１図と同じである。な
お、第３図における制御信号電位V_Gは、外部端子から供
給されるようにするか、内部回路内の別の回路から供給
されるようにするかは任意である。

第３図において、入力端子INに与えられた入力信号V
_INが入力端子INの入力信号Ｖ▲▼よりも“H"レベル
に変化したとする。すると、トランジスタT₁がONとな
り、トランジスタT₂はOFFとなる。電流はグランド電位G
ND→プルアップ抵抗（負荷抵抗）R_L1→トランジスタT₁
→定電流源トランジスタT₃→第１低電位側電圧V_EE1の経
路で流れる。このとき、制御ダイオードD₁に可変制御電
圧源E_cより正バイアスされたとすると、上記の電流経路
に加えてグランド電位GND→可変制御電圧源E_c→制御ダ
イオードD₁→制御抵抗R_L2→トランジスタT₁→定電流源
トランジスタT₃→第１低電位側電圧V_EE1の経路で電流が
流れる。定電流源トランジスタT₃に流れる電流ICSは、
一定であるが電流は上記２つの経路に分配され、プルア
ップ抵抗（負荷抵抗）R_L1には制御抵抗R_L2が並列に接続
されたのと等価な状態となり、トランジスタT₁に対する
負荷抵抗は、プルアップ抵抗（負荷抵抗）R_L1のみのと
きより減少することとなる。その結果、あらかじめV_Gの
電圧を上記条件に設定しておけば第４図（ｃ）に破線で
示すように、EF出力端子Ｘ側出力電圧V_XおよびEF出力端
子側出力電圧Ｖ共に振幅が小さくなる。第４図にお
いて、V_IHは入力側での“H"レベル、V_ILは“L"レベルを
示す。V_OL，V_OL′は“L"レベルを示している。この場
合、伝播遅延時間t_pd1は、制御ダイオードD₂がOFFし
て、プルアップ抵抗（負荷抵抗）R_L1のみのとき（第４
図（ｃ）、実線）に伝播遅延時間t_pd2よりも短縮される
ことになる。すなわち、伝播遅延時間t_pdが制御ダイオ
ードD₁を介してコントロールされたことを意味する。こ
の状態をＸ−の差動分で示すと、第４図（ｄ）のよう
になる。このようにして、制御ダイオードD₁をONさせ、
制御抵抗R_L2を並列に投入することにより、伝播遅延時
間t_pdを変化させることができ、かつ、可変制御電圧源E
_cによって与えられるバイアス電圧V_BSを任意に変化させ
れば、そのバイアス電圧V_BSに見合った電圧がコレクタ
電圧V_cとして供給されるので、伝播遅延時間t_pdを連続
的に可変コントロールすることができる。以上の説明で
は入力信号V_INの立上り時について述べたが、立下りに
ついても同様である。

第２実施例 第５図に本発明の第２実施例のECL回路を示す。このE
CL回路の特徴は、第１図のECL回路との比較において、
電流制御素子としての制御ダイオードD₁，D₂に代えて制
御トランジスタT₆，T₇を用いた点、および制御トランジ
スタT₆，T₇のコレクタに第２の高電位側電圧V_CC2を与
え、制御トランジスタT₆，T₇のベースに制御信号電圧V_G
を供給するようにした点にある。その他は第１図と同様
である。

第５図において、入力信号V_INが入力信号Ｖ▲▼
よりも“H"レベルであったとする。すると、トランジス
タT₁がONとなり、トランジスタT₂はOFFとなる。電流
は、グランド電位GND→プルアップ抵抗（負荷抵抗）R_L1
→トランジスタT₁→定電流源トランジスタT₃→第１低電
位側電圧V_EE1の経路で流れる。このとき、第２の高電位
側電圧V_CC2が印加されており、制御信号電圧V_Gが与えら
れたとすると、制御トランジスタT₆がONし、制御トラン
ジスタT₇はOFFとなる。したがって、第２の高電位側電
圧V_CC2→制御トランジスタT₆→制御抵抗R_L2→トランジ
スタT₁→定電流源トランジスタT₃→第１低電位側電圧V
_EE1の経路で電流が流れ、制御抵抗R_L2がプルアップ抵抗
（負荷抵抗）R_L1に並列接続されたのと等価な状態とな
る。よって、あらかじめ、V_Gの電圧を、上記条件に設定
しておけばトランジスタT₁に対する負荷抵抗が小さくな
り、第４図に示したのと同様に出力電圧V_X,Vの出力振
幅が小さくなり伝播遅延時間t_pdが短縮される。そし
て、制御トランジスタT₆のベースに与える制御信号電圧
V_Gの値を適当にコントロールすることにより伝播遅延時
間t_pdを連続可変コントロールすることが可能となる。

第３実施例 第６図に本発明の第３実施例のECL回路を示す。このE
CL回路の特徴は、第５図との比較において、制御トラン
ジスタT₆，T₇の各コレクタを第１の高電位側電圧である
グランド電位GNDに接続して第２の高電位側電圧V_CC2に
代えた点にある。その他は第５図と同様である。

第６図において、入力信号V_INが入力信号Ｖ▲▼
よりも“H"レベルであったとする。すると、トランジス
タT₁がON、トランジスタT₂はOFFとなる。そして、制御
信号電圧V_Gが与えられると、プルアップ抵抗（負荷抵
抗）R_L1と制御抵抗R_L2とが並列接続されたことになり、
負荷抵抗が減少し、出力電圧V_Xの出力振幅が減少し、伝
播遅延時間t_pdが短縮される。また、同様に、制御信号
電圧V_Gを可変とすることにより伝播遅延時間t_pdの可変
コントロールが可能となる。

第４実施例 第７図に本発明の第４実施例のECL回路を示す。このE
CL回路の特徴は、第３図との比較において、プルアップ
抵抗（負荷抵抗）R_L1およびプルアップ抵抗（負荷抵
抗）R_L11とグランド電位GNDとの間にレベルシフト手段
としてレベルシフトダイオードD_sを介在させて内部振幅
を小さくして高速性を確保したECL回路に本発明を適用
したものである。なお、レベルシフトダイオードD_sは他
のトランジスタT₁，T₂等の製造プロセスにおいて生成し
たトランジスタをダイオード接続して作ることもでき
る。

レベルシフトダイオードD_sを介在させたことによりプ
ルアップ抵抗（負荷抵抗）R_L1またはプルアップ抵抗
（負荷抵抗）R_L11による電圧降下分のみ内部振幅として
ON/OFFし、レベルシフトダイオードD_sによる電圧降下分
は一定となるため、スイッチング動作自体が高速され、
このときの出力電圧V_X,Vの出力振幅はプルアップ抵抗
（負荷抵抗）R_L1，R_L11の電圧降下分とレベルシフトダ
イオードD_sの電圧降下分の和であるから第３図の場合と
同じくなる。制御ダイオードD₁，D₂、制御抵抗R_L2，R
_L21の作用は第３図と同様なので説明は省略する。

この例は見方を変えれば制御端子電圧V_Gの制御可能範
囲をダイオードD_Sの順方向電圧だけ低い電位にシフトし
たものと考えることもできる。

第５実施例 第８図に本発明の第５実施例のECL回路を示す。このE
CL回路は、第７図との比較において、レベルシフト手段
としてのレベルシフトダイオードD_sに代えてレベルシフ
ト抵抗R_sを用いた点に特徴を有する。なお、このレベル
シフト抵抗R_sは回路中の他の抵抗と同一製造工程により
作れるのは、もちろん、異なった工程でも作製できる。
レベルシフト抵抗R_sのレベルシフト作用、制御ダイオー
ドD₁，D₂、制御抵抗R_L2，R_L21の作用は第３図、第７図
と同様である。

第６実施例 第９図に本発明の第６実施例のECL回路を示す。このE
CL回路の特徴は、第６図との比較において、プルアップ
抵抗（負荷抵抗）R_L1，R_L11とグランド電位GNDとの間に
レベルシフト手段Ｚを介在させたものである。レベルシ
フト手段Ｚは、第７図に示すレベルシフトダイオードD_s
あるいは第８図に示すレベルシフト抵抗R_sでよく、さら
にはレベルシフトダイオードD_sとレベルシフト抵抗R_sと
を組合せた回路網としてもよい。その他の構成動作は前
述の通りである。

最後に、本発明のECL回路とクランプ回路を用いた公
知のECL回路との違いを説明する。第12図にそのクラン
プ回路付ECL回路の例を示す。このECL回路は、コレクタ
ドッティング論理回路の例であり、トランジスタT₂，T
₁₁がONであり、トランジスタT₁，T₁₂がOFFのとき、負荷
抵抗R_Lには２倍のカレントスイッチ電流2I_csが流れ、入
出力の“L"レベルがカレントスイッチ電流I_csより低下
するのを防止するようにしたものである。トランジスタ
T₁₁，T₁₂，T₁₃による回路を除外してみたときの回路構
成上の違いは、第12図のECL回路図においてはクランプ
トランジスタT₆，T₇に直列な抵抗R_L2，R_L21（第６図参
照）が存在しないという点である。この直列抵抗
（R_L2，R_L21）の存在の有無は、本発明が目的とする信
号の伝播遅延時間の制御という点において重要な影響を
及ぼす。すなわち、第12図のECL回路の場合、第13図に
示すように、入力信号V_IN,V▲▼の立上り、立下り
が非常に遅く、直流作動増幅器として動作した場合の出
力波形において、EF出力端子X,の電圧レベルV_X,Vは
差動入力信号V_IN−Ｖ▲▼の大きさに依存する。こ
の回路において、出力信号レベルV_X,Vをトランジスタ
T₆，T₇によりトランプすると、そのクランプ電圧V_CLPの
値によっては、V_X,V共に同電圧レベル（レベル）にな
ることがある。これは、差動出力波形（V_X−Ｖ）で考
えれば、V_X−Ｖが0Vに固定されて変化しない時間Ａが
存在することを意味する。差動出力V_X−Ｖとしてレベ
ルは“H"レベルでも“L"レベルでもない不定レベルが存
在することは、より高速のパルスに対応する応答でジッ
タ（時間幅変動）の増大を意味し、円滑な信号伝播時間
t_pdの制御を阻止することとなる。これに対し、本発明
の場合、直列抵抗（R_L2，R_L21）が存在するため、第14
図Ｂ点に示すように、同一レベルの連続状態は存在しな
い。したがって、ジッタのない円滑なt_pd制御が可能と
なる。

〔発明の効果〕

以上の通り本発明によれば、プルアップ抵抗（負荷抵
抗）に制御抵抗および制御ダイオードからなる直列回路
を並列連続可能とし、かつ、制御信号端子ＣにはECL回
路のプルアップ抵抗の一方の連続端には他方の接続端に
印加される電位よりも高い電位であって制御ダイオード
をON（導通状態）とすることが可能な電位を印加するこ
とにより、制御ダイオードを外部からコントロールによ
り導通状態制御可能としたことにより、論理回路のもつ
伝播遅延時間を変化させることができ、かつ、任意の値
に連続的にコントロールすることができる。

したがって、IC製造バラツキによる伝播遅延時間のバ
ラツキを製造完成後にトリミングし、希望値に整合させ
ることができる。また、温度、電源変動等に起因する伝
播遅延時間をキャンセルすることができる。加えて、論
理回路の伝播遅延時間を積極的に利用して信号遅延回路
を構成でき、しかも任意の伝播遅延時間を簡単でしかも
正確に得ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図はトランジスタのコレクタ電圧の波形図、 第３図は本発明の第１実施例の回路図、 第４図は第１実施例におけるECL回路の入出力電圧の波
形図、 第５図は本発明の第２実施例の回路図、 第６図は本発明の第３実施例の回路図、 第７図は本発明の第４実施例の回路図、 第８図は本発明の第５実施例の回路図、 第９図は本発明の第６実施例の回路図、 第10図はECL回路の一般的構成を示す回路図、 第11図は第10図のECL回路の入出力電圧の波形図、 第12図はクランプ付ECL回路の例を示す回路図、 第13図は第12図の入出力電圧波形図、 第14図は本発明の入出力電圧波形図である。 T₁……トランジスタ T₂……トランジスタ T₁，T₂……差動トランジスタ T₃……定電流源トランジスタ T₄，T₅……出力トランジスタ T₆，T₇……制御トランジスタ IN,▲▼……入力端子 X,……EF出力端子 x,……出力端子 I_cs……カレントスイッチ電流 GND……グランド電位 V_c……コレクタ電圧 V_EE1……第１低電位側電圧 V_EE2……第２低電位側電圧 V_cs……基準電圧 V_IN……入力電圧 Ｖ▲▼……入力電圧 V_X……出力電圧 Ｖ……出力電圧 V_BS……バイアス電圧 V_G……制御信号電圧 V_CLP……クランプ電圧 t_pd……伝播遅延時間 R_L……プルアップ抵抗 R_L1，R_L11……プルアップ抵抗（負荷抵抗） R_L2，R_L21……制御抵抗 R_s……レベルシフト抵抗 D₁，D₂……制御ダイオード D_s……レベルシフトダイオード Ｃ……制御信号端子 E_c……可変制御電圧源 Ｚ……レベルシフト手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−100626（ＪＰ，Ａ) 特開 平１−276918（ＪＰ，Ａ) 特開 昭57−11534（ＪＰ，Ａ) 特開 昭62−46814（ＪＰ，Ａ) 実開 昭56−42038（ＪＰ，Ｕ) 特公 平５−22410（ＪＰ，Ｂ２) 実公 昭43−22377（ＪＰ，Ｙ１) 欧州特許出願公開426430（ＥＰ，Ａ２) ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ ｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏ ｌ．30，Ｎｏ．３Ａｕｇｕｓｔ 1987, Ｐ．1183−1186

Claims (1)

【特許請求の範囲】
1. 【請求項１】エミッタが互いに共通接続された差動トラ
   ンジスタ対（T₁，T₂）からなるカレント・スイッチ回路
   と、前記差動トランジスタ対（T₁，T₂）の各コレクタに
   一方の接続端が接続された負荷回路（R_L1，R_L11）と、
   前記差動トランジスタ対（T₁，T₂）の共通エミッタ接続
   端子に電流（I_cs）を供給する電流源（T₃）を有し、前
   記差動トランジスタ対（T₁，T₂）の各ベースを信号入力
   端子（IN、/IN）とし、かつ、前記各コレクタを出力端
   子（x,/x）とする制御可能な遅延論理回路において、 前記負荷回路（R_L1，R_L11）は、この負荷回路（R_L1，R
   _L11）と並列接続される、抵抗（R_L2，R_L21）および外部
   から導通状態の制御が可能な電流制御素子（D₁．D₂）か
   らなる直列回路を含み、 前記負荷回路（R_L1，R_L11）の一方の接続端には他方の
   接続端に印加される電位よりも高い電位であって前記電
   流制御素子（D₁．D₂）を導通状態とすることが可能な電
   位（V_G）が印加されていることを特徴とする制御可能な
   遅延論理回路。