KR950003946B1 - 전계효과트랜지스터 - Google Patents

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KR950003946B1
KR950003946B1 KR1019920007044A KR920007044A KR950003946B1 KR 950003946 B1 KR950003946 B1 KR 950003946B1 KR 1019920007044 A KR1019920007044 A KR 1019920007044A KR 920007044 A KR920007044 A KR 920007044A KR 950003946 B1 KR950003946 B1 KR 950003946B1
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노부히로 쿠와따
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스미도모덴기고오교오가부시기가이샤
쿠라우찌 노리타카
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Abstract

내용 없음

Description

전계효과트랜지스터
제 1 도(a) 내지 제 1 도(d)는 본 발명의 일실시예에 의한 FET의 제조공정을 도시한 단면도.
제 2 도(a) 및 제 2 도(b)는 본 발명의 제 1 실시예의 동작을 설명하기 위한 에너지밴드도.
제 3 도(a) 및 제 3 도(b)는 본 발명의 제 2 실시예의 동작을 설명하기 위한 에너지밴드도.
제 4 도(a) 및 제 4 도(b)는 본 발명의 일실시예에 의한 전극형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : GaAs기판 2 : 버퍼층
3, 5 : 도우핑안된 GaInAs층 4 : 채널층
6 : 캡층 7 : 게이트전극
8 : 소오스전극 9 : 드레인전극
10 : 콘택트영역 11 : 콘택트층
본 발명은 고속에서 저잡음으로 동작하는 전계효과트랜지스터(FET)에 관한 것이다.
n형 GaInAs를 채널로서 사용하는 FET에 관한 기술이 일본국 특개소 63-90861호, 동 특개소 63-272080호 및 동 특개소 64-2371호에 개시되어 있다.
이들 기술에서는 GaInAs중에 Si를 균일하게 도우핑하고 있으므로, 캐리어인 전자는 Si원자에 의해 산란되어, 드리프트속도의 충분한 오우버슈웃(over shoot) 효과를 얻을 수 없어 고속에서 저잡음으로 동작하기위한 충분한 특성을 얻을 수 없었다. 또, 일본국 특개소 63-90861호에서는 GaInAs층중에 Si를 플레이너도우핑(planer-doping)시키는 기술이 개시되어 있으나, 이 플레이너도우핑에 의해서는 깊은 게이트역치전압Vth를 지닌 FET를 용이하게 제작할 수 없다. 이 때문에 ① 높은 출력을 지닌 FET를 제작할 수 없고, ②회로설계상의 자유도가 낮다고 하는 문제점이 발생한다.
본 발명의 목적은 GaInAs층을 채널층으로서 사용하는 FET에 있어서, 종래의 FET보다도 고속에서 저잡음으로 동작하는 FET를 제공하는데 있다.
본 발명의 다른 목적은 에피택셜성장시킨 n형 GaInAs 채널층과, 상기 채널층을 사이에 두고 형성된 도우핑안된 GaInAs로 이루어진 제1 및 제2층과, 제1층보다 높은 밴드갭을 지닌 반도체로 형성되어 제1층과 격자정합함과 동시에 제1층의 한쪽과 접하는 버퍼층과, 제2층보다 높은 밴드갭을 지닌 반도체로 형성되어 제2층과 격자정합함과 동시에 제2층의 한쪽과 접하는 캡층과, 캡층과 쇼트키접촉되도록 형성된 게이트전극으로 구성된 전계효과트랜지스터를 제공하는데 있다.
상기 전계효과트랜지스터는 도우핑안된 GaInAs층 사이에 n형 GaInAs 채널층을 삽입하여 얻은 3층구조를 기판상에 버퍼층을 개재해서 형성하고, 그 위에 캡층을 형성한 것이다. 이와 같은 전계효과트랜지스터에 의하면, 캐리어전자의 고속이동을 허용하는 영역이 채널층에 위치될 뿐만아니라, 그 영역의 일부가 도우핑안된 GaInAs층에도 존재한다. 이 때문에, 도우핑안된 GaInAs층에 존재하는 캐리어전자는 도우펀트원자에 의해 산란되지 않아, 이 캐리어전자는 고속의 오우버슈웃효과로 이동하는 것이 가능하다. 따라서, 소오스저항이 낮아지고, 트랜스콘덕턴스(gm)가 높아진다. 이것에 의해 저잡음, 고속동작이 달성될 수 있다.
버퍼층은 GaAs로 이루어지고, 캡층은 GaAs 또는 AlGaAs로 이루어진다. 또, 제1 및 제2층으로서는 도우핑안된 GaInAs 경사층이 형성된다 이들 경사층에서 In 조성비는 버퍼층과 캡층과의 접합면에서는 대략0이고 채널층과의 접합면상에서는 채널층의 In 조성비와 거의 동일하게 되도록 점차 변화된다. 본 발명은 상기와 같은 전계효과트랜지스터를 제공하는 것을 그 목적으로 한다 상기 설명한 바와 같이, 경사층을 제1 및 제2층으로서 사용하면, 버퍼층, 제1층, 채널층, 제2층 및 캡층간의 격자부정합을 방지할 수 있어, 저잡음의 고속동작을 성취할 수 있는 전계효과트랜지스터를 얻을 수 있다.
또, 버퍼층은 GaAs로 캡층은 GaAs 또는 AlGaAs로, 제1 및 제2층은 도우핑안된 Ga1 -xInxAs로, 채널층은 n형 불순물이 도우핑된 Ga0.85In0.15As로 이루어져 있다. 따라서, 본 발명은 제1층 채널층 및 제2층의 전체막두께가 예를들면 격자변형에 의해 전위가 발생되는 임계막두께보다 작은 약 150Å 정도인 전계효과트랜지스터를 제공하는 것을 목적으로 한다. 이상 설명한 바와 같이, 전체막두께가 격자변형에 의해 전위가 발생되는 임계막두께보다 작을 경우에는 격자결함을 억제할 수 있어, 저잡음의 고속동작을 수행할 수 있는 전계효과트랜지스터를 얻을 수 있다.
본 발명은 단지 예시할 목적으로 부여되므로 본 발명을 한정하는 것으로 간주되는 것이 아닌 첨부도면과 이하의 상세한 설명으로부터 더욱 완전히 이해될 것이다.
또한, 본 발명의 적용범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나, 본 발명의 바람직한 실시예를 나타내는 상세한 설명 및 소정예는 단지 예시의 목적으로만 부여되는 것이며, 본 발명의 진의와 범위내에서의 다양한 변화와 변형은 이러한 상세한 설명으로부터 당업자에게 명백하게 될 것이다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 대해서 상세히 설명한다.
우선, 제 1 도(a) 내지 제 1 도(d)는 본 발명의 일실시예에 의한 FET의 제조공정을 도시한 단면도이다.
본 발명의 제1실시예에 의한 공정을 이하 설명한다. 반도체기판으로서 GaAs 기곡(1)을 이용하고, 이GaAs 기판(1) 위에, 예를들면 유기금속중기상 에피택시성장법(OMVPE법)에 의해, 도우핑안된 GaAs 단결정층인 버퍼층(2)(백그라운드 p형, p=3×1015cm-3)을 5,000Å의 두께로 에피택셜 성장시킨다(제 1 도(a)). 다음에, GaInAs로부터 In 조성비 X를 점차증가시켜, 최상표면에서는 0.15로 되고 있는 도우핑안된Ga1-xInxAs 경사층(3)을 50Å의 두께로 성장시킨다(제 1 도(b)). 이어서, 이 경사층(3) 위에 Si를 균일하게 도우핑한 n형 Ga1-xInxAs(n=4×1018cm-3)로 이루어진 채널층(4)을 50Å의 두께로 성장시킨다. 이 채널층(4)의 In 조성비 X는 경사층(3)의 상부면에서의 In 조성비와 거의 동일하게 되어, 예를들면 X=0.15이다. 다음에 이 채널층(4) 위에 In 조성비 X를 점차 감소시켜 그 최상부면에서는 GaAs로 되어 있는 Ga1-xInxAs 경사층(5)을 50Å의 두께로 형성한다(제 1 도(c)).
그후, 경사층(5) 위에 도우핑안된 GaAs 단결정으로 이루어진 캡층(6)을 400Å의 두께로 성장시킨다. 최종적으로 이 캡층(6) 위에 게이트전극(7), 소오스전극(8) 및 드레인전극(9)을 형성해서, 본 실시예에 의한FET를 구성한다(제1도(d)).
다음에 이와 같이 해서 제작된 FET의 동작을 제 2 도(a) 및 제 2 도(b)의 에너지밴드도를 참조해서 설명한다. 제 2 도(a)는 종래의 Si를 균일하게 도우핑시킨 n형의 GaInAs채널 FET의 채널부분을 확대해서 도시한 에너지밴드도이다. 동도에 있어서, (21)은 GaInAs 채널층, (22)는 GaAs 버퍼층, (23)은 캡층, (24)는 전도대레벨, (25)는 가전자대레벨이다. 제 2 도(b)는 본 실시예의 n형 GaInAs 채널 FET의 채널부분을 확대해서 도시한 에너지밴드도이다. 이 에너지밴드도에서는 제 2 도(b)의 에픽택셜층(2)∼(6)에 대응하는 부분은 제 1 도(a) 내지 제 1 도(d)에서와 마찬가지 부분을 나타내며, (26)은 전도대레벨, (27)은 가전자대레벨이다. 제 2 도(a) 및 제 2 도(b)에 있어서, (E0) 및 (E1)은 양자화된 에너지준위를 나타내며, 일점쇄선으로 도시한 곡선(31) 및 (32)는 각각 에너지준위(E0) 및 (E1)에서의 전자의 존재확률을 표시하고 있다.
제 2 도(a) 및 제 2 도(b)로부터 알 수 있는 바와 같이, 종래의 FET(제 2 도(a))에서는 캐리어전자가 존재하는 영역이, 거의 채널층(21)에 의해 형성된 n형 GaInAs 양자 우물안에 위치하므로, 캐리어전자는 GaInAs층중의 Si원자에 의해 산란되어 드리프트속도의 충분한 오우버슈웃효과를 얻을 수 없다. 이 때문에, 소오스저항이 증가되고, 트랜스콘덕턴스(gm)가 저하된다. 이에 대해서, 본 실시예의 FET에서는 캐리어전자가 존재하는 영역의 일부가 도우핑안된 GaInAs 경사층(3), (5)에 중첩되어 있으므로, 종래의 FET보다도 캐리어전자는 더욱 빠르게 이동된다. 이 때문에, 낮은 소오스저항 및 높은 트랜스콘덕턴스(gm)를 얻을수 있다.
또, GaAs에 대해서 격자정합하지 않는 n형 GaInAs 채널층(4)의 GaInAs 경사층(3), (5) 사이에 끼여 있으므로, 격자부정합에 의한 변형을 완화할 수 있어, 캐리어전자의 전송특성이 개선되는 효과도 기대된다.
이하, 본 발명의 제 2 실시예의 공정을 제 1 도(a) 내지 제 1 도(d)를 참조하여 설명한다. 반도체기판으로서 GaAs 기판(1)을 사용하고, 이 GaAs 기판(1) 위에 예를들면, 유기금속중기상 에피택시성장법(OMVPE법)에 의해, 도우핑안된 GaAs 단결정층인 버퍼층(2)(백그라운드 p형, p=3×1015cm-3)을 5,000Å의 두께로 에피택셜 성장시킨다(제 1 도(a)). 다음에, GaAs에 대해서 본래 격자정합하지 않는 도우핑안된 Ga1-xInxAs 층(3)을 50Å의 두께로 형성한다(제 1 도(b)). 본 실시예에서는 상기 층(3)의 In의 조성비 X는 0.15로 되어있다. 이 도우핑안된 Ga1-xInxAs 층(3) 위에, Si를 균일하게 도우핑한 n형 Ga1-xInxAs(n=8×1018cm-3)로 이루어진 채널층(4)을 50Å의 두께로 성장시킨다. 또, 이 채널층(4)의 In 조성비도 도우핑안된Ga1 -xInxAs 층(3)의 In 조성비와 일치 예를들면 X=0.15이다. 또, 이 채널층(4) 위에 도우핑안된 Ga1-xInxAs 층(3)과 동일한 조성을 지닌 도우핑안된 Ga1-xInxAs 층(5)을 50Å의 두께로 형성한다. (제 1 도(c)). 이들 에피택셜층(3)∼(5)의 두께는 각각, 상기 설명한 바와 같이 50Å이므로, 전체막두께는 150Å으로 된다. 이 150Å의 두께는 격자부정합에 의한 전위가 일어나는 임계막두께 이하이다.
그후, 도우핑안된 Ga1-xInxAs 층(5) 위에 도우핑안된 GaAs 단결정으로 이루어진 캡층(6)을 400Å의 두께로 성장시킨다. 최종적으로, 캡층(6) 위에 게이트전극(7), 소오스전극(8) 및 드레인전극(9)을 형성해서 본 실시예에 의한 FET를 구성한다(제 1 도(d)).
다음에, 이와 같이 해서 제작된 FET의 동작을 제 3 도(a) 및 제 3 도(b)의 에너지밴드도를 참조하여 설명한다. 제 3 도(a)는 종래의 Si를 균일하게 도우핑시킨 n형의 GaInAs 채널 FET의 채널부분을 확대해서 도시한 에너지밴드도이다.
이 제 3 도(a)에 있어서, (21)은 GaInAs 채널층, (22)는 GaAs 버퍼층,(23)은 캡층, (24)는 전도대레벨, (25)는 가전자대레벨이다. 제 3 도(b)는 본 실시예의 n형 GaInAs 채널 FET의 채널부분을 확대해서 도시한 에너지밴드도이다. 이 에너지밴드도에서는, 제 3 도(b)의 에피택셜층(2)∼(6)에 대응하는 부분은 제 1 도(a) 내지 제 1 도(d)에서와 마찬가지 부분을 나타내며, (28)은 전도대레벨, (29)는 가전자대레벨이다. 제 3 도(a) 및 제 3 도(b)에 있어서, (E0) 및 (E1)은 양자화된 에너지준위를 나타내며, 일점쇄선으로 도시한 곡선(31) 및 (32)는 각각 에너지준위(E0) 및 (E1)에서의 전자의 존재확률을 표시하고 있다.
제 3 도(a) 및 제 3 도(b)로부터 알 수 있는 바와 같이, 종래의 FET(제 3 도(a))에서는, 캐리어전자가 존재하는 영역이 거의 채널층(21)에 의해 형성된 n형 GaInAs 양자우물안에 위치하므로, 캐리어전자는 GaInAs 층중의 Si원자에 의해 산란되어 드리프트속도의 충분한 오우버슈웃효과를 얻을 수 없다. 이 때문에 소오스저항이 증가되고, 트랜스콘덕턴스(gm)가 저하된다. 이에 대해서, 본 실시예의 FET에서는 캐리어전자가 존재하는 영역의 일부가 도우핑안된 GaInAs층(3), (5)에 중첩되어 있으므로, 종래의 FET보다도 캐리어전자는 더욱 빠르게 이동된다. 이 때문에 낮은 소오스저항 및 높은 트랜스콘덕턴스(gm)를 얻을 수 있다.
또, GaAs에 대해서 격자정합하지 않는 n형 GaInAs 채널층(4)이 도우핑안된 GaInAs층(3), (5) 사이에 끼여있으므로, 격자부정합에 의한 변형을 완화할 수 있어, 캐리어전자의 전송특성이 개선되는 효과도 기대된다.
전국을 형성하는 실시예가 제 4 도(a) 및 제 4 도(b)에 도시되어 있다.
제 1 및 제 2 실시예에 있어서와 마찬가지로, 캡층(6)을 GaAs로 구성한 경우에는 이 캡층(6) 위에 게이트전극(7)을 형성한 후, 소오스전극(8)과 드레인전극(9) 형성예정 부분에 Si 이온을 주입하여 콘택트영역(10)을 형성한다. 이 콘택트영역(10)에 소오스전극(8)과 드레인전극(9)을 형성한다(제 4 도(a)).
제 1 및 제 2 실시예와 달리, 캡층(6)을 AlGaAs로 구성한 경우에는, 소오스전극(8)과 드레인전극(9) 형성예정 부분인 캡층(6) 위에, 콘택트층(11)으로서, Si로 도우핑시킨 GaInAs층이나 Si로 도우핑시킨 GaAs층을 형성한다. 또, 오목형상의 구조를 지닌 캡층(6) 위에 게이트전극(7)을 형성하고, 콘택트층(11) 위에 소오스전극(8) 및 드레인전극(9)을 형성한다(제 4 도(b)).
이상 설명한 본 발명으로부터, 본 발명은 각종 방식으로 변형할 수 있음은 명백하다. 이러한 변형은 본 발명의 진의와 범위로부터 벗어나는 것으로 간주되지 않으며, 당업자에게 명백한 바와 같은 이러한 모든 변형을 이하의 특허청구의 범위내에 포함시키고자 한다.

Claims (18)

  1. 에피택셜 성장시킨 n형의 GaInAs 채널층과, 상기 채널층을 사이에 두고 형성된, 도우핑안된 GaInAs로 이루어진 제 1 및 제 2 층과, 상기 제 1 층보다 높은 밴드갭을 지닌 반도체로 형성하여 상기 제 1 층과 격자정합하는 동시에 상기 제 1 층의 한쪽과 접하는 버퍼층과, 상기 제 2 층보다 높은 밴드갭을 지닌 반도체로 형성하여 상기 제 2 층과 격자정합하는 동시에 상기 제 2 층의 한쪽과 접하는 캡층과, 상기 캡층과 쇼트키접촉되도록 형성된 게이트전극으로 구성된 것을 특징으로 하는 전계효과트랜지스터.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 층은, In 조성비가 상기 채널층측에서는 높고 상기 버퍼층측과 상기 캡층측에서는 낮아지도록 점차로 변화하는 경사층인 것을 특징으로 하는 전계효과트랜지스터.
  3. 제 2 항에 있어서, 상기 채널층과 상기 제 1 및 제 2 층 사이의 접합면상에서의 상기 제1 및 제 2 층의 In 조성비는 상기 채널층의 In 조성비와 일치하는 것을 특징으로 하는 전졔효과트랜지스터.
  4. 제 1 항에 있어서, 상기 버퍼층이 반절연성 기판위에 형성되어 있는 것을 특징으로 하는 전계효과트랜지스터.
  5. 제 4 항에 있어서, 상기 반절연성기판이 GaAs로 이루어져 있는 것을 특징으로 하는 전계효과트랜지스터.
  6. 제 5 항에 있어서, 상기 버퍼층이 GaAs로 이루어져 있는 것을 특징으로 하는 전계효과트랜지스터.
  7. 제 1 항에 있어서, 상기 캡층이 GaAs 및 AlGaAs로 이루어진 군으로부터 선택된 하나의 부재로 이루어져 있는 것을 특징으로 하는 전계효과트랜지스터.
  8. 제 1 항에 있어서, 상기 버퍼층은 GaAs로 이루어져 있고, 상기 제1층은 In 조성비가 상기 채널층측에서는 높고 상기 버퍼층측에서는 낮아지도록 점차로 변화되는 경사층이며, 상기 버퍼충과 상기 제 1 층 사이의 접합면상에서의 상기 제 1 층의 In 조성비는 상기 버퍼층의 In 조성비와 거의 일치하는 것을 특징으로하는 전계효과트랜지스터.
  9. 제 1 항에 있어서, 상기 캡층은 GaAs 및 AlGaAs로 이루어진 군으로부터 선택된 하나의 부재로 이루어져 있고, 상기 제 2 층은 In 조성비가 상기 채널층측에서는 높고 상기 캡층측에서는 낮아지도록 점차로 변화되는 경사층이며, 상기 캡층과 상기 제 2 층 사이의 접합면상에서의 상기 제 2 층의 In 조성비는 상기 캡층의 In 조성비와 거의 일치하는 것을 특징으로 하는 전계효과트랜지스터.
  10. 제 1 항에 있어서, 상기 제 1 및 2 층은 각각, In 조성비가 대략 일정한 균일층인 것을 특징으로 하는 전계효과트랜지스터.
  11. 제 10 항에 있어서, 상기 제 1 및 제 2 층의 In 조성비는 상기 채널층의 In 조성비와 거의 일치하는 것을 특징으로 하는 전계효과트랜지스터.
  12. 제 11 항에 있어서, 상기 제 1 층, 상기 채널층 및 상기 제 2 층으로 구성된 세층의 전체막두께는 격자변형에 의해 전위가 일어나는 임계막두께보다 작은 것을 특징으로 하는 전계효과트랜지스터.
  13. 제 1 항에 있어서, 상기 버퍼층은 GaAs로 이루어지고, 상기 캡층은 GaAs 및 AlGaAs로 구성된 군으로부터 선택된 하나의 부재로 이루어지고, 상기 제 1 및 제 2 층은 도우핑안되 Ga0.85In0.15As로 이루어지고, 상기 채널층은 n형 불순물로 도우핑된 Ga0.85In0.15As로 이루어져 있으며, 상기 제 1 층, 상기 채널층 및 상기 제 2 층으로 구성된 세층의 전체막두께는 약 150Å인 것을 특징으로 하는 전계효과트랜지스터.
  14. 제 1 항에 있어서, Ga 조성비와 In 조성비의 합이 1인 경우, 상기 채널층을 형성하기 위한 GaInAs중의 In 조성비가 0.1∼0.3인 것을 특징으로 하는 전계효과트랜지스터.
  15. 제 14 항에 있어서, 상기 채널층은 Ga0.85In0.15As로 이루어져 있는 것을 특징으로 하는 전계효과트랜지스터.
  16. 제 1 항에 있어서, 상기 캡층과 오옴접촉하도록 형성된 소오스전극 및 드레인전극을 포함하고 있는 것을 특징으로 하는 전계효과트랜지스터.
  17. 제 1 항에 있어서, 상기 캡층 위에 접촉층이 형성되어 있고, 이 접촉층 위에 소오스전극 및 드레인전극이 형성되어 있는 것을 특징으로 하는 전계효과트랜지스터.
  18. 제 17 항에 있어서, 상기 접촉층은 Si로 도우핑된 GaAs 및 Si로 도우핑된 GaInAs로 구성된 군으로부터 선택된 하나의 부재로 이루어져 있는 것을 특징으로 하는 전계효과트랜지스터.
KR1019920007044A 1991-04-26 1992-04-25 전계효과트랜지스터 KR950003946B1 (ko)

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