JPH01166568A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01166568A JPH01166568A JP32399587A JP32399587A JPH01166568A JP H01166568 A JPH01166568 A JP H01166568A JP 32399587 A JP32399587 A JP 32399587A JP 32399587 A JP32399587 A JP 32399587A JP H01166568 A JPH01166568 A JP H01166568A
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 11
- 125000004429 atom Chemical group 0.000 abstract description 12
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- 239000010410 layer Substances 0.000 description 26
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
- H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体デバイスに係り、特に高速動作に
好適なGaAsICに関する。
好適なGaAsICに関する。
従来の装置の代表例は、特開昭61−166081号に
記載に示されており、これによるとデルタ・ドープ・モ
ノアトミック層を単一組成の半導体中に設ける構造であ
った。
記載に示されており、これによるとデルタ・ドープ・モ
ノアトミック層を単一組成の半導体中に設ける構造であ
った。
上記従来技術は、デルタ・ドープ・モノアトミック層形
成による結晶格子の乱れについて配慮されておらず、デ
ルタ・ドープ層の上部の半導体層に結晶欠陥が生じる。
成による結晶格子の乱れについて配慮されておらず、デ
ルタ・ドープ層の上部の半導体層に結晶欠陥が生じる。
あるいは、デルタ・ドープ層自身のキャリア濃度を十分
高くできないといった問題があった。
高くできないといった問題があった。
本発明の目的は、結晶格子の歪みが小さく、かつ十分高
いキャリア濃度を確保できるようなデルタ・ドープ・モ
ノアトミック層を得ることにある。
いキャリア濃度を確保できるようなデルタ・ドープ・モ
ノアトミック層を得ることにある。
上記目的は、異種半導体の界面、すなわち、ヘテロ界面
にデルタ・ドープ・モノアトミック層を形成することに
より達成される。
にデルタ・ドープ・モノアトミック層を形成することに
より達成される。
エピタキシャル成長でヘテロ接合を形成するとき、ヘテ
ロ界面では吸着原子の自由エネルギーが大きいので、不
純物原子が存在することによる格子歪を緩和することが
できる。また、界面形成後、界面に存在する不純物原子
は、単一半導体(ホモエピ)中にあるときよりも、不純
物原子同志の相互作用が小さいので、ドープ原子として
働きゃすくなり、高いキャリア濃度を得ることができる
。
ロ界面では吸着原子の自由エネルギーが大きいので、不
純物原子が存在することによる格子歪を緩和することが
できる。また、界面形成後、界面に存在する不純物原子
は、単一半導体(ホモエピ)中にあるときよりも、不純
物原子同志の相互作用が小さいので、ドープ原子として
働きゃすくなり、高いキャリア濃度を得ることができる
。
以下1本発明の一実施例を第1図により説明する。第1
図は本発明による+VESFETの断面構造を示す。1
01は半絶縁性GaAs基板であり。
図は本発明による+VESFETの断面構造を示す。1
01は半絶縁性GaAs基板であり。
その上にエピタキシャル成長によりアンドープGaAs
102.Siをドープ原子とするデルタ・ドープ・モノ
アトミック層1o3.アンドープkl−x Ga1−t
As 104を順次成長させる。ついでゲート電極1
06形成後、これをマスクにイオン打込みでソース・ト
ノイン電極105を形成し。
102.Siをドープ原子とするデルタ・ドープ・モノ
アトミック層1o3.アンドープkl−x Ga1−t
As 104を順次成長させる。ついでゲート電極1
06形成後、これをマスクにイオン打込みでソース・ト
ノイン電極105を形成し。
最後にオーミック電極107を形成して完成する。
デルタ・ドープ層103が、GaAs102とAtX
Ga1−x As 104のヘテロ界面に在るため。
Ga1−x As 104のヘテロ界面に在るため。
不純物であるSi原子の濃度が高いにもかかわらず、格
子歪が界面で緩和され、 A L * G a を−8
As層104の格子欠陥は少なくなる。このことにより
1本発明によるMESFETは、ゲートの漏れ電流が少
なく、かつゲート耐圧の高い良好なMESFETとなる
。また、QaAsホモエピ中にデルタ・ドープ層を設け
たMESFETに比べ、グー4下のバッファ層がAtt
Ga1−! Asであるためにゲートに印加する最大
正電圧を大きくできるという利点もある。このことはI
C化したときに論理振幅が大きくでき、素子の高速化を
導くものである。また、エンハンスメントWFET(E
type F ET )では、上記デルタ・ドープ層の
キャリア濃度tl−6X10”cm−”とすれば良いが
、デプVツ’/ヨ7型FET (D typeFE’l
’)では。
子歪が界面で緩和され、 A L * G a を−8
As層104の格子欠陥は少なくなる。このことにより
1本発明によるMESFETは、ゲートの漏れ電流が少
なく、かつゲート耐圧の高い良好なMESFETとなる
。また、QaAsホモエピ中にデルタ・ドープ層を設け
たMESFETに比べ、グー4下のバッファ層がAtt
Ga1−! Asであるためにゲートに印加する最大
正電圧を大きくできるという利点もある。このことはI
C化したときに論理振幅が大きくでき、素子の高速化を
導くものである。また、エンハンスメントWFET(E
type F ET )では、上記デルタ・ドープ層の
キャリア濃度tl−6X10”cm−”とすれば良いが
、デプVツ’/ヨ7型FET (D typeFE’l
’)では。
さらに高くする必要がある。本発明では、デルタ・ドー
プ層をヘテロ界面に形成しているので。
プ層をヘテロ界面に形成しているので。
Si原子間の相互作用が小さく、Si原子がドナー原子
として働きやすい。そのため、キャリア濃度I X 1
0 ” cm−”以上のデルタ・ドープ層も容易に作れ
、D−FET作製上も問題がない。
として働きやすい。そのため、キャリア濃度I X 1
0 ” cm−”以上のデルタ・ドープ層も容易に作れ
、D−FET作製上も問題がない。
第2図は本発明の他の実施例である。ここでは。
ソース・ドVイン領域を選択エピタキシャル成長で形成
した。その工程は、ゲート電極106をマスクにktz
Ga I−g A s 104を選択エツチングし、
そこであられれたアンドープGaAsの上に。
した。その工程は、ゲート電極106をマスクにktz
Ga I−g A s 104を選択エツチングし、
そこであられれたアンドープGaAsの上に。
デルタ惨ドープ・モノアトミック層202゜AtX Q
al −x As 201. デルタ・ドープ・モノ
アトミック層202.GaAs203を、上記の順で繰
り返しエピタキシャル成長させた後、オーミック電極1
07を形成するものである。ソース 4・ドVイン領域
のエピタキシャル成長の前に。
al −x As 201. デルタ・ドープ・モノ
アトミック層202.GaAs203を、上記の順で繰
り返しエピタキシャル成長させた後、オーミック電極1
07を形成するものである。ソース 4・ドVイン領域
のエピタキシャル成長の前に。
A Ax G a 1−z A S 104の側面を酸
化しておくと、この部分に成長させない、つまり選択エ
ピタキシャル成長が容易になる。先に述べた様に1本構
造では、デルタΦドープ層のキャリア濃度を、ホモエピ
の場合よりも高くできるので、キャリア濃度を高くする
ことで、ソース・ドレイン電極のシート抵抗を30Ω/
口以下と小さくすることが容易にできる。
化しておくと、この部分に成長させない、つまり選択エ
ピタキシャル成長が容易になる。先に述べた様に1本構
造では、デルタΦドープ層のキャリア濃度を、ホモエピ
の場合よりも高くできるので、キャリア濃度を高くする
ことで、ソース・ドレイン電極のシート抵抗を30Ω/
口以下と小さくすることが容易にできる。
なお上記実施例では不純物としてSiのモノアトミック
層を形成したが、I3eのモノアトミック層を混在をせ
ることもできる。Beの場合、p型層が形成されるので
、MESFETの短チヤネル効果を低減する効果がある
。
層を形成したが、I3eのモノアトミック層を混在をせ
ることもできる。Beの場合、p型層が形成されるので
、MESFETの短チヤネル効果を低減する効果がある
。
本発明によれば、結晶欠陥が少なく、キャリア援度の高
いデルタ・ドープ・モノアトミック層を形成できるので
、高性能の半導体デバイスが得られるという効果がある
。
いデルタ・ドープ・モノアトミック層を形成できるので
、高性能の半導体デバイスが得られるという効果がある
。
第1図、第2図は本発明の一実施例のMESFETの断
面図である。 101・・・半絶縁性Q a A S基板、102・・
・アンド−7’GaAs、103・・・デルタ拳ドープ
・モノアトミック層、104−・・アンドープA t!
G a s −x A S層、106・・・ゲート電
極、107・・・オーミック電極、202・・・デルタ
・ドープ・モノアトミック層。 20 i−・−AzK Qal +ll As 、
203・”G aA S。
面図である。 101・・・半絶縁性Q a A S基板、102・・
・アンド−7’GaAs、103・・・デルタ拳ドープ
・モノアトミック層、104−・・アンドープA t!
G a s −x A S層、106・・・ゲート電
極、107・・・オーミック電極、202・・・デルタ
・ドープ・モノアトミック層。 20 i−・−AzK Qal +ll As 、
203・”G aA S。
Claims (1)
- 【特許請求の範囲】 1、少くとも1つのヘテロ接合を有する半導体デバイス
において、該ヘテロ接合の界面に、ドープ原子を含む、
デルタ・ドープ・モノアトミック層を含むことを特徴と
する半導体装置。 2、上記ヘテロ接合の一方がGaAsであることを特徴
とする特許請求の範囲第1項記載の半導体装置。 3、上記ヘテロ接合がGaAsとAl_xGa_1_−
_xAsからなることを特徴とする特許請求の範囲第1
項記載の半導体装置。 4、上記半導体デバイスがMESFETであることを特
徴とする特許請求の範囲第1項、第2項又は第3項記載
の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32399587A JPH01166568A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32399587A JPH01166568A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01166568A true JPH01166568A (ja) | 1989-06-30 |
Family
ID=18160949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32399587A Pending JPH01166568A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01166568A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04314328A (ja) * | 1991-04-12 | 1992-11-05 | Nec Corp | Iii−v族化合物半導体のド−ピング方法 |
EP0622880A2 (en) * | 1993-04-30 | 1994-11-02 | AT&T Corp. | Heterointerface with reduced resistance |
US6627473B1 (en) | 1999-11-16 | 2003-09-30 | Nec Compound Semiconductor Devices, Ltd. | Compound semiconductor device with delta doped layer under etching stopper layer for decreasing resistance between active layer and ohmic electrode and process of fabrication thereof |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61158183A (ja) * | 1984-12-29 | 1986-07-17 | Fujitsu Ltd | 電界効果型半導体装置 |
JPS61241972A (ja) * | 1985-04-18 | 1986-10-28 | Fujitsu Ltd | 化合物半導体装置 |
-
1987
- 1987-12-23 JP JP32399587A patent/JPH01166568A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61158183A (ja) * | 1984-12-29 | 1986-07-17 | Fujitsu Ltd | 電界効果型半導体装置 |
JPS61241972A (ja) * | 1985-04-18 | 1986-10-28 | Fujitsu Ltd | 化合物半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04314328A (ja) * | 1991-04-12 | 1992-11-05 | Nec Corp | Iii−v族化合物半導体のド−ピング方法 |
EP0622880A2 (en) * | 1993-04-30 | 1994-11-02 | AT&T Corp. | Heterointerface with reduced resistance |
EP0622880A3 (en) * | 1993-04-30 | 1995-01-25 | At & T Corp | Heterogeneous interface with reduced resistance. |
US6627473B1 (en) | 1999-11-16 | 2003-09-30 | Nec Compound Semiconductor Devices, Ltd. | Compound semiconductor device with delta doped layer under etching stopper layer for decreasing resistance between active layer and ohmic electrode and process of fabrication thereof |
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