JPS6059677B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6059677B2 JPS6059677B2 JP56128803A JP12880381A JPS6059677B2 JP S6059677 B2 JPS6059677 B2 JP S6059677B2 JP 56128803 A JP56128803 A JP 56128803A JP 12880381 A JP12880381 A JP 12880381A JP S6059677 B2 JPS6059677 B2 JP S6059677B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- line selection
- drive circuit
- word
- selection drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特に、デコーダの専有
面積に制約されることなくメモリ・セル・アレイの小型
化を可能にした半導体記憶装置に関する。
面積に制約されることなくメモリ・セル・アレイの小型
化を可能にした半導体記憶装置に関する。
一般に、半導体記憶装置は、ワードアドレス信号をデコ
ードしワード線を駆動するワード線選択駆動回路と、ビ
ットアドレス信号をデコードするビット線選択回路と、
ワード線選択駆動回路の出力に接続された複数のワード
線と、ビット線選択回路の出力に接続された複数のビッ
ト線と、ワード線とビット線の交点に配置されたメモリ
セルとを備えている。
ードしワード線を駆動するワード線選択駆動回路と、ビ
ットアドレス信号をデコードするビット線選択回路と、
ワード線選択駆動回路の出力に接続された複数のワード
線と、ビット線選択回路の出力に接続された複数のビッ
ト線と、ワード線とビット線の交点に配置されたメモリ
セルとを備えている。
従来、ワード線選択駆動回路の出力はワード線に１対１
対応で接続されていた。
対応で接続されていた。
近時、メモリセルの小型化に伴なつて隣り合うワード線
間の間隔は益々狭くなる傾向にあり、従つて同一チップ
上に搭載されるワード線選択駆動回路も小型化すること
が必要となつている。しカルながら、ワード線選択駆動
回路の小型化は困難てあり、従つてワード線選択駆動回
路の専有面積（大きさ）により、メモリセルの小型化は
制約を受けるため、半導体記憶装置の全体としての小型
化が阻まれていた。特に、ＥＰＲＯＭ（紫外線消去型読
出し専用メモリ）のワード線選択駆動回路はデコーダ回
路に加えて高電圧駆動回路をも備えており、小型化は一
層困難である。メモリセルの小型化に対処するために、
メモリセルアレイの両側にワード線選択駆動回路を配置
する方式が知られているが、この従来方式ではワード線
選択駆動回路の専有する面積が２倍になり、半導体記憶
装置の小型化に逆行する。
間の間隔は益々狭くなる傾向にあり、従つて同一チップ
上に搭載されるワード線選択駆動回路も小型化すること
が必要となつている。しカルながら、ワード線選択駆動
回路の小型化は困難てあり、従つてワード線選択駆動回
路の専有面積（大きさ）により、メモリセルの小型化は
制約を受けるため、半導体記憶装置の全体としての小型
化が阻まれていた。特に、ＥＰＲＯＭ（紫外線消去型読
出し専用メモリ）のワード線選択駆動回路はデコーダ回
路に加えて高電圧駆動回路をも備えており、小型化は一
層困難である。メモリセルの小型化に対処するために、
メモリセルアレイの両側にワード線選択駆動回路を配置
する方式が知られているが、この従来方式ではワード線
選択駆動回路の専有する面積が２倍になり、半導体記憶
装置の小型化に逆行する。
本発明の目的は、上述の従来技術における問題にかんが
み、ワード線選択駆動回路の出力の各々”を隣り合う所
定数のワード線の一組に共通接続するという構想に基づ
き、ワード線選択駆動回路の専有面積（大きさ）に制約
されることなく、かつ、ワード線選択駆動回路を増設す
ることなくメモリ・セル・アレイの小型化を可能にする
ことに、ある。
み、ワード線選択駆動回路の出力の各々”を隣り合う所
定数のワード線の一組に共通接続するという構想に基づ
き、ワード線選択駆動回路の専有面積（大きさ）に制約
されることなく、かつ、ワード線選択駆動回路を増設す
ることなくメモリ・セル・アレイの小型化を可能にする
ことに、ある。
以下、本発明の実施例を従来技術と対比しながら添付図
面に基づいて説明する。
面に基づいて説明する。
第１図は従来の半導体記憶装置の１側を示すブロック図
である。
である。
第１図において、ワード線ＷＬｌ〜ＷＬ５とビット線Ｂ
Ｌｌ〜ＢＬ５が交差してメモリ・セル●アレイＭＣＡ上
に配置されており、ワード線とビット線の各交点にメモ
リセルＭＣが配設されている。ワード線ＷＬｌ〜ＷＬ５
はそれぞれ、ワード線選択駆動回路ＷＤｌ〜ＷＤ５の出
力に１対１対応で接続されている。ビット線ＢＬｌ〜Ｂ
Ｌ５はコラムゲートＣＧを介してセンスアンプＳＡに接
続されている。コラムゲートＣＧにはコラムデコーダＣ
Ｄの出力が接続されている。コラムゲートＣＧとコラム
デコーダＣＤはビット線選択回路を構成している。メモ
リセルＭＣの小型化に伴ない、各ワード線間の間隔ｄ１
は次第に狭くなる傾向があるが、この間隔ｄ１に対応す
る各ワード線選択駆動回路ＷＤｌ〜ＷＤ５の幅Ｄ２は、
ワード線選択駆動回路の回路構成が複雑なので、小さく
することは困難である。
Ｌｌ〜ＢＬ５が交差してメモリ・セル●アレイＭＣＡ上
に配置されており、ワード線とビット線の各交点にメモ
リセルＭＣが配設されている。ワード線ＷＬｌ〜ＷＬ５
はそれぞれ、ワード線選択駆動回路ＷＤｌ〜ＷＤ５の出
力に１対１対応で接続されている。ビット線ＢＬｌ〜Ｂ
Ｌ５はコラムゲートＣＧを介してセンスアンプＳＡに接
続されている。コラムゲートＣＧにはコラムデコーダＣ
Ｄの出力が接続されている。コラムゲートＣＧとコラム
デコーダＣＤはビット線選択回路を構成している。メモ
リセルＭＣの小型化に伴ない、各ワード線間の間隔ｄ１
は次第に狭くなる傾向があるが、この間隔ｄ１に対応す
る各ワード線選択駆動回路ＷＤｌ〜ＷＤ５の幅Ｄ２は、
ワード線選択駆動回路の回路構成が複雑なので、小さく
することは困難である。
ワード線選択駆動回路はメモリ・セル・アレイと共に１
チップ上に搭載されるものであり、ワード線間の間隔ｄ
１をワード線選択駆動回路の幅ｙより小さくしてもワー
ド線選択駆動回路ＷＤｌ〜ＷＤ５とワード線ＷＬｌ〜Ｗ
Ｌ５を接続する配線のパターニングが複雑となり実用的
ではない。従つて、ワード線選択駆動回路の幅４によつ
てメモリセルの小型化は制約を受けるという問題がある
。第２図は従来の半導体記憶装置の他の１例を示すブロ
ック図である。
チップ上に搭載されるものであり、ワード線間の間隔ｄ
１をワード線選択駆動回路の幅ｙより小さくしてもワー
ド線選択駆動回路ＷＤｌ〜ＷＤ５とワード線ＷＬｌ〜Ｗ
Ｌ５を接続する配線のパターニングが複雑となり実用的
ではない。従つて、ワード線選択駆動回路の幅４によつ
てメモリセルの小型化は制約を受けるという問題がある
。第２図は従来の半導体記憶装置の他の１例を示すブロ
ック図である。
第２図においては、第１図に示した従来回路の問題を解
決するために、ワード線選択駆動回路ＷＤｌ〜ＷＤ，と
は別に、メモリ・セル・アレイＭＣＡに関してＷＤｌ〜
ＷＤ５と反対の側にもワード線選択駆動回路ＷＤ６〜Ｗ
ＤｌＯを配置したことである。ＷＤ６〜ＷＤｌＯの出力
はワード線Ｗ！〜ＷＬｌＯにそれぞれ接続されている。
ワード線ＷＬ６〜ＷＬｌＯはぞれぞれ、ワード線ＷＬｌ
〜ＷＬ５の隣り合う２本のワード線の間に配設されてい
る。ワード線ＷＬｌ〜ＷＬｌＯとビット線ＢＬｌ〜ＢＬ
５の各交点にメモリセルＭＣが配設されている。他の構
成は第１図に示した装置と同様である。ワード線選択駆
動回路をメモリ・セル・アレイの両側に設けたことによ
り、メモリ●セル●アレイの集積度は第１図の場合の２
倍にすることができる。しかしながら、第２図に示した
構成では、ワード線選択駆動回路の占める面積が第１図
の場合の２倍になり、半導体記憶装置の小型化に逆行し
ている。本発明は、ワード線選択駆動回路の専有面積（
大きさ）に制約されることなく、かつ、ワード線選択駆
動回路を増設することなくメモリ・セル・アレイの小型
化を可能にすることにあり、次に第３図に基づいて本発
明の一実施例を説明する。
決するために、ワード線選択駆動回路ＷＤｌ〜ＷＤ，と
は別に、メモリ・セル・アレイＭＣＡに関してＷＤｌ〜
ＷＤ５と反対の側にもワード線選択駆動回路ＷＤ６〜Ｗ
ＤｌＯを配置したことである。ＷＤ６〜ＷＤｌＯの出力
はワード線Ｗ！〜ＷＬｌＯにそれぞれ接続されている。
ワード線ＷＬ６〜ＷＬｌＯはぞれぞれ、ワード線ＷＬｌ
〜ＷＬ５の隣り合う２本のワード線の間に配設されてい
る。ワード線ＷＬｌ〜ＷＬｌＯとビット線ＢＬｌ〜ＢＬ
５の各交点にメモリセルＭＣが配設されている。他の構
成は第１図に示した装置と同様である。ワード線選択駆
動回路をメモリ・セル・アレイの両側に設けたことによ
り、メモリ●セル●アレイの集積度は第１図の場合の２
倍にすることができる。しかしながら、第２図に示した
構成では、ワード線選択駆動回路の占める面積が第１図
の場合の２倍になり、半導体記憶装置の小型化に逆行し
ている。本発明は、ワード線選択駆動回路の専有面積（
大きさ）に制約されることなく、かつ、ワード線選択駆
動回路を増設することなくメモリ・セル・アレイの小型
化を可能にすることにあり、次に第３図に基づいて本発
明の一実施例を説明する。
なお、本発明はＥＰＲＯＭによつて実現されている。
第３図において、ワード線選択駆動回路・ＷＤｌ〜ＷＤ
５の各々の出力０１〜へは隣り合う一対のワード線ＷＬ
ｌ，ＷＬ２、ＷＬ，ＷＬ４、ＷＬ５，ＷＬ６、ＷＬ７，
ＷＬ８およびＷＬ９，ＷＬｌＯにそれぞれ共通に接続さ
れている。ビット線ＢＬｌ〜ＢＬｌＯのそれぞれとワー
ド線対ＷＬｌ，ＷＬ２〜ＷＬ９，ＷＬｌＯのそれぞれの
中のいずれか１つのワード線との交点にメモリセルＭＣ
が配設されている。すなわち、ビット線ＢＬｌ，ＢＬ３
，ＢＬ５，ＢＬ７およびＢＬ９とワード線Ｗ１−１，Ｗ
Ｌ４，Ｗ１−．，ＷＬ８，ＷＬ，の各交点に、そしてビ
ット線ＢＬ２，ＢＬ４，Ｂ！，ＢＬ８およびＢ！ｏとワ
ード線ＷＬ２，ＷＬ３，Ｗ！、Ｗ！およびＷレ。の各交
点にそれぞれメモリセルＭＣが千鳥状に配設されている
。第３図の構成により、ビット線数は従来の２倍になつ
でいるが、メモリ●セル・アレイの寸法は第１図および
第２図に示した従来例と実質的に変らない。図から明ら
かなように、ワード線選択駆動回路の幅を縮小すること
なく、かつ、ワード線選択駆動回路を増設することなく
、ワード線数は従来例の２倍になつており、従つてメモ
リ・セル・アレイの集積度は第１図に示した従来例の２
倍になつている。第４図は第３図に示した半導体記憶装
置の要部を詳細に示す回路図である。
５の各々の出力０１〜へは隣り合う一対のワード線ＷＬ
ｌ，ＷＬ２、ＷＬ，ＷＬ４、ＷＬ５，ＷＬ６、ＷＬ７，
ＷＬ８およびＷＬ９，ＷＬｌＯにそれぞれ共通に接続さ
れている。ビット線ＢＬｌ〜ＢＬｌＯのそれぞれとワー
ド線対ＷＬｌ，ＷＬ２〜ＷＬ９，ＷＬｌＯのそれぞれの
中のいずれか１つのワード線との交点にメモリセルＭＣ
が配設されている。すなわち、ビット線ＢＬｌ，ＢＬ３
，ＢＬ５，ＢＬ７およびＢＬ９とワード線Ｗ１−１，Ｗ
Ｌ４，Ｗ１−．，ＷＬ８，ＷＬ，の各交点に、そしてビ
ット線ＢＬ２，ＢＬ４，Ｂ！，ＢＬ８およびＢ！ｏとワ
ード線ＷＬ２，ＷＬ３，Ｗ！、Ｗ！およびＷレ。の各交
点にそれぞれメモリセルＭＣが千鳥状に配設されている
。第３図の構成により、ビット線数は従来の２倍になつ
でいるが、メモリ●セル・アレイの寸法は第１図および
第２図に示した従来例と実質的に変らない。図から明ら
かなように、ワード線選択駆動回路の幅を縮小すること
なく、かつ、ワード線選択駆動回路を増設することなく
、ワード線数は従来例の２倍になつており、従つてメモ
リ・セル・アレイの集積度は第１図に示した従来例の２
倍になつている。第４図は第３図に示した半導体記憶装
置の要部を詳細に示す回路図である。
第４図において、ワード線選択駆動回路ＷＤｌおよびＷ
Ｄ２とこれらに接続されたメモリ・セル・アレイＭＣＡ
の一部が示されている。ワード線選択駆動回路ＷＤｌお
よびＷＤ２はそれぞれ、ローデコーダＲＤと出力バッフ
ァＢと高電圧駆動回路ｖを備えている。ローデコーダＲ
Ｄに印加される信号ＷＡｌ〜ＷＡ．，ＷＡ，〜Ｗ渾はワ
ード線を選択するためのワードアドレス信号である。出
力バッファＢに印加される信号百は半導体記憶装置がパ
ワーダウン状態にある時電流を流さないようにするため
のパワーダウン信号である。高電圧駆動回路Ｖは、紫外
線消去形のＥＰＲＯＭのメモリセルＭＣに書込みを行う
場合に必要な高電圧Ｖｐｐを供給するものであり、書き
込み時に書き込み信号ＰＧＭ＊をその負荷トランジスタ
のゲートに印加する。書き込み時に高電圧■Ｐｐが出力
バッファＢに印加されないように、そのトランスファー
ゲートに書き込み信号の反転信号ＸＶが印加される。読
出し時には高電圧駆動回路には書き込み信号ＰＧＭ＊が
印加されないので、高電圧■ＰｐがメモリセルＭＣに印
加されないようになつている。ワード線選択駆動回路Ｗ
Ｄｌ，ＷＤ２の構成は周知であるので、更に詳細−な説
明は省略する。メモリ・セル・アレイＭＣＡは紫外線照
射によつて記憶内容が消去可能なＦＡＭＯＳで構成され
たメモリセルＭＣからなつている。ＦＡＭＯＳのコント
ロールゲートはワード線により形成され、その下に情報
を蓄えるフローティングゲートが設けられ、ドレインは
ビット線に接続されている。各ビット線はコラムゲート
ＣＧ内のＭＯＳトランジスタを介してセンスアンプＳＡ
に接続されている。コラムゲートＣＧ内の各ＭＯＳトラ
ンジスタのゲートには、コラムデコーダＣＤの出力信号
Ｃｌ，Ｃ２，Ｃ３，・・・・が印加される。本発明によ
り、ワード線選択駆動回路ＷＤｌ，ＷＤ２の出力０１お
よび０２はそれぞれ、一対のワード線ＷＬｌ，ＷＬ２お
よびＷＬ３，ＷＬ４に接続されている。第５図は第３図
に示した装置に用いられたメモリ・セル・アレイの一部
を示すパターン配置図である。
Ｄ２とこれらに接続されたメモリ・セル・アレイＭＣＡ
の一部が示されている。ワード線選択駆動回路ＷＤｌお
よびＷＤ２はそれぞれ、ローデコーダＲＤと出力バッフ
ァＢと高電圧駆動回路ｖを備えている。ローデコーダＲ
Ｄに印加される信号ＷＡｌ〜ＷＡ．，ＷＡ，〜Ｗ渾はワ
ード線を選択するためのワードアドレス信号である。出
力バッファＢに印加される信号百は半導体記憶装置がパ
ワーダウン状態にある時電流を流さないようにするため
のパワーダウン信号である。高電圧駆動回路Ｖは、紫外
線消去形のＥＰＲＯＭのメモリセルＭＣに書込みを行う
場合に必要な高電圧Ｖｐｐを供給するものであり、書き
込み時に書き込み信号ＰＧＭ＊をその負荷トランジスタ
のゲートに印加する。書き込み時に高電圧■Ｐｐが出力
バッファＢに印加されないように、そのトランスファー
ゲートに書き込み信号の反転信号ＸＶが印加される。読
出し時には高電圧駆動回路には書き込み信号ＰＧＭ＊が
印加されないので、高電圧■ＰｐがメモリセルＭＣに印
加されないようになつている。ワード線選択駆動回路Ｗ
Ｄｌ，ＷＤ２の構成は周知であるので、更に詳細−な説
明は省略する。メモリ・セル・アレイＭＣＡは紫外線照
射によつて記憶内容が消去可能なＦＡＭＯＳで構成され
たメモリセルＭＣからなつている。ＦＡＭＯＳのコント
ロールゲートはワード線により形成され、その下に情報
を蓄えるフローティングゲートが設けられ、ドレインは
ビット線に接続されている。各ビット線はコラムゲート
ＣＧ内のＭＯＳトランジスタを介してセンスアンプＳＡ
に接続されている。コラムゲートＣＧ内の各ＭＯＳトラ
ンジスタのゲートには、コラムデコーダＣＤの出力信号
Ｃｌ，Ｃ２，Ｃ３，・・・・が印加される。本発明によ
り、ワード線選択駆動回路ＷＤｌ，ＷＤ２の出力０１お
よび０２はそれぞれ、一対のワード線ＷＬｌ，ＷＬ２お
よびＷＬ３，ＷＬ４に接続されている。第５図は第３図
に示した装置に用いられたメモリ・セル・アレイの一部
を示すパターン配置図である。
第５図において、ワード線ＷＬｌとＷＬ２は間隔Ｄ，を
もつて平行に延伸しており、これらの一方の端部におい
てワード線選択駆動回路の出力０１に接続されている。
他の一対のワード線ＷＬ３，ＷＬ４も同様にして出力０
２に接続されている。ビット線ＢＬ，ＢＬ２，・・・・
はワード線の延伸方向に直角な方向に配置されている。
各メモリセルＭＣは周知のＦＡＭＯＳにより構成されて
おり、ワード線とビット線の交点に配設されている。１
つのメモリセルのＦＡＭＯＳの構造を第７図および第８
図に示す。
もつて平行に延伸しており、これらの一方の端部におい
てワード線選択駆動回路の出力０１に接続されている。
他の一対のワード線ＷＬ３，ＷＬ４も同様にして出力０
２に接続されている。ビット線ＢＬ，ＢＬ２，・・・・
はワード線の延伸方向に直角な方向に配置されている。
各メモリセルＭＣは周知のＦＡＭＯＳにより構成されて
おり、ワード線とビット線の交点に配設されている。１
つのメモリセルのＦＡＭＯＳの構造を第７図および第８
図に示す。
第７図は第５図の■−■線断面図、第８図は第５図の■
−■線拡大断面図である。第５，７および８図において
、基板１上に絶縁層２を介してフローティングゲートＦ
Ｇが形成されており、その上に絶縁層２を介してワード
線ＷＬｌが走行している。ワード線ＷＬｌは多結晶シリ
コン層により形成されそれ自体がコントロールゲートと
なる。またビット線ＢＬｌはＡ１層より形成され各セル
の拡散領域に接続されている。点線で示されている部分
は拡散領域Ｄを示す。拡散領域Ｄはフローティングゲー
トＦＧおよびワード線ＷＬｌ（コントロールゲート）を
形成後、セルフアライン（自己整形）により形成される
ので、フローティングゲートの下には存在しないため、
第７図には点線で示してある。第５図のビット線上の矩
形ＣＷは第８図かられかるように拡散領域Ｄとビット線
との接触窓を示している。第５図に示されているように
、ワード線選択駆動回路の出力０１と０２の間の距離は
Ｄ３である。
−■線拡大断面図である。第５，７および８図において
、基板１上に絶縁層２を介してフローティングゲートＦ
Ｇが形成されており、その上に絶縁層２を介してワード
線ＷＬｌが走行している。ワード線ＷＬｌは多結晶シリ
コン層により形成されそれ自体がコントロールゲートと
なる。またビット線ＢＬｌはＡ１層より形成され各セル
の拡散領域に接続されている。点線で示されている部分
は拡散領域Ｄを示す。拡散領域Ｄはフローティングゲー
トＦＧおよびワード線ＷＬｌ（コントロールゲート）を
形成後、セルフアライン（自己整形）により形成される
ので、フローティングゲートの下には存在しないため、
第７図には点線で示してある。第５図のビット線上の矩
形ＣＷは第８図かられかるように拡散領域Ｄとビット線
との接触窓を示している。第５図に示されているように
、ワード線選択駆動回路の出力０１と０２の間の距離は
Ｄ３である。
距離山はワード線間の距離ｄ１とＤ２とを用いてＤ３＝
ｄ１＋４となる。第６図はワード線間の距離を第５図の
場合と同様にＤｌ，ｄ２にした場合の従来のパターン配
置図である。
ｄ１＋４となる。第６図はワード線間の距離を第５図の
場合と同様にＤｌ，ｄ２にした場合の従来のパターン配
置図である。
第６図を第５図と比較すると明らかなように第６図にお
いてはワード線選択駆動回路の出力間の距離山は、山＝
ｄ１またはＤ４＝Ｄ２となり、第５図の場合の約ムにな
る。前述の如く、ワード線選択駆動回路の小型化は困難
てあり、従つて従来装置においてはワード線間の距離を
第５図の実施例の如く小さくすることは不可能てあるこ
とが理解できるであろう。第３図〜第５図によつて説明
した実施例によれば、ワード線間隔を小さくすることは
可能であるが、ビット線の本数が第２図に示した従来装
置の倍になつている。
いてはワード線選択駆動回路の出力間の距離山は、山＝
ｄ１またはＤ４＝Ｄ２となり、第５図の場合の約ムにな
る。前述の如く、ワード線選択駆動回路の小型化は困難
てあり、従つて従来装置においてはワード線間の距離を
第５図の実施例の如く小さくすることは不可能てあるこ
とが理解できるであろう。第３図〜第５図によつて説明
した実施例によれば、ワード線間隔を小さくすることは
可能であるが、ビット線の本数が第２図に示した従来装
置の倍になつている。
しかしながら、ビット線の本数ｌが増大しても、第５図
に示したようにビット線の間隔を第６図の従来装置の場
合の半分にすることにより、メモリ・セル・アレイの寸
法は変えないでメモリ容量を従来の２倍にすることが可
能となつた。特にＥＰＲＯＭに用いるメモリセルの場合
、メモリセルＭＣの寸法は第５図に示されるように幅ｘ
長さｙとなるが、フローティングゲートＦＧの存在の故
に、通常はＸ＜ｙである。
に示したようにビット線の間隔を第６図の従来装置の場
合の半分にすることにより、メモリ・セル・アレイの寸
法は変えないでメモリ容量を従来の２倍にすることが可
能となつた。特にＥＰＲＯＭに用いるメモリセルの場合
、メモリセルＭＣの寸法は第５図に示されるように幅ｘ
長さｙとなるが、フローティングゲートＦＧの存在の故
に、通常はＸ＜ｙである。
そのため、従来はビット線間隔には余裕があり、本発明
が有効でフある。また、本発明では、ビット線の数が２
倍になるため、一本のビット線につながるセルの数は第
２図に示した従来例の半分となるので、セルの拡散領域
によるビット線容量が従来の半分になり、動作が高速化
されるという付加的な効果が得られる。第３図に示した
構成では、コラムデコーダの出力Ｃ１〜ＣｌＯの数はビ
ット線ＢＬｉ〜ＢＬｌＯの本数に等しいが、コラムゲー
ト回路ＣＧに簡単な回路を付加することにより、コラム
デコーダの出力数を大幅に削減できる。
が有効でフある。また、本発明では、ビット線の数が２
倍になるため、一本のビット線につながるセルの数は第
２図に示した従来例の半分となるので、セルの拡散領域
によるビット線容量が従来の半分になり、動作が高速化
されるという付加的な効果が得られる。第３図に示した
構成では、コラムデコーダの出力Ｃ１〜ＣｌＯの数はビ
ット線ＢＬｉ〜ＢＬｌＯの本数に等しいが、コラムゲー
ト回路ＣＧに簡単な回路を付加することにより、コラム
デコーダの出力数を大幅に削減できる。
第９図はコラムデコーダの出力数を削減した本発明の他
の実施例による半導体記憶装置を示すブロック図である
。第９図において、ビット線ＢＬｌおよびＢＬ２はそれ
ぞれＭＯＳトランジスタＱ１およびＱ６を介してトラン
ジスタＴ１に接続さ−れている。他のビット線対ＢＬ３
およびＢＬ，、ＢＬ，およびＢＬ６、ＢＬ７およびＢＬ
８、ＢＬ９およびＢＬｌＯもそれぞれ、ＭＯＳトラジス
タＱ２およびＱ７、Ｑ３およびＱ８、Ｑ４およびＱ９、
Ｑ５およびＱｌＯを介してＴ２〜Ｔ５に接続されている
。トランジスタＱ１〜Ｑ５のゲートにはコラムデコーダ
ＣＤからの第１のビットセレクト信号線ＢＳｌが共通接
続されている。トランジスタＱ５〜ＱｌＯのゲートには
コラムデコーダＣＤからの第２のビットセレクト信号線
ＢＳ２が共通接続されている。トランジスタＴ１〜Ｔ５
のゲートにはそれぞれ、コラムデコーダＣＤの出力Ｃ１
〜Ｃ５が接続されている。他の構成は第３図と同様であ
る。第１のビット線セレクト信号線がハイレベルになる
と、ビット線ＢＬｌ，ＢＬ３，ＢＬ５，ＢＬ９の情報が
トラジスタＴ１〜Ｔ，にそれぞれ伝達される。第２のビ
ット線セレクト信号線がハイレベルになると、ビット線
ＢＬ２，ＢＬ４，ＢＬ６，ＢＬｌＯの情報がトランジス
タＴ１〜Ｔ５にそれぞれ伝達される。第９図に示した構
成により、ビット線は１０本であるにもかかわらず、コ
ラムデコーダ．ＣＤの出力線の本数は７本となつている
。一般にｎ本のビット線は（ｎ／２＋２）本又は（（ｎ
＋１）／２＋２）本の出力線て選択できる。以上の説明
から明らかなように、本発明によれば、ワード線選択駆
動回路の出力の各々を隣り合．う２本のワード線に共通
接続することにより、半導体記憶装置において、ワード
線選択駆動回路の大きさに制約されることなく、かつ、
ワード線選択駆動回路を増設することなくメモリ・セル
・アレイを小型化できると共に、ビット線密度を２倍・
にして各ビット線に接続されるメモリセルの数を半分に
することにより、ビット線容量を減少せしめ、それによ
り装置の動作速度を速めることができる。
の実施例による半導体記憶装置を示すブロック図である
。第９図において、ビット線ＢＬｌおよびＢＬ２はそれ
ぞれＭＯＳトランジスタＱ１およびＱ６を介してトラン
ジスタＴ１に接続さ−れている。他のビット線対ＢＬ３
およびＢＬ，、ＢＬ，およびＢＬ６、ＢＬ７およびＢＬ
８、ＢＬ９およびＢＬｌＯもそれぞれ、ＭＯＳトラジス
タＱ２およびＱ７、Ｑ３およびＱ８、Ｑ４およびＱ９、
Ｑ５およびＱｌＯを介してＴ２〜Ｔ５に接続されている
。トランジスタＱ１〜Ｑ５のゲートにはコラムデコーダ
ＣＤからの第１のビットセレクト信号線ＢＳｌが共通接
続されている。トランジスタＱ５〜ＱｌＯのゲートには
コラムデコーダＣＤからの第２のビットセレクト信号線
ＢＳ２が共通接続されている。トランジスタＴ１〜Ｔ５
のゲートにはそれぞれ、コラムデコーダＣＤの出力Ｃ１
〜Ｃ５が接続されている。他の構成は第３図と同様であ
る。第１のビット線セレクト信号線がハイレベルになる
と、ビット線ＢＬｌ，ＢＬ３，ＢＬ５，ＢＬ９の情報が
トラジスタＴ１〜Ｔ，にそれぞれ伝達される。第２のビ
ット線セレクト信号線がハイレベルになると、ビット線
ＢＬ２，ＢＬ４，ＢＬ６，ＢＬｌＯの情報がトランジス
タＴ１〜Ｔ５にそれぞれ伝達される。第９図に示した構
成により、ビット線は１０本であるにもかかわらず、コ
ラムデコーダ．ＣＤの出力線の本数は７本となつている
。一般にｎ本のビット線は（ｎ／２＋２）本又は（（ｎ
＋１）／２＋２）本の出力線て選択できる。以上の説明
から明らかなように、本発明によれば、ワード線選択駆
動回路の出力の各々を隣り合．う２本のワード線に共通
接続することにより、半導体記憶装置において、ワード
線選択駆動回路の大きさに制約されることなく、かつ、
ワード線選択駆動回路を増設することなくメモリ・セル
・アレイを小型化できると共に、ビット線密度を２倍・
にして各ビット線に接続されるメモリセルの数を半分に
することにより、ビット線容量を減少せしめ、それによ
り装置の動作速度を速めることができる。
なお、前述の実施例においては、紫外線消去形のＥＰＲ
ＯＭのメモリセルを用いてメモリ●セル●アレイを構成
したが、本発明はこれに限るものではなく、メモリ●セ
ル●アレイをマスクＲＯＭやＰＲＯＭなどのメモリセル
を用いて構成してもよｌい。
ＯＭのメモリセルを用いてメモリ●セル●アレイを構成
したが、本発明はこれに限るものではなく、メモリ●セ
ル●アレイをマスクＲＯＭやＰＲＯＭなどのメモリセル
を用いて構成してもよｌい。
マスクＲＯＭやＰＲＯＭなどの場合はワード線選択駆動
回路に含まれていた書込み用の高電圧駆動回路■は不要
である。また、メモリ●セル●アレイのパターン配置は
第５図に示した実施例に限定されるものではなく、隣り
合う所定数のワード線の各組がそれぞれワード線駆動回
路の出力の１つに接続されておれば、任意のパターン配
置でよい。
回路に含まれていた書込み用の高電圧駆動回路■は不要
である。また、メモリ●セル●アレイのパターン配置は
第５図に示した実施例に限定されるものではなく、隣り
合う所定数のワード線の各組がそれぞれワード線駆動回
路の出力の１つに接続されておれば、任意のパターン配
置でよい。
第１図および第２図は従来の半導体記憶装置の例を示す
ブロック図、第３図は本発明の一実施例による半導体記
憶装置を示すブロック図、第４図は第３図に示した半導
体記憶装置の要部を詳細に示す回路図、第５図は第３図
に示した装置に用いられたメモリ・セル・アレイの一部
を示すパターン配置図、第６図はワード線間の距離を第
５図の場合と同様にした場合の従来のパターン配置図、
第７図はＦＡＭＯＳの構造を示す第５図の■−■線断面
図、第８図はＦＡＭＯＳの構造を示す第５図の■一■線
拡大断面図、そして第９図は本発明の他の実施例による
半導体記憶装置を示すブ罎ンク図である。 ＷＤｌ〜ＷＤ５・・・・・・ワード線選択駆動回路、Ｗ
Ｌｌ〜ＷＬｌＯ・・・・・・ワード線、ＣＤ・・・・・
コラムデコーダ、ＣＧ・・・・・コラムゲート、ＢＬｌ
〜ＢＬｌＯ・・・・・・ビット線、ＳＡ・・・・・・セ
ンスアンプ、ＭＣＡ・・・・・・メモリ●セル●アレイ
、ＭＣ・・・・・・メモリセル、０１〜０１０・・ワー
ド線選択駆動回路の出力、ＲＤ・・・・・唄−デコーダ
、Ｂ・・・・・・出力バッファ、■・・・・・・高電圧
駆動回路、ＦＧ・・・・・・フローティングゲート、Ｄ
・・・・・・拡散領域、ＣＷ・・・・・・接触窓。
ブロック図、第３図は本発明の一実施例による半導体記
憶装置を示すブロック図、第４図は第３図に示した半導
体記憶装置の要部を詳細に示す回路図、第５図は第３図
に示した装置に用いられたメモリ・セル・アレイの一部
を示すパターン配置図、第６図はワード線間の距離を第
５図の場合と同様にした場合の従来のパターン配置図、
第７図はＦＡＭＯＳの構造を示す第５図の■−■線断面
図、第８図はＦＡＭＯＳの構造を示す第５図の■一■線
拡大断面図、そして第９図は本発明の他の実施例による
半導体記憶装置を示すブ罎ンク図である。 ＷＤｌ〜ＷＤ５・・・・・・ワード線選択駆動回路、Ｗ
Ｌｌ〜ＷＬｌＯ・・・・・・ワード線、ＣＤ・・・・・
コラムデコーダ、ＣＧ・・・・・コラムゲート、ＢＬｌ
〜ＢＬｌＯ・・・・・・ビット線、ＳＡ・・・・・・セ
ンスアンプ、ＭＣＡ・・・・・・メモリ●セル●アレイ
、ＭＣ・・・・・・メモリセル、０１〜０１０・・ワー
ド線選択駆動回路の出力、ＲＤ・・・・・唄−デコーダ
、Ｂ・・・・・・出力バッファ、■・・・・・・高電圧
駆動回路、ＦＧ・・・・・・フローティングゲート、Ｄ
・・・・・・拡散領域、ＣＷ・・・・・・接触窓。
Claims (1)
- １ ワードアドレス信号をデコードするワード線選択駆
動回路、ビットアドレス信号をデコードするビット線選
択回路、該ワード線選択駆動回路の出力に接続された複
数のワード線、該ビット線選択回路の出力に接続された
複数のビット線、及び該ワード線と該ビット線の交点に
配設されたメモリセルを具備する半導体記憶装置におい
て、該ワード線選択駆動回路の出力の各々は隣り合う所
定数のワード線の一組に共通接続されており、該ビット
線の各々と該ワード線のそれぞれの組の中のいずれか１
つのワード線との交点に該メモリセルを配設したことを
特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128803A JPS6059677B2 (ja) | 1981-08-19 | 1981-08-19 | 半導体記憶装置 |
| EP82401541A EP0072763B1 (en) | 1981-08-19 | 1982-08-17 | Semiconductor memory device |
| DE8282401541T DE3271769D1 (en) | 1981-08-19 | 1982-08-17 | Semiconductor memory device |
| US06/409,404 US4481609A (en) | 1981-08-19 | 1982-08-19 | Semiconductor memory miniaturized by line groups and staggered cells |
| IE2007/82A IE53775B1 (en) | 1981-08-19 | 1982-08-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128803A JPS6059677B2 (ja) | 1981-08-19 | 1981-08-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5832295A JPS5832295A (ja) | 1983-02-25 |
| JPS6059677B2 true JPS6059677B2 (ja) | 1985-12-26 |
Family
ID=14993806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128803A Expired JPS6059677B2 (ja) | 1981-08-19 | 1981-08-19 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4481609A (ja) |
| EP (1) | EP0072763B1 (ja) |
| JP (1) | JPS6059677B2 (ja) |
| DE (1) | DE3271769D1 (ja) |
| IE (1) | IE53775B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS624732U (ja) * | 1985-06-25 | 1987-01-12 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961152A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置 |
| JPS59161061A (ja) * | 1983-02-10 | 1984-09-11 | Fujitsu Ltd | 半導体記憶装置 |
| DE3380678D1 (en) * | 1983-05-25 | 1989-11-09 | Ibm Deutschland | Semiconductor memory |
| US4768169A (en) * | 1983-10-28 | 1988-08-30 | Seeq Technology, Inc. | Fault-tolerant memory array |
| JPS61151898A (ja) * | 1984-12-26 | 1986-07-10 | Fujitsu Ltd | 半導体記憶装置におけるワ−ド線ドライバ回路 |
| US4700328A (en) * | 1985-07-11 | 1987-10-13 | Intel Corporation | High speed and high efficiency layout for dram circuits |
| JPS6240698A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | 半導体記憶装置 |
| US4760554A (en) * | 1986-08-15 | 1988-07-26 | Texas Instruments Incorporated | Staggered contacts in arrays of programmable memory cells |
| JPS6386186A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体記憶装置 |
| JP2547615B2 (ja) * | 1988-06-16 | 1996-10-23 | 三菱電機株式会社 | 読出専用半導体記憶装置および半導体記憶装置 |
| JP2765583B2 (ja) * | 1988-10-20 | 1998-06-18 | 株式会社リコー | 半導体メモリ装置 |
| JP2862584B2 (ja) * | 1989-08-31 | 1999-03-03 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| KR920010344B1 (ko) * | 1989-12-29 | 1992-11-27 | 삼성전자주식회사 | 반도체 메모리 어레이의 구성방법 |
| KR930001738B1 (ko) * | 1989-12-29 | 1993-03-12 | 삼성전자주식회사 | 반도체 메모리장치의 워드라인 드라이버 배치방법 |
| JP2564695B2 (ja) * | 1990-09-14 | 1996-12-18 | 富士通株式会社 | 半導体記憶装置 |
| KR940008722B1 (ko) * | 1991-12-04 | 1994-09-26 | 삼성전자 주식회사 | 반도체 메모리 장치의 워드라인 드라이버 배열방법 |
| KR960014973B1 (ko) * | 1992-12-28 | 1996-10-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
| JP4503809B2 (ja) * | 2000-10-31 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
| KR100521386B1 (ko) * | 2004-01-12 | 2005-10-12 | 삼성전자주식회사 | 리드 온리 메모리에서의 커플링 현상을 방지하기 위한비트 셀 어레이 |
| JP4564299B2 (ja) | 2004-07-28 | 2010-10-20 | 株式会社東芝 | 半導体集積回路装置 |
| US9042173B2 (en) * | 2010-01-29 | 2015-05-26 | Texas Instruments Incorporated | Efficient memory sense architecture |
| KR20160094117A (ko) * | 2015-01-30 | 2016-08-09 | 에스케이하이닉스 주식회사 | 플래시 메모리 소자 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3484767A (en) * | 1967-06-29 | 1969-12-16 | Sperry Rand Corp | Memory selection system |
| US3781828A (en) * | 1972-05-04 | 1973-12-25 | Ibm | Three-dimensionally addressed memory |
| JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
| US4222062A (en) * | 1976-05-04 | 1980-09-09 | American Microsystems, Inc. | VMOS Floating gate memory device |
| DE2842547A1 (de) * | 1978-09-29 | 1980-04-10 | Siemens Ag | Schaltungsanordnung zum lesen und regenerieren von in ein-transistor-speicherelementen gespeicherten informationen |
| JPS5683891A (en) * | 1979-12-13 | 1981-07-08 | Fujitsu Ltd | Semiconductor storage device |
| US4319342A (en) * | 1979-12-26 | 1982-03-09 | International Business Machines Corporation | One device field effect transistor (FET) AC stable random access memory (RAM) array |
-
1981
- 1981-08-19 JP JP56128803A patent/JPS6059677B2/ja not_active Expired
-
1982
- 1982-08-17 DE DE8282401541T patent/DE3271769D1/de not_active Expired
- 1982-08-17 EP EP82401541A patent/EP0072763B1/en not_active Expired
- 1982-08-19 IE IE2007/82A patent/IE53775B1/en not_active IP Right Cessation
- 1982-08-19 US US06/409,404 patent/US4481609A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS624732U (ja) * | 1985-06-25 | 1987-01-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3271769D1 (en) | 1986-07-24 |
| EP0072763A3 (en) | 1984-11-14 |
| EP0072763B1 (en) | 1986-06-18 |
| EP0072763A2 (en) | 1983-02-23 |
| IE53775B1 (en) | 1989-02-15 |
| IE822007L (en) | 1983-02-19 |
| JPS5832295A (ja) | 1983-02-25 |
| US4481609A (en) | 1984-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6059677B2 (ja) | 半導体記憶装置 | |
| KR100517769B1 (ko) | 비휘발성 반도체 메모리 및 그 동작 방법 | |
| US6272042B1 (en) | Nonvolatile semiconductor memory | |
| US7542336B2 (en) | Architecture and method for NAND flash memory | |
| US5321646A (en) | Layout of a semiconductor memory device | |
| US5554867A (en) | Nonvolatile semiconductor memory device having a memory cell transistor and a select transistor | |
| US7333366B2 (en) | Common wordline flash array architecture | |
| TWI603460B (zh) | 三維半導體元件 | |
| US5062077A (en) | Dynamic type semiconductor memory device | |
| KR960001320B1 (ko) | 반도체기억장치 | |
| JPS5826830B2 (ja) | 集積回路メモリ・アレイ | |
| KR20210026432A (ko) | 반도체 메모리 장치 | |
| TW202219953A (zh) | 記憶體子字驅動器電路及佈局 | |
| TW412861B (en) | Non-volatile semiconductor memory | |
| US5661678A (en) | Semiconductor memory device using dynamic type memory cells | |
| JP2003272398A (ja) | 不揮発性半導体記憶装置 | |
| US5016216A (en) | Decoder for a floating gate memory | |
| US6009013A (en) | Contactless array configuration for semiconductor memories | |
| JP3660503B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100518708B1 (ko) | 반도체 장치 | |
| JP2002074938A (ja) | 半導体記憶装置 | |
| US20230395501A1 (en) | Memory device including source structure having conductive islands of different widths | |
| JP3862409B2 (ja) | 半導体メモリ装置 | |
| JPH0528783A (ja) | 不揮発性半導体メモリ | |
| JP3515362B2 (ja) | 不揮発性半導体メモリ |