JPH0640588B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0640588B2 JPH0640588B2 JP62058110A JP5811087A JPH0640588B2 JP H0640588 B2 JPH0640588 B2 JP H0640588B2 JP 62058110 A JP62058110 A JP 62058110A JP 5811087 A JP5811087 A JP 5811087A JP H0640588 B2 JPH0640588 B2 JP H0640588B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電気的にデータの消去及び書込みが可能な半
導体記憶装置に係り、特に全メモリセルを一括して消去
することができる半導体記憶装置に関する。
導体記憶装置に係り、特に全メモリセルを一括して消去
することができる半導体記憶装置に関する。
（従来の技術） フラッシュ型のＥ２ＰＲＯＭ（Ｅlectrical Ｅrasable
Ｐrogrammable Ｒead Ｏnly Ｍemory ）は、書き込ま
れたデータを電気的に全ビット同時に消去する機能を備
えたものであり、紫外線消去型ＥＰＲＯＭと置換えられ
つつある。
Ｐrogrammable Ｒead Ｏnly Ｍemory ）は、書き込ま
れたデータを電気的に全ビット同時に消去する機能を備
えたものであり、紫外線消去型ＥＰＲＯＭと置換えられ
つつある。
このフラッシュ型のＥ２ＰＲＯＭ（以下、ＦＥ２ＰＲＯ
Ｍと称する）のメモリセルとして、従来では第７図に示
すようなものが知られている。
Ｍと称する）のメモリセルとして、従来では第７図に示
すようなものが知られている。
第７図において、30は例えばＰ型の半導体基板、31はフ
ィールド酸化膜、32はこのフィールド酸化膜31上に設け
られ、第１層目の多結晶シリコンで構成された消去ゲー
ト電極、33はゲート酸化膜、34はこのゲート酸化膜33上
に設けられ、第２層目の多結晶シリコンで構成された浮
遊ゲート電極である。この浮遊ゲート電極34の端部は、
消去ゲート電極32を酸化して得られる絶縁膜35を介して
上記消去ゲート電極32と重なっている。さらに浮遊ゲー
ト電極34上には、この浮遊ゲート電極34を酸化して得ら
れる絶縁膜36を介して第３層目の多結晶シリコンで構成
された制御ゲート電極37が設けられている。なお、図示
しないが、上記浮遊ゲート電極34の両側に位置する基板
30の表面にはＮ型拡散層からなるソース，ドレイン領域
が設けられている。また、図示しないが、制御ゲート電
極37上には層間絶縁膜が積層され、この層間絶縁膜には
上記ソース，ドレイン領域及び消去ゲート電極32と制御
ゲート電極37に対して電圧を供給するためのコンタクト
ホールが開口されており、その上には例えばアルミニュ
ームからなる金属配線が施され、取出し電極が形成され
ている。
ィールド酸化膜、32はこのフィールド酸化膜31上に設け
られ、第１層目の多結晶シリコンで構成された消去ゲー
ト電極、33はゲート酸化膜、34はこのゲート酸化膜33上
に設けられ、第２層目の多結晶シリコンで構成された浮
遊ゲート電極である。この浮遊ゲート電極34の端部は、
消去ゲート電極32を酸化して得られる絶縁膜35を介して
上記消去ゲート電極32と重なっている。さらに浮遊ゲー
ト電極34上には、この浮遊ゲート電極34を酸化して得ら
れる絶縁膜36を介して第３層目の多結晶シリコンで構成
された制御ゲート電極37が設けられている。なお、図示
しないが、上記浮遊ゲート電極34の両側に位置する基板
30の表面にはＮ型拡散層からなるソース，ドレイン領域
が設けられている。また、図示しないが、制御ゲート電
極37上には層間絶縁膜が積層され、この層間絶縁膜には
上記ソース，ドレイン領域及び消去ゲート電極32と制御
ゲート電極37に対して電圧を供給するためのコンタクト
ホールが開口されており、その上には例えばアルミニュ
ームからなる金属配線が施され、取出し電極が形成され
ている。
このようなメモリセルを備えたＦＥ２ＰＲＯＭにおける
データの書込みは従来のＥＰＲＯＭの場合と同様に、メ
モリセルのドレイン領域（図示せず）と制御ゲート電極
37に共に高い電圧を印加し、浮遊ゲート電極34の下部に
位置するチャネルにホットエレクトロンを発生させるこ
とにより行なわれる。ここで発生したエレクトロンは、
制御ゲート電極37からの電界によって浮遊ゲート電極34
に注入される。浮遊ゲート電極34にエレクトロンが注入
されることによって、セルトランジスタの閾値電圧が上
昇する。
データの書込みは従来のＥＰＲＯＭの場合と同様に、メ
モリセルのドレイン領域（図示せず）と制御ゲート電極
37に共に高い電圧を印加し、浮遊ゲート電極34の下部に
位置するチャネルにホットエレクトロンを発生させるこ
とにより行なわれる。ここで発生したエレクトロンは、
制御ゲート電極37からの電界によって浮遊ゲート電極34
に注入される。浮遊ゲート電極34にエレクトロンが注入
されることによって、セルトランジスタの閾値電圧が上
昇する。
消去は、消去ゲート電極32に高電圧を印加し、消去ゲー
ト電極32と浮遊ゲート電極34と間の絶縁膜35に高電界を
加えることにより行なわれる。このとき、予め浮遊ゲー
ト電極34に注入されたエレクトロンは消去ゲート電極32
に放出され、セルトランジスタの閾値電圧は下降する。
ト電極32と浮遊ゲート電極34と間の絶縁膜35に高電界を
加えることにより行なわれる。このとき、予め浮遊ゲー
ト電極34に注入されたエレクトロンは消去ゲート電極32
に放出され、セルトランジスタの閾値電圧は下降する。
データの読出しは、ドレインと制御ゲート電極37に一定
の電圧を印加することにより行なわれる。ここで、予め
データの書込みが行なわれ閾値電圧が上昇しているセル
トランジスタはオフ状態に、データの消去が行なわれ閾
値電圧が下降しているセルトランジスタはオン状態にそ
れぞれなり、このトランジスタのオン、オフ状態をデー
タの“１”レベル、“０”レベルに対応させている。
の電圧を印加することにより行なわれる。ここで、予め
データの書込みが行なわれ閾値電圧が上昇しているセル
トランジスタはオフ状態に、データの消去が行なわれ閾
値電圧が下降しているセルトランジスタはオン状態にそ
れぞれなり、このトランジスタのオン、オフ状態をデー
タの“１”レベル、“０”レベルに対応させている。
上記のように、データの消去を浮遊ゲート電極34から絶
縁膜35を介して消去ゲート電極32にエレクトロンを放出
することにより行なうようにしているので、消去特性は
絶縁膜35の膜厚、膜質や、この絶縁膜35を介して対向し
ている浮遊ゲート電極34と消去ゲート電極32の加工形状
などにより決定される。すなわち、消去を迅速に行なう
ためには、上記絶縁膜35の膜厚を薄くし、消去ゲート電
極32の加工法並びに絶縁膜35の形成方法を選択すること
により絶縁膜35の絶縁性を低くすることで実現できる。
しかしながら、このような方法の選択は、同時に誤書込
みや誤消去、絶縁膜35の破壊を誘発する要因となるた
め、容易に実施することはできない。
縁膜35を介して消去ゲート電極32にエレクトロンを放出
することにより行なうようにしているので、消去特性は
絶縁膜35の膜厚、膜質や、この絶縁膜35を介して対向し
ている浮遊ゲート電極34と消去ゲート電極32の加工形状
などにより決定される。すなわち、消去を迅速に行なう
ためには、上記絶縁膜35の膜厚を薄くし、消去ゲート電
極32の加工法並びに絶縁膜35の形成方法を選択すること
により絶縁膜35の絶縁性を低くすることで実現できる。
しかしながら、このような方法の選択は、同時に誤書込
みや誤消去、絶縁膜35の破壊を誘発する要因となるた
め、容易に実施することはできない。
ＦＥ２ＰＲＯＭの誤書込みは次のような要因で発生する
ことが知られている。例えば、データの書込み中には制
御ゲート電極37とドレインに高電圧が印加されている
が、書込みを行なっているセル以外にも制御ゲート電極
37に同じ高電圧が印加されているセルが存在する。これ
らのセルでは、浮遊ゲート電極34の電位があるレベルに
持上げられ消去ゲート電極32との間に電界が発生する。
一般に多結晶シリコン層で構成された電極にはアスペリ
ティと称される凹凸が発生することが知られており、こ
のアスペリティが発生している電極間に生じるリーク電
流はアスペリティが少ない側から多い側への方が大きく
なることも知られている。従って、絶縁膜35を介してエ
レクトロンが浮遊ゲート電極34に注入されてしまう場合
がある。これが、三層の多結晶シリコン層構造に起因す
るＦＥ２ＰＲＯＭ特有の誤書込みである。
ことが知られている。例えば、データの書込み中には制
御ゲート電極37とドレインに高電圧が印加されている
が、書込みを行なっているセル以外にも制御ゲート電極
37に同じ高電圧が印加されているセルが存在する。これ
らのセルでは、浮遊ゲート電極34の電位があるレベルに
持上げられ消去ゲート電極32との間に電界が発生する。
一般に多結晶シリコン層で構成された電極にはアスペリ
ティと称される凹凸が発生することが知られており、こ
のアスペリティが発生している電極間に生じるリーク電
流はアスペリティが少ない側から多い側への方が大きく
なることも知られている。従って、絶縁膜35を介してエ
レクトロンが浮遊ゲート電極34に注入されてしまう場合
がある。これが、三層の多結晶シリコン層構造に起因す
るＦＥ２ＰＲＯＭ特有の誤書込みである。
以上のことから、ＦＥ２ＰＲＯＭのメモリセルで使用さ
れる絶縁膜として要求される特性は、消去方向のリーク
電流は流れ易いが、逆の書込み方向はリーク電流が流れ
難いことである。その意味から、第７図の従来セルは必
ずしも良好なセルとはいえない。
れる絶縁膜として要求される特性は、消去方向のリーク
電流は流れ易いが、逆の書込み方向はリーク電流が流れ
難いことである。その意味から、第７図の従来セルは必
ずしも良好なセルとはいえない。
そこで、さらに従来では第８図の断面図に示すようなメ
モリセルが開発されている。このセルは、第１層目の多
結晶シリコンで浮遊ゲート電極34を構成し、第２層目の
多結晶シリコンで消去ゲート電極32を構成するようにし
たものである。なお、消去ゲート電極32と制御ゲート電
極37との間に存在している絶縁膜38は、消去ゲート電極
32を構成する多結晶シリコンを酸化することにより得ら
れる。
モリセルが開発されている。このセルは、第１層目の多
結晶シリコンで浮遊ゲート電極34を構成し、第２層目の
多結晶シリコンで消去ゲート電極32を構成するようにし
たものである。なお、消去ゲート電極32と制御ゲート電
極37との間に存在している絶縁膜38は、消去ゲート電極
32を構成する多結晶シリコンを酸化することにより得ら
れる。
このセルにおいて、浮遊ゲート電極34と消去ゲート電極
32とが重なっている部分では、消去ゲート電極32が上側
となるように配置されている。このため、浮遊ゲート電
極34上には比較的多くのアスペリティが発生し、両電極
34、32間に生じるリーク電流はアスペリティが比較的少
ない消去ゲート電極側から比較的多い浮遊ゲート電極側
への方が大きくなる。従って、このセルでは誤書込みが
抑制され、消去特性が改善される。
32とが重なっている部分では、消去ゲート電極32が上側
となるように配置されている。このため、浮遊ゲート電
極34上には比較的多くのアスペリティが発生し、両電極
34、32間に生じるリーク電流はアスペリティが比較的少
ない消去ゲート電極側から比較的多い浮遊ゲート電極側
への方が大きくなる。従って、このセルでは誤書込みが
抑制され、消去特性が改善される。
ところが、前記第７図のセルでも同様であるが、この第
８図のセルでは消去ゲート電極32と制御ゲート電極37と
の間の絶縁膜38として多結晶シリコンの酸化によって得
られる酸化膜を使用するようにしている。
８図のセルでは消去ゲート電極32と制御ゲート電極37と
の間の絶縁膜38として多結晶シリコンの酸化によって得
られる酸化膜を使用するようにしている。
ところで、データの消去時には消去ゲート電極32と制御
ゲート電極37との間に高い電界が継続的に印加されるの
で、書込み／消去サイクルを繰返すうちに消去ゲート電
極32と制御ゲート電極37との間に存在する絶縁膜38が疲
労絶縁破壊を起こすという問題がある。
ゲート電極37との間に高い電界が継続的に印加されるの
で、書込み／消去サイクルを繰返すうちに消去ゲート電
極32と制御ゲート電極37との間に存在する絶縁膜38が疲
労絶縁破壊を起こすという問題がある。
（発明が解決しようとする問題点） このように従来の半導体記憶装置では、書込み／消去サ
イクル中に消去ゲート電極と制御ゲート電極との間に存
在する絶縁膜が疲労絶縁破壊を起こという欠点がある。
そこで、この発明は誤書込み特性及び消去特性を改善す
ることができると共に書込み／消去サイクル中の絶縁膜
の疲労絶縁破壊に強い半導体記憶装置を提供することを
目的とする。
イクル中に消去ゲート電極と制御ゲート電極との間に存
在する絶縁膜が疲労絶縁破壊を起こという欠点がある。
そこで、この発明は誤書込み特性及び消去特性を改善す
ることができると共に書込み／消去サイクル中の絶縁膜
の疲労絶縁破壊に強い半導体記憶装置を提供することを
目的とする。
［発明の構成］ （問題点を解決するための手段と作用） この発明の半導体記憶装置は、第１導電型の半導体基板
と、上記基板上に酸化膜を介して設けられた浮遊ゲート
電極導体層と、一部が上記浮遊ゲート電極導体層と酸化
膜を介して対向するように設けられた消去ゲート電極導
体層と、上記浮遊ゲート電極導体層上及び上記消去ゲー
ト電極導体層上に連続して酸化膜、窒化膜及び酸化膜か
らなる三層構造膜を介して設けられた制御ゲート電極導
体層とから構成されている。
と、上記基板上に酸化膜を介して設けられた浮遊ゲート
電極導体層と、一部が上記浮遊ゲート電極導体層と酸化
膜を介して対向するように設けられた消去ゲート電極導
体層と、上記浮遊ゲート電極導体層上及び上記消去ゲー
ト電極導体層上に連続して酸化膜、窒化膜及び酸化膜か
らなる三層構造膜を介して設けられた制御ゲート電極導
体層とから構成されている。
このように消去ゲート電極導体層と制御ゲート電極導体
層との間に酸化膜、窒化膜及び酸化膜からなる三層構造
膜を介在させることにより、両電極導体層間の絶縁破壊
耐圧を向上させ、書込み／消去サイクルの保障回数を著
しく改善させるようにしている。
層との間に酸化膜、窒化膜及び酸化膜からなる三層構造
膜を介在させることにより、両電極導体層間の絶縁破壊
耐圧を向上させ、書込み／消去サイクルの保障回数を著
しく改善させるようにしている。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明のＦＥ２ＰＲＯＭに実施した場合のメ
モリセルの構成を示すパターン平面図であり、第２図は
第１図中のＡ−Ａ′線に沿った拡大断面図である。第１
図及び第２図において、10は例えばＰ型の半導体基板で
ある。この基板10上には、隣接するセルどうしを互いに
分離するためのフィールド酸化膜11が形成されている。
そして、このフィールド酸化膜11で分離された素子領域
内のチャネル領域に対応した基板10上には、ＭＯＳトラ
ンジスタのゲート酸化膜12が形成されている。さらにこ
のゲート酸化膜12上には、第１層目の多結晶シリコンで
構成された浮遊ゲート電極13が形成されており、この浮
遊ゲート電極13の両端部は上記フィールド酸化膜11上ま
で延長されている。
モリセルの構成を示すパターン平面図であり、第２図は
第１図中のＡ−Ａ′線に沿った拡大断面図である。第１
図及び第２図において、10は例えばＰ型の半導体基板で
ある。この基板10上には、隣接するセルどうしを互いに
分離するためのフィールド酸化膜11が形成されている。
そして、このフィールド酸化膜11で分離された素子領域
内のチャネル領域に対応した基板10上には、ＭＯＳトラ
ンジスタのゲート酸化膜12が形成されている。さらにこ
のゲート酸化膜12上には、第１層目の多結晶シリコンで
構成された浮遊ゲート電極13が形成されており、この浮
遊ゲート電極13の両端部は上記フィールド酸化膜11上ま
で延長されている。
また、上記フィールド酸化膜11上において、上記浮遊ゲ
ート電極13の端部上にはこの浮遊ゲート電極13を酸化し
て得られる絶縁膜14を介して、第２層目の多結晶シリコ
ンで構成された消去ゲート電極15が重なっている。この
消去ゲート電極15は、第１図中横方向で隣接している２
個のセルの浮遊ゲート電極13と重なっている。さらに浮
遊ゲート電極13上及び消去ゲート電極15上には、第１層
目が酸化膜（ＳｉＯ２）16Ａ、第２層目が窒化膜（Ｓｉ
Ｎ）16Ｂ及び第３層目が酸化膜（ＳｉＯ２）16Ｃからな
る三層構造膜16を介して、第３層目の多結晶シリコンで
構成された制御ゲート電極17が連続的に設けられてい
る。また、上記各浮遊ゲート電極13の両側に位置する素
子領域表面にはＮ型拡散層からなるソース領域18及びド
レイン領域19が分離して設けられており、ソース領域18
は全てのセルに対して共通にされている。また、図示し
ないが、制御ゲート電極17上には層間絶縁膜が積層さ
れ、この層間絶縁膜には上記ソース，ドレイン領域18、
19及び消去ゲート電極15と制御ゲート電極17それぞれに
対して電圧を供給するためのコンタクトホールが開口さ
れており、その上には例えばアルミニュームからなる金
属配線が施され、取出し電極が形成されている。
ート電極13の端部上にはこの浮遊ゲート電極13を酸化し
て得られる絶縁膜14を介して、第２層目の多結晶シリコ
ンで構成された消去ゲート電極15が重なっている。この
消去ゲート電極15は、第１図中横方向で隣接している２
個のセルの浮遊ゲート電極13と重なっている。さらに浮
遊ゲート電極13上及び消去ゲート電極15上には、第１層
目が酸化膜（ＳｉＯ２）16Ａ、第２層目が窒化膜（Ｓｉ
Ｎ）16Ｂ及び第３層目が酸化膜（ＳｉＯ２）16Ｃからな
る三層構造膜16を介して、第３層目の多結晶シリコンで
構成された制御ゲート電極17が連続的に設けられてい
る。また、上記各浮遊ゲート電極13の両側に位置する素
子領域表面にはＮ型拡散層からなるソース領域18及びド
レイン領域19が分離して設けられており、ソース領域18
は全てのセルに対して共通にされている。また、図示し
ないが、制御ゲート電極17上には層間絶縁膜が積層さ
れ、この層間絶縁膜には上記ソース，ドレイン領域18、
19及び消去ゲート電極15と制御ゲート電極17それぞれに
対して電圧を供給するためのコンタクトホールが開口さ
れており、その上には例えばアルミニュームからなる金
属配線が施され、取出し電極が形成されている。
このような構造は次のような工程を経て形成される。す
なわち、まず基板10にフィールド酸化膜11を形成した
後、第１層目の多結晶シリコンを堆積し、これにリンを
拡散させる。次にＲＩＥ（反応性イオンエッチング）法
によりパターニングして浮遊ゲート電極13を形成する。
次に、Ｏ２が２０％でＮ２が８０％の雰囲気中で、温度
１０００℃、時間３０分で熱酸化を行ない、厚さ３５０
Å程度の酸化膜を形成する。続いて、第２層目の多結晶
シリコンを堆積し、これにもリン拡散を行ない、さらに
ＣＤＥ（ケミカル・ドライ・エッチング）法によりパタ
ーニングして消去ゲート電極15を形成する。次に、Ｏ２
が５０％でＮ２が５０％の雰囲気中で、温度１０００
℃、時間３０分で熱酸化を行ない、厚さ４００Å程度の
酸化膜16Ａを形成する。次に温度７００℃、時間２０分
のＣＶＤ（化学的気相成長法）により、酸化膜16Ａ上に
厚さが１５０Åの窒化膜16Ｂを形成する。続いて、ウエ
ット雰囲気中で、温度１０００℃、時間５０分で熱酸化
を行ない、上記窒化膜16Ｂ上に厚さ５０Å程度の酸化膜
16Ｃを形成する。次に、第３層目の多結晶シリコンを堆
積し、これにリン拡散を行ない、さらにパターニングし
て制御ゲート電極17を形成する。
なわち、まず基板10にフィールド酸化膜11を形成した
後、第１層目の多結晶シリコンを堆積し、これにリンを
拡散させる。次にＲＩＥ（反応性イオンエッチング）法
によりパターニングして浮遊ゲート電極13を形成する。
次に、Ｏ２が２０％でＮ２が８０％の雰囲気中で、温度
１０００℃、時間３０分で熱酸化を行ない、厚さ３５０
Å程度の酸化膜を形成する。続いて、第２層目の多結晶
シリコンを堆積し、これにもリン拡散を行ない、さらに
ＣＤＥ（ケミカル・ドライ・エッチング）法によりパタ
ーニングして消去ゲート電極15を形成する。次に、Ｏ２
が５０％でＮ２が５０％の雰囲気中で、温度１０００
℃、時間３０分で熱酸化を行ない、厚さ４００Å程度の
酸化膜16Ａを形成する。次に温度７００℃、時間２０分
のＣＶＤ（化学的気相成長法）により、酸化膜16Ａ上に
厚さが１５０Åの窒化膜16Ｂを形成する。続いて、ウエ
ット雰囲気中で、温度１０００℃、時間５０分で熱酸化
を行ない、上記窒化膜16Ｂ上に厚さ５０Å程度の酸化膜
16Ｃを形成する。次に、第３層目の多結晶シリコンを堆
積し、これにリン拡散を行ない、さらにパターニングし
て制御ゲート電極17を形成する。
この実施例のセルでは前記第８図のセルの場合と同様
に、浮遊ゲート電極13と消去ゲート電極15とが重なって
いる部分では、消去ゲート電極15が上側となるように配
置されている。このため、浮遊ゲート電極13上には比較
的多くのアスペリティが発生し、これにより誤書込みの
抑制と消去特性の改善を図ることができる。
に、浮遊ゲート電極13と消去ゲート電極15とが重なって
いる部分では、消去ゲート電極15が上側となるように配
置されている。このため、浮遊ゲート電極13上には比較
的多くのアスペリティが発生し、これにより誤書込みの
抑制と消去特性の改善を図ることができる。
さらに上記実施例のセルでは、消去ゲート電極15と制御
ゲート電極17との間の絶縁膜として酸化膜16Ａ、窒化膜
16Ｂ及び酸化膜16Ｃからなる三層構造膜16を用いるよう
にしている。このため、消去ゲート電極15と制御ゲート
電極17との間の絶縁破壊耐圧が従来よりも大幅に向上し
ている。
ゲート電極17との間の絶縁膜として酸化膜16Ａ、窒化膜
16Ｂ及び酸化膜16Ｃからなる三層構造膜16を用いるよう
にしている。このため、消去ゲート電極15と制御ゲート
電極17との間の絶縁破壊耐圧が従来よりも大幅に向上し
ている。
ここで、この三層構造膜16の第１層目の酸化膜16Ａは浮
遊ゲート電極13及び消去ゲート電極15を酸化することに
よって形成しており、また第２層目の窒化膜16ＢはＣＶ
Ｄによって形成しており、さらに第３層目の酸化膜16Ｃ
はこの窒化膜16Ｂを酸化して形成している。
遊ゲート電極13及び消去ゲート電極15を酸化することに
よって形成しており、また第２層目の窒化膜16ＢはＣＶ
Ｄによって形成しており、さらに第３層目の酸化膜16Ｃ
はこの窒化膜16Ｂを酸化して形成している。
ところで、現在のＦＥ２ＰＲＯＭセルでは、データ消去
時に消去ゲート電極と制御ゲート電極との間に２８Ｖ前
後の電圧を印加しており、例えば上記三層構造膜16の第
１層目の酸化膜16Ａの膜厚が４００Åに、第２層目の窒
化膜16Ｂの膜厚が１５０Åに、第３層目の酸化膜16Ｃの
膜厚が５０Åにそれぞれ設定されているとすれば、消去
ゲート電極と制御ゲート電極との間に加わる電界は約
５．３ＭＶ／ｃｍとなる。この値は充分実用に耐え得
る。また、第１層目の酸化膜の膜厚を６００Åに増加す
ると、電界は約３．９ＭＶ／ｃｍに緩和され、破壊耐圧
はさらに向上する。
時に消去ゲート電極と制御ゲート電極との間に２８Ｖ前
後の電圧を印加しており、例えば上記三層構造膜16の第
１層目の酸化膜16Ａの膜厚が４００Åに、第２層目の窒
化膜16Ｂの膜厚が１５０Åに、第３層目の酸化膜16Ｃの
膜厚が５０Åにそれぞれ設定されているとすれば、消去
ゲート電極と制御ゲート電極との間に加わる電界は約
５．３ＭＶ／ｃｍとなる。この値は充分実用に耐え得
る。また、第１層目の酸化膜の膜厚を６００Åに増加す
ると、電界は約３．９ＭＶ／ｃｍに緩和され、破壊耐圧
はさらに向上する。
第３図は上記実施例のセル及び従来装置のセルそれぞれ
における累積不良率を示す特性図であり、横軸には消去
ゲート電極と制御ゲート電極の間の電圧（Ｖ）を、縦軸
には累積不良率（％）をそれぞれとったものである。こ
の第３図において、特性曲線ａは上記実施例のセルにお
いて第１層目の酸化膜の膜厚を６００Åにしたものであ
り、特性曲線ｂは第１層目の酸化膜の膜厚を４００Åに
したものであり、特性曲線ｃは絶縁膜として１２００Å
の膜厚の酸化膜のみを用いた従来セルのものである。
における累積不良率を示す特性図であり、横軸には消去
ゲート電極と制御ゲート電極の間の電圧（Ｖ）を、縦軸
には累積不良率（％）をそれぞれとったものである。こ
の第３図において、特性曲線ａは上記実施例のセルにお
いて第１層目の酸化膜の膜厚を６００Åにしたものであ
り、特性曲線ｂは第１層目の酸化膜の膜厚を４００Åに
したものであり、特性曲線ｃは絶縁膜として１２００Å
の膜厚の酸化膜のみを用いた従来セルのものである。
図から明らかなように、特性曲線ｂのものでは電圧が３
０Ｖ付近で不良率が２０％程度発生しているが、特性曲
線ａのものでは電圧が３２Ｖでも不良率はほぼ０％であ
る。ところが、従来の特性曲線ｃのものでは電圧が２７
Ｖ以上になると１００％が破壊してしまっている。
０Ｖ付近で不良率が２０％程度発生しているが、特性曲
線ａのものでは電圧が３２Ｖでも不良率はほぼ０％であ
る。ところが、従来の特性曲線ｃのものでは電圧が２７
Ｖ以上になると１００％が破壊してしまっている。
ところで、仮に上記三層構造膜16の耐圧が３０Ｖまで保
障されているとしても、３０Ｖよりも低い電圧で書込み
／消去サイクルを繰返し行なうと、ある確率で絶縁破壊
不良が発生することが知られている。これは、通常、Ｔ
ＤＤＢ（Ｔime Ｄepend Ｄioxide Ｂreakdown）と称さ
れている絶縁膜疲労破壊である。つまり、三層構造膜16
中に繰返し流れる微少電流により、この膜中にわずかに
存在する欠陥が疲労破壊することによる。従って、保障
された耐圧はできるだけ高い方が実際に動作させる上で
有利である。
障されているとしても、３０Ｖよりも低い電圧で書込み
／消去サイクルを繰返し行なうと、ある確率で絶縁破壊
不良が発生することが知られている。これは、通常、Ｔ
ＤＤＢ（Ｔime Ｄepend Ｄioxide Ｂreakdown）と称さ
れている絶縁膜疲労破壊である。つまり、三層構造膜16
中に繰返し流れる微少電流により、この膜中にわずかに
存在する欠陥が疲労破壊することによる。従って、保障
された耐圧はできるだけ高い方が実際に動作させる上で
有利である。
第４図は上記実施例のセルにおける書込み／消去サイク
ルと累積不良率との関係を示す特性図であり、横軸には
書込み／消去サイクル数（回）を、縦軸には累積不良率
（％）をそれぞれとったものである。この第４図におい
て、特性曲線Ｉは上記三層構造膜16の第１層目の酸化膜
16Ａの膜厚を６００Åにしたときのものであり、特性曲
線IIはこれを４００Åにしたときのものである。不良発
生率は、１００サイクルで膜厚を４００Åにしたものが
約８％であるのに対して、膜厚を６００Åにしたものは
ほぼ０％になった。なお、サイクル数が減れば不良発生
率が低下することは当然である。
ルと累積不良率との関係を示す特性図であり、横軸には
書込み／消去サイクル数（回）を、縦軸には累積不良率
（％）をそれぞれとったものである。この第４図におい
て、特性曲線Ｉは上記三層構造膜16の第１層目の酸化膜
16Ａの膜厚を６００Åにしたときのものであり、特性曲
線IIはこれを４００Åにしたときのものである。不良発
生率は、１００サイクルで膜厚を４００Åにしたものが
約８％であるのに対して、膜厚を６００Åにしたものは
ほぼ０％になった。なお、サイクル数が減れば不良発生
率が低下することは当然である。
また、第３図及び第４図から明らかなように、累積不良
率をさらに向上させるためには三層構造膜16の第１層目
の酸化膜16Ａの膜厚をより厚くすればよい。しかし、こ
の膜厚を厚くするには限界がある。その理由は、第１層
目の酸化膜16Ａの形成時に同時に浮遊ゲート電極13も酸
化されるため、制御ゲート電極17と浮遊ゲート電極13と
の間の絶縁膜の膜厚が厚くなり過ぎてしまうからであ
る。この膜厚が厚くなると書込み時に制御ゲート電極17
の電圧が基板10にかかりにくくなり、書込み特性が劣化
する。これを回避するには書込み時のドレイン電圧を上
げるなど改善の余地はあるが、それにも限界があり、三
層構造膜16の第１層目の酸化膜16Ａの膜厚はその装置の
実力に応じて自ずから決定されると思われる。
率をさらに向上させるためには三層構造膜16の第１層目
の酸化膜16Ａの膜厚をより厚くすればよい。しかし、こ
の膜厚を厚くするには限界がある。その理由は、第１層
目の酸化膜16Ａの形成時に同時に浮遊ゲート電極13も酸
化されるため、制御ゲート電極17と浮遊ゲート電極13と
の間の絶縁膜の膜厚が厚くなり過ぎてしまうからであ
る。この膜厚が厚くなると書込み時に制御ゲート電極17
の電圧が基板10にかかりにくくなり、書込み特性が劣化
する。これを回避するには書込み時のドレイン電圧を上
げるなど改善の余地はあるが、それにも限界があり、三
層構造膜16の第１層目の酸化膜16Ａの膜厚はその装置の
実力に応じて自ずから決定されると思われる。
ところで、上記したように酸化膜、窒化膜及び酸化膜か
らなる三層構造膜16を消去ゲート電極15と制御ゲート電
極17との間に介在させることにより、両電極導体層間の
絶縁破壊耐圧が向上する理由は次の二つと考えられる。
らなる三層構造膜16を消去ゲート電極15と制御ゲート電
極17との間に介在させることにより、両電極導体層間の
絶縁破壊耐圧が向上する理由は次の二つと考えられる。
その一つの理由は、絶縁膜中に含まれる欠陥（weak spo
t ）密度が単なる酸化膜に比べて三層構造膜16の方が少
ないことであり、二つ目の理由は三層構造膜特有の電流
機構が挙げられる。リーク電流は、三層構造膜内の酸化
膜ではエレクトロンが多数キャリアにより生じ、また窒
化膜ではホールが多数キャリアにより生じる。従って、
三層構造膜の耐圧が低下するときは、欠陥などにより酸
化膜でホール電流が流れ易くなるか、窒化膜でエレクト
ロン電流が流れ易くなるかのいずれか一方のときであ
る。この両方が同時に発生することは希であるから三層
構造膜の耐圧が高くなっていると思われる。
t ）密度が単なる酸化膜に比べて三層構造膜16の方が少
ないことであり、二つ目の理由は三層構造膜特有の電流
機構が挙げられる。リーク電流は、三層構造膜内の酸化
膜ではエレクトロンが多数キャリアにより生じ、また窒
化膜ではホールが多数キャリアにより生じる。従って、
三層構造膜の耐圧が低下するときは、欠陥などにより酸
化膜でホール電流が流れ易くなるか、窒化膜でエレクト
ロン電流が流れ易くなるかのいずれか一方のときであ
る。この両方が同時に発生することは希であるから三層
構造膜の耐圧が高くなっていると思われる。
このように上記実施例のセルでは消去ゲート電極15と制
御ゲート電極17との間の耐圧向上を図ることができ、こ
れによって書込み／消去サイクルの保障回数を著しく改
善することができる。しかも、上記三層構造膜16は浮遊
ゲート電極13と制御ゲート電極17との間にも介在するよ
うにしているので、この両電極間には発生するリーク電
流を抑制することができる。このことは、いったん浮遊
ゲート電極13に注入されたエレクトロンの保持特性が向
上することを意味しており、これによりテスト歩留りや
信頼性向上にも寄与する。
御ゲート電極17との間の耐圧向上を図ることができ、こ
れによって書込み／消去サイクルの保障回数を著しく改
善することができる。しかも、上記三層構造膜16は浮遊
ゲート電極13と制御ゲート電極17との間にも介在するよ
うにしているので、この両電極間には発生するリーク電
流を抑制することができる。このことは、いったん浮遊
ゲート電極13に注入されたエレクトロンの保持特性が向
上することを意味しており、これによりテスト歩留りや
信頼性向上にも寄与する。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記消去ゲート電極15及び制御ゲート電極17は多数のセ
ル間に渡って設けられており、それぞれを配線としても
使用するので、それぞれの電極15、17を構成する多結晶
シリコン層には抵抗値を低減させるために不純物、例え
ばリン原子が６×１０２０／ｃｍ３以上、すなわちリン
の固溶限程度の高濃度で導入されている。これに伴い、
浮遊ゲート電極13を構成する第１層目の多結晶シリコン
層にも電極15、17と同程度の濃度でリン原子を導入する
のが一般的である。ところが、この浮遊ゲート電極13を
構成する第１層目の多結晶シリコン層には、電極15、18
それぞれよりも充分に低い６×１０２０／ｃｍ３未満、
例えば１×１０２０／ｃｍ３〜４×１０２０／ｃｍ３の
範囲の濃度にリン原子を導入することも可能である。
種々の変形が可能であることはいうまでもない。例えば
上記消去ゲート電極15及び制御ゲート電極17は多数のセ
ル間に渡って設けられており、それぞれを配線としても
使用するので、それぞれの電極15、17を構成する多結晶
シリコン層には抵抗値を低減させるために不純物、例え
ばリン原子が６×１０２０／ｃｍ３以上、すなわちリン
の固溶限程度の高濃度で導入されている。これに伴い、
浮遊ゲート電極13を構成する第１層目の多結晶シリコン
層にも電極15、17と同程度の濃度でリン原子を導入する
のが一般的である。ところが、この浮遊ゲート電極13を
構成する第１層目の多結晶シリコン層には、電極15、18
それぞれよりも充分に低い６×１０２０／ｃｍ３未満、
例えば１×１０２０／ｃｍ３〜４×１０２０／ｃｍ３の
範囲の濃度にリン原子を導入することも可能である。
ところで、固溶限まで充分にリンを含有した多結晶シリ
コン層はその後の酸化で表面アスペリティが非常に少な
くなり、表面が滑らかになることが知られている。これ
に比べ、リン濃度が６×１０２０／ｃｍ３未満になる
と、その後の酸化で表面に急速にアスペリティが発生す
る。これは、リン濃度が場所によって異なるため、酸化
速度が多結晶シリコン層の表面で一定しないことが原因
と考えられる。
コン層はその後の酸化で表面アスペリティが非常に少な
くなり、表面が滑らかになることが知られている。これ
に比べ、リン濃度が６×１０２０／ｃｍ３未満になる
と、その後の酸化で表面に急速にアスペリティが発生す
る。これは、リン濃度が場所によって異なるため、酸化
速度が多結晶シリコン層の表面で一定しないことが原因
と考えられる。
従って、リン濃度が低くされている浮遊ゲート電極13の
表面には多数のアスペリティが発生している。このた
め、その表面では電界の集中が発生し、この電界によっ
てリーク電流が発生する。すなわち、このようなセルで
は消去ゲート電極15から浮遊ゲート電極13に向かって発
生するリーク電流が増加する。このことは、エレクトロ
ンについていえば、浮遊ゲート電極13から消去ゲート電
極15の方向に流れ易くなり、これにより消去特性が向上
する。
表面には多数のアスペリティが発生している。このた
め、その表面では電界の集中が発生し、この電界によっ
てリーク電流が発生する。すなわち、このようなセルで
は消去ゲート電極15から浮遊ゲート電極13に向かって発
生するリーク電流が増加する。このことは、エレクトロ
ンについていえば、浮遊ゲート電極13から消去ゲート電
極15の方向に流れ易くなり、これにより消去特性が向上
する。
他方、浮遊ゲート電極13から消去ゲート電極15に向かっ
て発生するリーク電流が増加せず、浮遊ゲート電極13か
ら消去ゲート電極15の方向にエレクトロンが流れ難くな
るので、誤書込みは発生し難くなる。
て発生するリーク電流が増加せず、浮遊ゲート電極13か
ら消去ゲート電極15の方向にエレクトロンが流れ難くな
るので、誤書込みは発生し難くなる。
第５図は浮遊ゲート電極と消去ゲート電極との間のリー
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極と消去ゲート電極との間の電圧（Ｖ）を、縦軸にはリ
ーク電流（Ａ）をそれぞれとったものである。
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極と消去ゲート電極との間の電圧（Ｖ）を、縦軸にはリ
ーク電流（Ａ）をそれぞれとったものである。
この第５図において、特性直線ａ，ｂ，ｃはそれぞれ消
去ゲート電極側を正極性とする電圧を印加したときのも
のであり、かつ曲線ａ，ｂ，ｃは浮遊ゲート電極13のリ
ン濃度を ６×１０２０／ｃｍ３、４×１０２０／ｃｍ３、２×１
０２０／ｃｍ３としたときのものである。他方、特性曲
線，，はそれぞれ浮遊ゲート電極側を正極性とす
る電圧を印加したときのものであり、かつ曲線，，
は浮遊ゲート電極13のリン濃度を６×１０２０／ｃｍ
３、４×１０２０／ｃｍ３、２×１０２０／ｃｍ３とし
たときのものである。
去ゲート電極側を正極性とする電圧を印加したときのも
のであり、かつ曲線ａ，ｂ，ｃは浮遊ゲート電極13のリ
ン濃度を ６×１０２０／ｃｍ３、４×１０２０／ｃｍ３、２×１
０２０／ｃｍ３としたときのものである。他方、特性曲
線，，はそれぞれ浮遊ゲート電極側を正極性とす
る電圧を印加したときのものであり、かつ曲線，，
は浮遊ゲート電極13のリン濃度を６×１０２０／ｃｍ
３、４×１０２０／ｃｍ３、２×１０２０／ｃｍ３とし
たときのものである。
図示のように、浮遊ゲート電極13のリン濃度の低下に伴
い、消去ゲート電極から浮遊ゲート電極に流れる方向の
リーク電流は増加していく。この方向のリーク電流は、
浮遊ゲート電極からエレクトロンを消去ゲート電極に放
出する際に寄与する電流である。この結果、浮遊ゲート
電極13のリン濃度を低下させることにより消去特性が向
上する。他方、浮遊ゲート電極13のリン濃度の低下に伴
い、浮遊ゲート電極から消去ゲート電極に流れる方向の
リーク電流の増加はわずかである。この方向のリーク電
流は、浮遊ゲート電極にエレクトロンを注入する誤書込
みに寄与する電流である。ところが、このリーク電流の
増加はわずかであり、この結果、誤書込みの発生は抑制
することができる。実際のＦＥ２ＰＲＯＭのセルでは、
リン濃度が低下していくと誤書込み不良率が減少してい
くことが確認されている。これは、リン濃度が低いと消
去特性が向上するために浮遊ゲート電極13にホールが残
り、誤書込みにより多少のエレクトロンが注入されても
ホールと相殺されて不良にならないからである。
い、消去ゲート電極から浮遊ゲート電極に流れる方向の
リーク電流は増加していく。この方向のリーク電流は、
浮遊ゲート電極からエレクトロンを消去ゲート電極に放
出する際に寄与する電流である。この結果、浮遊ゲート
電極13のリン濃度を低下させることにより消去特性が向
上する。他方、浮遊ゲート電極13のリン濃度の低下に伴
い、浮遊ゲート電極から消去ゲート電極に流れる方向の
リーク電流の増加はわずかである。この方向のリーク電
流は、浮遊ゲート電極にエレクトロンを注入する誤書込
みに寄与する電流である。ところが、このリーク電流の
増加はわずかであり、この結果、誤書込みの発生は抑制
することができる。実際のＦＥ２ＰＲＯＭのセルでは、
リン濃度が低下していくと誤書込み不良率が減少してい
くことが確認されている。これは、リン濃度が低いと消
去特性が向上するために浮遊ゲート電極13にホールが残
り、誤書込みにより多少のエレクトロンが注入されても
ホールと相殺されて不良にならないからである。
第６図は浮遊ゲート電極と消去ゲート電極との間のリー
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極13のリン濃度（個／ｃｍ３）を、縦軸にはリーク電流
（Ａ）をそれぞれとったものである。
ク電流特性を示す特性図であり、横軸には浮遊ゲート電
極13のリン濃度（個／ｃｍ３）を、縦軸にはリーク電流
（Ａ）をそれぞれとったものである。
図中の特性曲線Ｉは、消去ゲート電極15を正極、浮遊ゲ
ート電極13を負極性として両電極間に２５Ｖの電圧を印
加したときに、消去ゲート電極15から浮遊ゲート電極13
に流れるリーク電流変化を示すものである。この特性か
ら明らかなように、浮遊ゲート電極13のリン濃度の低下
に伴いリーク電流は増加し、これに伴って消去特性が向
上する。
ート電極13を負極性として両電極間に２５Ｖの電圧を印
加したときに、消去ゲート電極15から浮遊ゲート電極13
に流れるリーク電流変化を示すものである。この特性か
ら明らかなように、浮遊ゲート電極13のリン濃度の低下
に伴いリーク電流は増加し、これに伴って消去特性が向
上する。
図中の特性曲線IIは、浮遊ゲート電極13を正極、消去ゲ
ート電極15を負極性として両電極間に２５Ｖの電圧を印
加したときに、浮遊ゲート電極13から消去ゲート電極15
に流れるリーク電流変化を示すものである。この特性か
ら明らかなように、浮遊ゲート電極13のリン濃度の低下
に伴うリーク電流の増加はわずかである。
ート電極15を負極性として両電極間に２５Ｖの電圧を印
加したときに、浮遊ゲート電極13から消去ゲート電極15
に流れるリーク電流変化を示すものである。この特性か
ら明らかなように、浮遊ゲート電極13のリン濃度の低下
に伴うリーク電流の増加はわずかである。
また、リン濃度が６×１０２０／ｃｍ３程度のときに
は、浮遊ゲート電極13から消去ゲート電極15に流れるリ
ーク電流と、消去ゲート電極15から浮遊ゲート電極13に
流れるリーク電流との電流差が少なくなっている。そし
て、この差が２桁以下になると特性及び歩留りが劣化す
ることが知られている。ところが、リン濃度が４×１０
２０／ｃｍ３〜２×１０２０／ｃｍ３の範囲になるとこ
の電流差が充分に拡大されるので、特性及び歩留りの劣
化を防止することができる。なお、消去特性を左右する
のは浮遊ゲート電極13と消去ゲート電極15との対向部分
であるために、浮遊ゲート電極13のこの対向部分のみの
リン濃度を低下させるようにしてもよいことはもちろん
である。
は、浮遊ゲート電極13から消去ゲート電極15に流れるリ
ーク電流と、消去ゲート電極15から浮遊ゲート電極13に
流れるリーク電流との電流差が少なくなっている。そし
て、この差が２桁以下になると特性及び歩留りが劣化す
ることが知られている。ところが、リン濃度が４×１０
２０／ｃｍ３〜２×１０２０／ｃｍ３の範囲になるとこ
の電流差が充分に拡大されるので、特性及び歩留りの劣
化を防止することができる。なお、消去特性を左右する
のは浮遊ゲート電極13と消去ゲート電極15との対向部分
であるために、浮遊ゲート電極13のこの対向部分のみの
リン濃度を低下させるようにしてもよいことはもちろん
である。
［発明の効果］ 以上説明したようにこの発明によれば、誤書込み特性及
び消去特性を改善することができると共に書込み／消去
サイクル中の絶縁膜の疲労絶縁破壊に強い半導体記憶装
置を提供することができる。
び消去特性を改善することができると共に書込み／消去
サイクル中の絶縁膜の疲労絶縁破壊に強い半導体記憶装
置を提供することができる。
第１図はこの発明をＦＥ２ＰＲＯＭに実施した場合のメ
モリセルの構成を示すパターン平面図、第２図は第１図
のメモリセルの拡大断面図、第３図及び第４図はそれぞ
れ上記実施例を説明するための特性曲線図、第５図及び
第６図はそれぞれ上記実施例を説明するための特性曲線
図、第７図及び第８図はそれぞれ従来セルの断面図であ
る。 10……Ｐ型の半導体基板、11……フィールド酸化膜、12
……ゲート酸化膜、13……浮遊ゲート電極、14……絶縁
膜、15……消去ゲート電極、16……三層構造膜、16Ａ…
…酸化膜、16Ｂ……窒化膜、16Ｃ……酸化膜、17……制
御ゲート電極、18……ソース領域、19……ドレイン領
域。
モリセルの構成を示すパターン平面図、第２図は第１図
のメモリセルの拡大断面図、第３図及び第４図はそれぞ
れ上記実施例を説明するための特性曲線図、第５図及び
第６図はそれぞれ上記実施例を説明するための特性曲線
図、第７図及び第８図はそれぞれ従来セルの断面図であ
る。 10……Ｐ型の半導体基板、11……フィールド酸化膜、12
……ゲート酸化膜、13……浮遊ゲート電極、14……絶縁
膜、15……消去ゲート電極、16……三層構造膜、16Ａ…
…酸化膜、16Ｂ……窒化膜、16Ｃ……酸化膜、17……制
御ゲート電極、18……ソース領域、19……ドレイン領
域。
Claims (3)
- 【請求項１】第１導電型の半導体基板と、 上記基板上に酸化膜を介して設けられた浮遊ゲート電極
導体層と、 一部が上記浮遊ゲート電極導体層と酸化膜を介して対向
するように設けられた消去ゲート電極導体層と、 上記浮遊ゲート電極導体層上及び上記消去ゲート電極導
体層上に連続して酸化膜、窒化膜及び酸化膜からなる三
層構造膜を介して設けられた制御ゲート電極導体層 とを具備したことを特徴とする半導体記憶装置。 - 【請求項２】前記浮遊ゲート電極導体層、消去ゲート電
極導体層及び制御ゲート電極導体層それぞれが多結晶シ
リコンで構成されており、 かつ浮遊ゲート電極導体層、消去ゲート電極導体層及び
制御ゲート電極導体層それぞにはリン原子が導入されて
いる特許請求の範囲第１項に記載の半導体記憶装置。 - 【請求項３】前記浮遊ゲート電極導体層のリン濃度が前
記消去ゲート電極導体層のリン濃度よりも低く設定され
ている特許請求の範囲第２項に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058110A JPH0640588B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体記憶装置 |
| EP88103703A EP0282022A3 (en) | 1987-03-13 | 1988-03-09 | Semiconductor memory device |
| KR1019880002644A KR910007376B1 (ko) | 1987-03-13 | 1988-03-12 | 반도체기억장치 |
| US07/449,333 US4996572A (en) | 1987-03-13 | 1989-12-11 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058110A JPH0640588B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224367A JPS63224367A (ja) | 1988-09-19 |
| JPH0640588B2 true JPH0640588B2 (ja) | 1994-05-25 |
Family
ID=13074833
Family Applications (1)
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|---|---|---|---|
| JP62058110A Expired - Fee Related JPH0640588B2 (ja) | 1987-03-13 | 1987-03-13 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
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| EP (1) | EP0282022A3 (ja) |
| JP (1) | JPH0640588B2 (ja) |
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| KR100317488B1 (ko) * | 1999-12-28 | 2001-12-24 | 박종섭 | 플래쉬 메모리 소자의 제조 방법 |
| KR100792405B1 (ko) * | 2007-01-03 | 2008-01-09 | 주식회사 하이닉스반도체 | 벌브형 리세스 패턴의 제조 방법 |
| US20090039410A1 (en) * | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| JP5503843B2 (ja) * | 2007-12-27 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2013058683A (ja) * | 2011-09-09 | 2013-03-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
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|---|---|---|---|---|
| JPS57104263A (en) * | 1980-12-20 | 1982-06-29 | Toshiba Corp | Semiconductor memory storage |
| DE3171836D1 (en) * | 1980-12-08 | 1985-09-19 | Toshiba Kk | Semiconductor memory device |
| EP0054355B1 (en) * | 1980-12-08 | 1986-04-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US4437174A (en) * | 1981-01-19 | 1984-03-13 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| JPS60134478A (ja) * | 1983-11-28 | 1985-07-17 | ローム・コーポレーション | 電気的プログラム式記憶装置を製造する方法 |
| JPS60234372A (ja) * | 1984-05-07 | 1985-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60250676A (ja) * | 1984-05-25 | 1985-12-11 | Toshiba Corp | 半導体記憶装置 |
| JPH0697695B2 (ja) * | 1984-11-16 | 1994-11-30 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPS61136274A (ja) * | 1984-12-07 | 1986-06-24 | Toshiba Corp | 半導体装置 |
| JPS61187278A (ja) * | 1985-02-14 | 1986-08-20 | Nec Corp | 半導体装置 |
| JPH0640587B2 (ja) * | 1987-03-13 | 1994-05-25 | 株式会社東芝 | 半導体記憶装置 |
-
1987
- 1987-03-13 JP JP62058110A patent/JPH0640588B2/ja not_active Expired - Fee Related
-
1988
- 1988-03-09 EP EP88103703A patent/EP0282022A3/en not_active Ceased
- 1988-03-12 KR KR1019880002644A patent/KR910007376B1/ko not_active IP Right Cessation
-
1989
- 1989-12-11 US US07/449,333 patent/US4996572A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4996572A (en) | 1991-02-26 |
| KR880011929A (ko) | 1988-10-31 |
| EP0282022A3 (en) | 1989-05-17 |
| EP0282022A2 (en) | 1988-09-14 |
| KR910007376B1 (ko) | 1991-09-25 |
| JPS63224367A (ja) | 1988-09-19 |
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