KR920015384A - 반도체 메모리 장치 - Google Patents

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KR920015384A
KR920015384A KR1019920000893A KR920000893A KR920015384A KR 920015384 A KR920015384 A KR 920015384A KR 1019920000893 A KR1019920000893 A KR 1019920000893A KR 920000893 A KR920000893 A KR 920000893A KR 920015384 A KR920015384 A KR 920015384A
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히로시 나까야마
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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  • Static Random-Access Memory (AREA)

Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 메모리 장치의 배치를 도시한 블럭도, 제4도는 본 발명에 따른 다른 반도체 메모리 장치내에 내장된 엔코더의 배치를 도시한 회로도.

Claims (4)

  1. 단일 반도체 칩(11)상에 제조된 반도체 메모리 자치로서, 행렬로 배치된 다수의 메모리 셀(M11 내지 Mmn), 정규 메모리 셀 역할을 하는 행으로부터 선택된 세1행의 메모리 셀, 리던던트 메모리 셀 역할을 하는 행으로부터 선택된 제2행의 메모리 셀에 의해 구현된 각각의 다수의 메모리 셀 어레이 블럭(111/112/11i), 제각기 다수의 메모리 셀 어레이 블럭과 결합되고, 제각기 데이타 비트가 정규 메모리 셀로부터 신택적으로 판독되게 하기 위해 제1행과 제각기 결합된 다수의 정규 워드 라인을 가진 다수의 정규 워드 라인 그룹(WL1/WL2/WLi), 제각기 다수의 정규워드 라인 그룹과 결합되고, 결합된 워드 라인 그룹의 다수의 워드 라인을 선택적으로 구동하는 다수의 워드 라인 구동 회로(121/122/12i), 제각기 다수의 메모리 셀 어레이 블럭과 결합되고, 데이타 비트가 리던던트 메모리 셀로부터 선택적으로 판독되게 하기위해 제2행과 제각기 결합된 다수의 리던던트 워드 라인 (RWL1/RWL2/RWL3/RWL4)을 가지며, 각 리던던트 워드 라인 그룹의 다수의 리던던트 워드 라인이 결합된 메모리 셀 어레이 블럭의 다수의 정규 워드 라인으로부터 선택되어, 결함있는 정규메모리셀과 결합되는 결함있는 정규 워드 라인으로 제각기 대체할 수 있는 다수의 리던던트 워드 라인 그룹, 제각기 다수이 메모리 셀 어레이 블럭과, 결합되고, 리던던트 메모리 셀로부터 데이타비트를 선택적으로 허용하기 위해 결합된 리던던트 워드 라인 그룹의 리던던트 워드 라인과 결합된 다수의 리던던트 워드 라인 구동 회로를 가진 다수의 리던던트 워드 라인구동회로 그룹(141a/141b;142a/142b;14ia/14ib)와, 제각기 다수의 메모리셀 어레이블럭과 결합되고, 결함있는 워드 라인의 하나가 선정되는 지를 알도록 각각의 다수의 프로그래밍 회로가 내부 행 어드레스 비트를 모니터하고, 결합된 메모리 셀 어레이 블럭의 결함있는 정규 워드 라인에 제각기 지정된 행 어드레스를 저장하며, 각각의 다수의 프로그래밍 회로가 내부 행 어드레스 비트로 표시된 결함있는 워드 라인의 하나로 표시된 멀티-비트인에이블 신호및, 내부 어드레스 비트가 결함있는 워드 라인의 하나에 지정된 어드레스로 표시될시에 워드 라인구동 회로의 인에이블된 상태를 삭제하는 방해 신호를 발생시키도록 동작하는 다수의 프로프래밍 회로와(151/152/15i)를 구비한 반도체 메모리 장치에 있어서, 멀티-비트 인에이블로 공급되어, 프로그래밍 회로로부터 신호를 방해하며, 다수의 워드 라인 구동 회로 및 다수 리던던트 워드 라인구동 회로 그룹에 공급된 코드된 신호를 발생시키도록 동작하는 엔코더 유니트(15)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 엔코더 유니트는 상기 멀티-비트 인에이블 신호의 하나로부터 선택된 각각의 콤포넌트 비트로 공급된 제1NOR게이트(15a), 상기 멀티-비ㅌ 인에이블 신호의 하나로부터 선택된 각각의 다른 콤포넌트 비트로 공급된 제2NOR게이트(15b)와, 상기 방해 신호를 위한 신호 경로(15c)를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 각각의 상기 제1 및 2 NOR게이트는 전원 전압 레벨의 소스(Vdd)와 그의 출력 노드(EC1 또는 EC2)사이에 결합된 부하트랜지스터(QN11)와, 상기 출력 노드와 전원 전압레벨(GND)의 다른 소스 사이에서 병렬로 결합되고, 상기 다수의 프로그래밍 회로로부터 공급된 콤포넌트 비트에 의해 게이트 되는 다수의 스위칭 트랜지스터(QN21 내지 QN2i)를 포함하는 반도체 메모리 장치.
  4. 제2항에 있어서, 각각의 상기 제1 및 2 NOR 게이트는 전원전압 레벨소스(Vdd)와 그의 출력 노드(EC1 또는 EC2)사이에 결합되고, 프리차징 신호(PCH)에 응답하는 프리차징 트랜지스터(Qp1)와 상기 출력 노드와 전원 전압 레벨의 다른 소스 사이에서 병렬로 결합되고, 상기 다수의 프로그래밍 회로로부터 공급된 콤포넌트 비트에 의해 게이트되는 다수의 스위칭 트랜지스터(QN31, 내지 QN3i)를 포함하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019920000893A 1991-01-25 1992-01-23 인코더를 가진 용장 랜덤 액세스 메모리 장치 KR960000679B1 (ko)

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