JP2003068094A - フラッシュメモリ - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 フラッシュメモリにおいて、冗長回路のメモ
リセル不良による歩留りの低下を防止する。 【解決手段】 メモリブロック１〜５に対応してそれぞ
れ冗長回路１１〜１５が設けられており、メモリブロッ
クにはビット線ＢＬ０〜１５が規定され、冗長回路１１
〜１５にはスペアビット線ＳＢＬ１及び２が規定されて
いる。予め定められたメモリブロック（例えば、ＢＯＯ
Ｔブロック）２以外のメモリブロック５でメモリセル不
良が生じて、不良メモリセルに対応するビット線ＢＬ８
がスペアビット線ＳＢＬ１で置き換えられると、スペア
ビット線ＳＢＬ１に対応するスイッチ５６及び７６がオ
ンされ、ビット線ＢＬ８に対応するスイッチ４８及び８
８がオンされて、メモリブロック２に対応する冗長回路
１２を迂回してスペアビット線ＳＢＬ１がメモリブロッ
ク２に接続される。
リセル不良による歩留りの低下を防止する。 【解決手段】 メモリブロック１〜５に対応してそれぞ
れ冗長回路１１〜１５が設けられており、メモリブロッ
クにはビット線ＢＬ０〜１５が規定され、冗長回路１１
〜１５にはスペアビット線ＳＢＬ１及び２が規定されて
いる。予め定められたメモリブロック（例えば、ＢＯＯ
Ｔブロック）２以外のメモリブロック５でメモリセル不
良が生じて、不良メモリセルに対応するビット線ＢＬ８
がスペアビット線ＳＢＬ１で置き換えられると、スペア
ビット線ＳＢＬ１に対応するスイッチ５６及び７６がオ
ンされ、ビット線ＢＬ８に対応するスイッチ４８及び８
８がオンされて、メモリブロック２に対応する冗長回路
１２を迂回してスペアビット線ＳＢＬ１がメモリブロッ
ク２に接続される。
Description
【０００１】
【発明の属する技術分野】この発明は冗長回路を備える
フラッシュメモリに係り、特に歩留りを向上させること
のできるフラッシュメモリに関するものである。
フラッシュメモリに係り、特に歩留りを向上させること
のできるフラッシュメモリに関するものである。
【０００２】
【従来の技術】図１３は従来のフラッシュメモリを示す
図である。図において、１〜５はメモリブロック、１１
〜１５は冗長回路（冗長メモリブロック）であり、冗長
回路１１〜１５はそれぞれメモリブロック１〜５の隣に
配置されている。図示のフラッシュメモリにおいては、
メモリブロック１〜５に対してビット線（Ｂｉｔ Ｌｉ
ｎｅ）ＢＬ０〜１５が規定されている。また、冗長回路
１１〜１５にはスペアビット線（Ｓｐａｒｅ Ｂｉｔ
Ｌｉｎｅ）ＳＢＬ１及び２が規定されている。図示のフ
ラッシュメモリにおいて、例えば、メモリブロック５の
メモリセル８に不良があると、このメモリセル８は冗長
回路１５によって置き換えられることになる。
図である。図において、１〜５はメモリブロック、１１
〜１５は冗長回路（冗長メモリブロック）であり、冗長
回路１１〜１５はそれぞれメモリブロック１〜５の隣に
配置されている。図示のフラッシュメモリにおいては、
メモリブロック１〜５に対してビット線（Ｂｉｔ Ｌｉ
ｎｅ）ＢＬ０〜１５が規定されている。また、冗長回路
１１〜１５にはスペアビット線（Ｓｐａｒｅ Ｂｉｔ
Ｌｉｎｅ）ＳＢＬ１及び２が規定されている。図示のフ
ラッシュメモリにおいて、例えば、メモリブロック５の
メモリセル８に不良があると、このメモリセル８は冗長
回路１５によって置き換えられることになる。
【０００３】ところで、ウェハプロセス完了後におい
て、メモリセルの不良を割り出すため、ウェハに対して
ウェハテスト０（ＷＴ０）が行われる。ＷＴ０において
は、フラッシュメモリにおいて、メモリセルの不良を割
り出すとともに、不良メモリセルが割り出された際、不
良メモリセル（図１３において不良メモリセル８）の位
置を記憶する。そして、レーザトリミング等によって不
良メモリセル８が位置するビット線ＢＬ８と冗長回路１
１〜１５のスペアビット線ＳＢＬ１とを置換するための
救済情報を求める。
て、メモリセルの不良を割り出すため、ウェハに対して
ウェハテスト０（ＷＴ０）が行われる。ＷＴ０において
は、フラッシュメモリにおいて、メモリセルの不良を割
り出すとともに、不良メモリセルが割り出された際、不
良メモリセル（図１３において不良メモリセル８）の位
置を記憶する。そして、レーザトリミング等によって不
良メモリセル８が位置するビット線ＢＬ８と冗長回路１
１〜１５のスペアビット線ＳＢＬ１とを置換するための
救済情報を求める。
【０００４】上述のＷＴ０が完了した後、救済情報に基
づいて、レーザトリミングによって不良メモリセル８を
含むビット線ＢＬ８を冗長回路１１〜１５のスペアビッ
ト線ＳＢＬ１と置き換える。そして、ウェハテスト１
（ＷＴ１）に応じて、フラッシュメモリについて冗長回
路１１〜１５のスペアビット線ＳＢＬ１を含めてテスト
を行う。このテストにパスすると、次の工程へ進むこと
になる。
づいて、レーザトリミングによって不良メモリセル８を
含むビット線ＢＬ８を冗長回路１１〜１５のスペアビッ
ト線ＳＢＬ１と置き換える。そして、ウェハテスト１
（ＷＴ１）に応じて、フラッシュメモリについて冗長回
路１１〜１５のスペアビット線ＳＢＬ１を含めてテスト
を行う。このテストにパスすると、次の工程へ進むこと
になる。
【０００５】ここで、図１４にメモリセルの構造を示
す。１０１はコントロールゲート（ＣＧ）で、このコン
トロールゲート１０１には書き込み／消去の際、所定の
電圧が印加される。１０２はフローティングゲート（Ｆ
Ｇ）で、このフローティングゲート１０２で書き込み／
消去よって電子をトラップさせる。１０３は絶縁膜であ
り、ＯＮＯ構造を有している。１０４はトンネル酸化膜
であり、電子はトンネル現象によってフローティングゲ
ート１０２とベース１０５との間を行き来する。
す。１０１はコントロールゲート（ＣＧ）で、このコン
トロールゲート１０１には書き込み／消去の際、所定の
電圧が印加される。１０２はフローティングゲート（Ｆ
Ｇ）で、このフローティングゲート１０２で書き込み／
消去よって電子をトラップさせる。１０３は絶縁膜であ
り、ＯＮＯ構造を有している。１０４はトンネル酸化膜
であり、電子はトンネル現象によってフローティングゲ
ート１０２とベース１０５との間を行き来する。
【０００６】図１４において、書き込み／消去の際、メ
モリセルの閾値電圧Ｖｔｈを高く設定する場合には、例
えばコントロールゲート１０１に＋１０ボルトを印加
し、ベース１０５に０ボルトを印加する。一方、メモリ
セルの閾値電圧Ｖｔｈを低く設定する場合には、コント
ロールゲート１０１に−１０ボルトを印加し、ベース１
０５に＋１０ボルトを印加する。
モリセルの閾値電圧Ｖｔｈを高く設定する場合には、例
えばコントロールゲート１０１に＋１０ボルトを印加
し、ベース１０５に０ボルトを印加する。一方、メモリ
セルの閾値電圧Ｖｔｈを低く設定する場合には、コント
ロールゲート１０１に−１０ボルトを印加し、ベース１
０５に＋１０ボルトを印加する。
【０００７】上述のように、メモリセルの閾値電圧Ｖｔ
ｈを低く設定すると、コントロールゲート１０１とベー
ス１０５との間に２０ボルトの電圧がかかる。この結
果、メモリセルに欠陥又は異物等があると、トンネル酸
化膜１０４、ＯＮＯ絶縁膜１０３が絶縁破壊を起こしや
すくなる。
ｈを低く設定すると、コントロールゲート１０１とベー
ス１０５との間に２０ボルトの電圧がかかる。この結
果、メモリセルに欠陥又は異物等があると、トンネル酸
化膜１０４、ＯＮＯ絶縁膜１０３が絶縁破壊を起こしや
すくなる。
【０００８】ウェハテストにおけるメモリセル破壊モー
ドとして、トンネル酸化膜１０４及びＯＮＯ絶縁膜１０
３に高電圧が印加されることに起因する絶縁膜破壊等が
ある。前述のＷＴ０及びＷＴ１では、絶縁膜破壊による
不良メモリセルが除去される。
ドとして、トンネル酸化膜１０４及びＯＮＯ絶縁膜１０
３に高電圧が印加されることに起因する絶縁膜破壊等が
ある。前述のＷＴ０及びＷＴ１では、絶縁膜破壊による
不良メモリセルが除去される。
【０００９】
【発明が解決しようとする課題】一般に、ＷＴ０の時点
で、メモリブロック１〜５については、書き込み／消去
を繰り返し行って、十分なテストが行われる。一方、冗
長回路１１〜１５については、最終的に使用するか否か
が不明であるため、ＷＴ０の際、テスト時間及びコスト
を考慮して最低限のテストを行うのみである。例えば、
冗長回路１１〜１５については、データが正しく書き込
めているか否かを確認するため、１回だけリード／ライ
トテストを行うのみである。
で、メモリブロック１〜５については、書き込み／消去
を繰り返し行って、十分なテストが行われる。一方、冗
長回路１１〜１５については、最終的に使用するか否か
が不明であるため、ＷＴ０の際、テスト時間及びコスト
を考慮して最低限のテストを行うのみである。例えば、
冗長回路１１〜１５については、データが正しく書き込
めているか否かを確認するため、１回だけリード／ライ
トテストを行うのみである。
【００１０】このため、メモリブロック１〜５について
は、不良ビット等を発見する確率が極めて高いものの、
冗長回路１１〜１５については、不良ビット等を発見・
取り除くことができないことがある。
は、不良ビット等を発見する確率が極めて高いものの、
冗長回路１１〜１５については、不良ビット等を発見・
取り除くことができないことがある。
【００１１】上述のように、冗長回路１１〜１５のメモ
リセルに欠陥があっても、ＷＴ０において除去すること
ができない場合に問題がある。つまり、次のＷＴ１にお
いて、書き込み／消去を繰り返している最中に、置換し
た冗長回路のスペアビット線ＳＢＬ１上のメモリセル
（例えば、冗長回路１２のメモリセル９）が破壊してし
まうと、ビット線ＢＬ８上にあるメモリブロック２のメ
モリセルに相当する部分が使用できなくなってしまう。
この結果、フラッシュメモリ自体が不良品となってしま
うという課題があった。
リセルに欠陥があっても、ＷＴ０において除去すること
ができない場合に問題がある。つまり、次のＷＴ１にお
いて、書き込み／消去を繰り返している最中に、置換し
た冗長回路のスペアビット線ＳＢＬ１上のメモリセル
（例えば、冗長回路１２のメモリセル９）が破壊してし
まうと、ビット線ＢＬ８上にあるメモリブロック２のメ
モリセルに相当する部分が使用できなくなってしまう。
この結果、フラッシュメモリ自体が不良品となってしま
うという課題があった。
【００１２】特に、メモリブロック２がアクセス頻度の
多い所謂ブート（ＢＯＯＴ）メモリブロックであると、
必然的に、書き込み／消去回数が多くなるため、厳しい
テストが必要となる。ＷＴ０において、冗長回路に置換
した後、ＢＯＯＴメモリブロック２に対応する冗長回路
１２に不良メモリセルがあると、全体のメモリ領域から
みればごく小さい領域であるにもかかわらず、フラッシ
ュメモリ全体が使用不可能となってしまうという課題が
あった。
多い所謂ブート（ＢＯＯＴ）メモリブロックであると、
必然的に、書き込み／消去回数が多くなるため、厳しい
テストが必要となる。ＷＴ０において、冗長回路に置換
した後、ＢＯＯＴメモリブロック２に対応する冗長回路
１２に不良メモリセルがあると、全体のメモリ領域から
みればごく小さい領域であるにもかかわらず、フラッシ
ュメモリ全体が使用不可能となってしまうという課題が
あった。
【００１３】加えて、ＷＴ０及びＷＴ１を通して、冗長
回路については完全なテストを行っていない関係上、冗
長回路中に潜在的な不良メモリセルが含まれ、この不良
メモリセルが実際の使用下で現実に不良となってしまう
という課題があった。
回路については完全なテストを行っていない関係上、冗
長回路中に潜在的な不良メモリセルが含まれ、この不良
メモリセルが実際の使用下で現実に不良となってしまう
という課題があった。
【００１４】前述のようにして、不良メモリセルを冗長
回路（つまり、スペアメモリセル）で置換した場合、置
換元メモリセルが多数回の書き換えで破壊し、そのメモ
リセルに係わるワード線が不良となって、フラッシュメ
モリ全体が不良となってしまうことがある。このため、
特に多数回の書き換えを行うメモリブロックには潜在的
な不良メモリセルがないものを選ぶ必要がある。
回路（つまり、スペアメモリセル）で置換した場合、置
換元メモリセルが多数回の書き換えで破壊し、そのメモ
リセルに係わるワード線が不良となって、フラッシュメ
モリ全体が不良となってしまうことがある。このため、
特に多数回の書き換えを行うメモリブロックには潜在的
な不良メモリセルがないものを選ぶ必要がある。
【００１５】また、フラッシュメモリにおいては、ウェ
ハプロセスにおいて加工形状を安定させるため、ダミー
ビット線（メモリセルが存在し、ワード線でメモリブロ
ックのメモリセル及び冗長回路のメモリセル（スペアメ
モリセル）に接続されている）がメモリセルの両端に配
置されることがある。
ハプロセスにおいて加工形状を安定させるため、ダミー
ビット線（メモリセルが存在し、ワード線でメモリブロ
ックのメモリセル及び冗長回路のメモリセル（スペアメ
モリセル）に接続されている）がメモリセルの両端に配
置されることがある。
【００１６】このような場合、ダミービット線について
は、ＷＴ０及びＷＴ１を通してテストできない。このた
め、例えばＢＯＯＴメモリブロックに対応するダミービ
ット線が、多数回の書き換えで破壊されると、当該メモ
リセルに関わるワード線が不良となってしまう。これに
より、メモリ全体が不良とされることがある。これを鑑
みると、多数回の書き換えを保証するメモリブロックに
ついては、ダミービット線を含めて潜在的な不良メモリ
セルがないものを選ぶ必要がある。しかしながら、前述
のように、ＷＴ０及びＷＴ１においては、ダミービット
線のテストを行うことができないことから、品質保証が
難しいという課題があった。
は、ＷＴ０及びＷＴ１を通してテストできない。このた
め、例えばＢＯＯＴメモリブロックに対応するダミービ
ット線が、多数回の書き換えで破壊されると、当該メモ
リセルに関わるワード線が不良となってしまう。これに
より、メモリ全体が不良とされることがある。これを鑑
みると、多数回の書き換えを保証するメモリブロックに
ついては、ダミービット線を含めて潜在的な不良メモリ
セルがないものを選ぶ必要がある。しかしながら、前述
のように、ＷＴ０及びＷＴ１においては、ダミービット
線のテストを行うことができないことから、品質保証が
難しいという課題があった。
【００１７】この発明は上記のような課題を解決するた
めになされたもので、冗長回路のメモリセル不良による
歩留りの低下を防止することのできるフラッシュメモリ
を得ることを目的とする。
めになされたもので、冗長回路のメモリセル不良による
歩留りの低下を防止することのできるフラッシュメモリ
を得ることを目的とする。
【００１８】また、この発明は実際の使用下で、冗長回
路の潜在的な不良メモリセルに起因する不良発生を防止
することのできるフラッシュメモリを得ることを目的と
する。
路の潜在的な不良メモリセルに起因する不良発生を防止
することのできるフラッシュメモリを得ることを目的と
する。
【００１９】さらに、この発明は実際の使用下で、ダミ
ービット線上のメモリセルの潜在的な不良に起因する不
良発生を防止することのできるフラッシュメモリを得る
ことを目的とする。
ービット線上のメモリセルの潜在的な不良に起因する不
良発生を防止することのできるフラッシュメモリを得る
ことを目的とする。
【００２０】
【課題を解決するための手段】この発明に係るフラッシ
ュメモリは、複数のメモリブロックと、該メモリブロッ
クにそれぞれ対応して設けられた冗長回路とを有するフ
ラッシュメモリにおいて、メモリブロックの内少なくと
も一つの予め定めたメモリブロック以外のメモリブロッ
クでメモリセル不良が生じた際、予め定めたメモリブロ
ックに対応する冗長回路を除く残りの冗長回路で置換す
る置換手段を備えるものである。
ュメモリは、複数のメモリブロックと、該メモリブロッ
クにそれぞれ対応して設けられた冗長回路とを有するフ
ラッシュメモリにおいて、メモリブロックの内少なくと
も一つの予め定めたメモリブロック以外のメモリブロッ
クでメモリセル不良が生じた際、予め定めたメモリブロ
ックに対応する冗長回路を除く残りの冗長回路で置換す
る置換手段を備えるものである。
【００２１】この発明に係るフラッシュメモリは、メモ
リブロックにはビット線が規定され、冗長回路にはスペ
アビット線が規定されており、予め定めたメモリブロッ
ク以外のメモリブロックでメモリセル不良が生じて、不
良メモリセルに対応するビット線がスペアビット線で置
き換えられると、置換手段は、予め定めたメモリブロッ
クに対応する冗長回路を迂回してスペアビット線を予め
定めたメモリブロックに接続するものである。
リブロックにはビット線が規定され、冗長回路にはスペ
アビット線が規定されており、予め定めたメモリブロッ
ク以外のメモリブロックでメモリセル不良が生じて、不
良メモリセルに対応するビット線がスペアビット線で置
き換えられると、置換手段は、予め定めたメモリブロッ
クに対応する冗長回路を迂回してスペアビット線を予め
定めたメモリブロックに接続するものである。
【００２２】この発明に係るフラッシュメモリは、予め
定めたメモリブロックが、複数のメモリブロックの内最
もアクセス頻度の高いメモリブロックであることを特徴
とするものである。
定めたメモリブロックが、複数のメモリブロックの内最
もアクセス頻度の高いメモリブロックであることを特徴
とするものである。
【００２３】この発明に係るフラッシュメモリは、予め
定めたメモリブロックが、複数のメモリブロックの内最
もメモリ容量の小さいメモリブロックであることを特徴
とするものである。
定めたメモリブロックが、複数のメモリブロックの内最
もメモリ容量の小さいメモリブロックであることを特徴
とするものである。
【００２４】この発明に係るフラッシュメモリは、複数
のメモリブロックを有するフラッシュメモリにおいて、
メモリブロックの内少なくとも一つの予め定めたメモリ
ブロックを除く残りのメモリブロックに対応してそれぞ
れ冗長回路が形成されており、メモリブロックにはビッ
ト線が規定され、冗長回路にはスペアビット線が規定さ
れており、予め定めたメモリブロック以外のメモリブロ
ックでメモリセル不良が生じて不良メモリセルに対応す
るビット線がスペアビット線で置き換えられると、スペ
アビット線を予め定めたメモリブロックに接続する置換
手段が備えるものである。
のメモリブロックを有するフラッシュメモリにおいて、
メモリブロックの内少なくとも一つの予め定めたメモリ
ブロックを除く残りのメモリブロックに対応してそれぞ
れ冗長回路が形成されており、メモリブロックにはビッ
ト線が規定され、冗長回路にはスペアビット線が規定さ
れており、予め定めたメモリブロック以外のメモリブロ
ックでメモリセル不良が生じて不良メモリセルに対応す
るビット線がスペアビット線で置き換えられると、スペ
アビット線を予め定めたメモリブロックに接続する置換
手段が備えるものである。
【００２５】この発明に係るフラッシュメモリは、メモ
リブロック及び冗長回路のペア毎にワード線が規定さ
れ、予め定めたメモリブロックに規定されたワード線
は、予め定めたメモリブロックに対応する冗長回路と予
め定めたメモリブロックとの間で切り離されており、予
め定めたメモリブロックに対応する冗長回路側でワード
線には所定の電位が印加されているものである。
リブロック及び冗長回路のペア毎にワード線が規定さ
れ、予め定めたメモリブロックに規定されたワード線
は、予め定めたメモリブロックに対応する冗長回路と予
め定めたメモリブロックとの間で切り離されており、予
め定めたメモリブロックに対応する冗長回路側でワード
線には所定の電位が印加されているものである。
【００２６】この発明に係るフラッシュメモリは、メモ
リブロック及び冗長回路のペア毎にワード線が規定さ
れ、予め定めたメモリブロックに規定されたワード線
は、予め定めたメモリブロックに対応する冗長回路と予
め定めたメモリブロックとの間で切り離されており、予
め定めたメモリブロックに対応する冗長回路ではワード
線はフローティング状態とされるものである。
リブロック及び冗長回路のペア毎にワード線が規定さ
れ、予め定めたメモリブロックに規定されたワード線
は、予め定めたメモリブロックに対応する冗長回路と予
め定めたメモリブロックとの間で切り離されており、予
め定めたメモリブロックに対応する冗長回路ではワード
線はフローティング状態とされるものである。
【００２７】この発明に係るフラッシュメモリは、メモ
リブロック及び冗長回路のペア毎にワード線が規定さ
れ、予め定めたメモリブロック及び該予め定めたメモリ
ブロックに対応する冗長回路には互いに独立してウェル
が形成されており、予め定めたメモリブロックに対応す
る冗長回路に形成されたウェルには所定の電位が印加さ
れるものである。
リブロック及び冗長回路のペア毎にワード線が規定さ
れ、予め定めたメモリブロック及び該予め定めたメモリ
ブロックに対応する冗長回路には互いに独立してウェル
が形成されており、予め定めたメモリブロックに対応す
る冗長回路に形成されたウェルには所定の電位が印加さ
れるものである。
【００２８】この発明に係るフラッシュメモリは、メモ
リブロック及び冗長回路にはメモリセルが備えられてお
り、予め定めたメモリブロックに対応する冗長回路では
メモリセルにフローティングゲートを形成しないもので
ある。
リブロック及び冗長回路にはメモリセルが備えられてお
り、予め定めたメモリブロックに対応する冗長回路では
メモリセルにフローティングゲートを形成しないもので
ある。
【００２９】この発明に係るフラッシュメモリは、複数
のメモリブロックと、該メモリブロックにそれぞれ対応
して設けられたダミーセルとを有するフラッシュメモリ
において、メモリブロック及びダミーセルのペア毎にワ
ード線が規定され、メモリブロック毎に規定されたワー
ド線は、選択的にダミーセルとメモリブロックとの間で
切り離されており、ダミーセル側でワード線には所定の
電位が印加されるものである。
のメモリブロックと、該メモリブロックにそれぞれ対応
して設けられたダミーセルとを有するフラッシュメモリ
において、メモリブロック及びダミーセルのペア毎にワ
ード線が規定され、メモリブロック毎に規定されたワー
ド線は、選択的にダミーセルとメモリブロックとの間で
切り離されており、ダミーセル側でワード線には所定の
電位が印加されるものである。
【００３０】この発明に係るフラッシュメモリは、複数
のメモリブロックと、該メモリブロックにそれぞれ対応
して設けられたダミーセルとを有するフラッシュメモリ
において、メモリブロック及びダミーセルのペア毎にワ
ード線が規定され、メモリブロック毎に規定されたワー
ド線は選択的にダミーセルとメモリブロックとの間で切
り離されており、ダミーセル側でワード線はフローティ
ング状態とされるものである。
のメモリブロックと、該メモリブロックにそれぞれ対応
して設けられたダミーセルとを有するフラッシュメモリ
において、メモリブロック及びダミーセルのペア毎にワ
ード線が規定され、メモリブロック毎に規定されたワー
ド線は選択的にダミーセルとメモリブロックとの間で切
り離されており、ダミーセル側でワード線はフローティ
ング状態とされるものである。
【００３１】この発明に係るフラッシュメモリは、複数
のメモリブロックと、該メモリブロックにそれぞれ対応
して設けられたダミーセルとを有するフラッシュメモリ
において、メモリブロック及びダミーセルのペア毎にワ
ード線が規定され、メモリブロック及びダミーセルのペ
アでは選択的に互いに独立してウェルが形成されてお
り、ダミーセルに形成されたウェルには所定の電位が印
加されるものである。
のメモリブロックと、該メモリブロックにそれぞれ対応
して設けられたダミーセルとを有するフラッシュメモリ
において、メモリブロック及びダミーセルのペア毎にワ
ード線が規定され、メモリブロック及びダミーセルのペ
アでは選択的に互いに独立してウェルが形成されてお
り、ダミーセルに形成されたウェルには所定の電位が印
加されるものである。
【００３２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１において、１〜５はフラッシュメモ
リセル（以下単にメモリセルという）が配置されたメモ
リブロック、１１〜１５は冗長回路であり、冗長回路１
１〜１５には、メモリブロック１〜５においてフラッシ
ュメモリセルに不良があった際に置換するフラッシュメ
モリセルが配置されている。なお、図１に示す例では、
メモリブロック２はＢＯＯＴブロックであり、冗長回路
１２はＢＯＯＴブロック２のための冗長回路である。メ
モリブロック１〜５に対してビット線（ＢｉｔＬｉｎ
ｅ）ＢＬ０〜１５が規定されており、冗長回路１１〜１
５にはスペアビット線（Ｓｐａｒｅ Ｂｉｔ Ｌｉｎ
ｅ）ＳＢＬ１及び２が規定されている。
説明する。 実施の形態１．図１において、１〜５はフラッシュメモ
リセル（以下単にメモリセルという）が配置されたメモ
リブロック、１１〜１５は冗長回路であり、冗長回路１
１〜１５には、メモリブロック１〜５においてフラッシ
ュメモリセルに不良があった際に置換するフラッシュメ
モリセルが配置されている。なお、図１に示す例では、
メモリブロック２はＢＯＯＴブロックであり、冗長回路
１２はＢＯＯＴブロック２のための冗長回路である。メ
モリブロック１〜５に対してビット線（ＢｉｔＬｉｎ
ｅ）ＢＬ０〜１５が規定されており、冗長回路１１〜１
５にはスペアビット線（Ｓｐａｒｅ Ｂｉｔ Ｌｉｎ
ｅ）ＳＢＬ１及び２が規定されている。
【００３３】ビット線及びスペアビット線ＳＢＬ１及び
２を横切るようにして、メモリブロック２及び冗長回路
に沿って補助ライン６及び７が規定されている。メモリ
ブロック１とメモリブロック２との間において、ビット
線ＢＬ０〜ＢＬ１５にはそれぞれスイッチ２０〜３５が
設けられている。同様にして、メモリブロック２とメモ
リブロック３との間において、ビット線ＢＬ０〜ＢＬ１
５にはそれぞれスイッチ８０〜９５が設けられている。
そして、スイッチ２０〜３５及び８０〜９５によって、
後述するように、メモリブロック２について、ビット線
ＢＬ０〜ＢＬ１５が接続されることになる。補助ライン
６とビット線ＢＬ０〜ＢＬ１５及びスペアビット線ＳＢ
Ｌ１及びＳＢＬ２との交点にはそれぞれスイッチ４０〜
５７が設けられている。同様に、補助ライン７とビット
線ＢＬ０〜ＢＬ１５及びスペアビット線ＳＢＬ１及びＳ
ＢＬ２との交点にもそれぞれスイッチ６０〜７７が設け
られている。そして、後述するように、スイッチ４０〜
５７によって、メモリブロック２に関して、スペアビッ
ト線ＳＢＬ１及びＳＢＬ２とビット線ＢＬ０〜ＢＬ１５
とが補助ライン６を介して接続される。また、スイッチ
６０〜７７によって、メモリブロック２に関して、スペ
アビット線ＳＢＬ１及びＳＢＬ２とビット線ＢＬ０〜Ｂ
Ｌ１５とが補助ライン７を介して接続される。
２を横切るようにして、メモリブロック２及び冗長回路
に沿って補助ライン６及び７が規定されている。メモリ
ブロック１とメモリブロック２との間において、ビット
線ＢＬ０〜ＢＬ１５にはそれぞれスイッチ２０〜３５が
設けられている。同様にして、メモリブロック２とメモ
リブロック３との間において、ビット線ＢＬ０〜ＢＬ１
５にはそれぞれスイッチ８０〜９５が設けられている。
そして、スイッチ２０〜３５及び８０〜９５によって、
後述するように、メモリブロック２について、ビット線
ＢＬ０〜ＢＬ１５が接続されることになる。補助ライン
６とビット線ＢＬ０〜ＢＬ１５及びスペアビット線ＳＢ
Ｌ１及びＳＢＬ２との交点にはそれぞれスイッチ４０〜
５７が設けられている。同様に、補助ライン７とビット
線ＢＬ０〜ＢＬ１５及びスペアビット線ＳＢＬ１及びＳ
ＢＬ２との交点にもそれぞれスイッチ６０〜７７が設け
られている。そして、後述するように、スイッチ４０〜
５７によって、メモリブロック２に関して、スペアビッ
ト線ＳＢＬ１及びＳＢＬ２とビット線ＢＬ０〜ＢＬ１５
とが補助ライン６を介して接続される。また、スイッチ
６０〜７７によって、メモリブロック２に関して、スペ
アビット線ＳＢＬ１及びＳＢＬ２とビット線ＢＬ０〜Ｂ
Ｌ１５とが補助ライン７を介して接続される。
【００３４】上述のスイッチ２０〜３５、４０〜５７、
６０〜７７、及び８０〜９５の各々は、例えばトランジ
スタであり、トランジスタのゲートに与えられる制御信
号線の電位がハイレベル（Ｈ）であると、ソース／ドレ
イン間がオン（ＯＮ）される。また、制御信号線の電位
がロウレベル（Ｌ）であると、ソース／ドレイン間がオ
フ（ＯＦＦ）される。図１において、オン状態のスイッ
チを黒丸印で示し、オフ状態のスイッチを白丸印で示
す。
６０〜７７、及び８０〜９５の各々は、例えばトランジ
スタであり、トランジスタのゲートに与えられる制御信
号線の電位がハイレベル（Ｈ）であると、ソース／ドレ
イン間がオン（ＯＮ）される。また、制御信号線の電位
がロウレベル（Ｌ）であると、ソース／ドレイン間がオ
フ（ＯＦＦ）される。図１において、オン状態のスイッ
チを黒丸印で示し、オフ状態のスイッチを白丸印で示
す。
【００３５】次に動作について説明する。図１におい
て、ビット線ＢＬ０〜ＢＬ１５のいずれかがスペアビッ
ト線ＳＢＬ１又はＳＢＬ２に置換される前においては、
スイッチ２０〜３５及び８０〜９５はオン、スイッチ４
０〜５７及び６０〜７７はオフとなっている。この結
果、ビット線ＢＬ０〜ＢＬ１５はメモリブロック（ＢＯ
ＯＴブロック）２に関してメモリブロック１及び３〜５
と接続された状態になる。
て、ビット線ＢＬ０〜ＢＬ１５のいずれかがスペアビッ
ト線ＳＢＬ１又はＳＢＬ２に置換される前においては、
スイッチ２０〜３５及び８０〜９５はオン、スイッチ４
０〜５７及び６０〜７７はオフとなっている。この結
果、ビット線ＢＬ０〜ＢＬ１５はメモリブロック（ＢＯ
ＯＴブロック）２に関してメモリブロック１及び３〜５
と接続された状態になる。
【００３６】いま、ウェハテスト０（ＷＴ０）におい
て、メモリブロック５に不良メモリセル８が見つかった
とすると、ビット線ＢＬ８をスペアビット線ＳＢＬ１と
置換する。この際、メモリブロック２はＢＯＯＴブロッ
クであるので、ＢＯＯＴブロックにおいては、ビット線
ＢＬ８に対応するメモリセルを冗長回路１２のメモリセ
ルと置換しない。つまり、冗長回路１２には置換メモリ
セルが形成されない。
て、メモリブロック５に不良メモリセル８が見つかった
とすると、ビット線ＢＬ８をスペアビット線ＳＢＬ１と
置換する。この際、メモリブロック２はＢＯＯＴブロッ
クであるので、ＢＯＯＴブロックにおいては、ビット線
ＢＬ８に対応するメモリセルを冗長回路１２のメモリセ
ルと置換しない。つまり、冗長回路１２には置換メモリ
セルが形成されない。
【００３７】この際には、メモリブロック５に不良メモ
リセル８があるため、図２に示すように、前述の状態か
ら、スイッチ２８及び８８がオフされ、スイッチ４８、
５６、６８、及び７６がオンされる。つまり、スイッチ
２０〜２７、２９〜３５、８０〜８７、８９〜９５、４
８、５６、６８、及び７６がオン、スイッチ４０〜４
７、４９〜５５、６０〜６７、６９〜７５、２８、５
７、７７、及び８８はオフとされる。この結果、ビット
線ＢＬ８をスペアビット線ＳＢＬ１と置換するした際に
は、スペアビット線ＳＢＬ１はスイッチ５６がオンして
いるから、スイッチ５６で補助ライン６と接続される。
さらに、スイッチ４８がオンしているから、スイッチ４
８で補助ライン６はビット線ＢＬ８と接続され、ビット
線ＢＬ８は、スイッチ６８で補助ライン７に接続され
る。そして、補助ライン７はスイッチ７６でスペアビッ
ト線ＳＢＬ１に接続される。言い換えると、スペアビッ
ト線ＳＢＬ１は冗長回路１２を迂回して、補助ライン６
及び７を介してメモリブロック２に接続されることにな
る（メモリブロック２については、冗長回路で置き換え
られないことになる）。
リセル８があるため、図２に示すように、前述の状態か
ら、スイッチ２８及び８８がオフされ、スイッチ４８、
５６、６８、及び７６がオンされる。つまり、スイッチ
２０〜２７、２９〜３５、８０〜８７、８９〜９５、４
８、５６、６８、及び７６がオン、スイッチ４０〜４
７、４９〜５５、６０〜６７、６９〜７５、２８、５
７、７７、及び８８はオフとされる。この結果、ビット
線ＢＬ８をスペアビット線ＳＢＬ１と置換するした際に
は、スペアビット線ＳＢＬ１はスイッチ５６がオンして
いるから、スイッチ５６で補助ライン６と接続される。
さらに、スイッチ４８がオンしているから、スイッチ４
８で補助ライン６はビット線ＢＬ８と接続され、ビット
線ＢＬ８は、スイッチ６８で補助ライン７に接続され
る。そして、補助ライン７はスイッチ７６でスペアビッ
ト線ＳＢＬ１に接続される。言い換えると、スペアビッ
ト線ＳＢＬ１は冗長回路１２を迂回して、補助ライン６
及び７を介してメモリブロック２に接続されることにな
る（メモリブロック２については、冗長回路で置き換え
られないことになる）。
【００３８】上述の説明では、メモリブロック５に不良
メモリセル８がある場合について説明したが、スイッチ
のオンオフ制御は、ＷＴ０を実施した際得られる救済情
報（不良メモリセルの位置情報）に基づいて決定され
る。
メモリセル８がある場合について説明したが、スイッチ
のオンオフ制御は、ＷＴ０を実施した際得られる救済情
報（不良メモリセルの位置情報）に基づいて決定され
る。
【００３９】上述の説明から明らかなように、スイッチ
２０〜３５、４０〜５７、６０〜７７、及び８０〜９５
と補助ライン６及び７とは置換手段として動作する。
２０〜３５、４０〜５７、６０〜７７、及び８０〜９５
と補助ライン６及び７とは置換手段として動作する。
【００４０】上述のように、ＢＯＯＴブロック以外のメ
モリブロックにおいて不良メモリセルがあった場合にお
いても、ＢＯＯＴブロックについては、冗長回路で置換
しない。このため、ＷＴＯにおいて、冗長回路について
最低限のテストしか行わない関係上冗長回路に潜在的な
不良メモリセルがあり、ＢＯＯＴブロックに対して書き
込み／消去を繰り返して行っても、ＢＯＯＴブロックに
ついては冗長回路が用いられていないから、冗長回路に
おいてメモリセルの破壊が起こることがない。このた
め、ＷＴ１において、ＢＯＯＴブロックに対応する冗長
回路にメモリセル破壊が発生することがなく、歩留りの
低下を防止することができる。つまり、ＢＯＯＴブロッ
ク以外のメモリブロックにおいて不良メモリセルがあっ
た場合においてもＢＯＯＴブロックについては、冗長回
路で置換しないから、ＢＯＯＴブロックについて繰り返
し書き込み／消去を行っても、ＢＯＯＴブロックに対応
する冗長回路のメモリセル不良が原因となって、歩留り
が低下することがない。
モリブロックにおいて不良メモリセルがあった場合にお
いても、ＢＯＯＴブロックについては、冗長回路で置換
しない。このため、ＷＴＯにおいて、冗長回路について
最低限のテストしか行わない関係上冗長回路に潜在的な
不良メモリセルがあり、ＢＯＯＴブロックに対して書き
込み／消去を繰り返して行っても、ＢＯＯＴブロックに
ついては冗長回路が用いられていないから、冗長回路に
おいてメモリセルの破壊が起こることがない。このた
め、ＷＴ１において、ＢＯＯＴブロックに対応する冗長
回路にメモリセル破壊が発生することがなく、歩留りの
低下を防止することができる。つまり、ＢＯＯＴブロッ
ク以外のメモリブロックにおいて不良メモリセルがあっ
た場合においてもＢＯＯＴブロックについては、冗長回
路で置換しないから、ＢＯＯＴブロックについて繰り返
し書き込み／消去を行っても、ＢＯＯＴブロックに対応
する冗長回路のメモリセル不良が原因となって、歩留り
が低下することがない。
【００４１】なお、ＢＯＯＴブロックに不良メモリセル
が存在した場合には、冗長回路への置換ができなくなる
が、ＷＴ１の際にＢＯＯＴブロックに不良メモリセルが
発見された場合のテスト上のコスト損失に比べてその損
失は極めて小さい。このため、冗長回路のメモリセルに
不良が起こって歩留りが低下する場合に比べればその損
失は極めて少ない。
が存在した場合には、冗長回路への置換ができなくなる
が、ＷＴ１の際にＢＯＯＴブロックに不良メモリセルが
発見された場合のテスト上のコスト損失に比べてその損
失は極めて小さい。このため、冗長回路のメモリセルに
不良が起こって歩留りが低下する場合に比べればその損
失は極めて少ない。
【００４２】実施の形態１では、ＢＯＯＴブロックのよ
うに、アクセス頻度の高いメモリブロックについて、他
のメモリブロックで不良メモリセルが発見された場合に
おいても、冗長回路で置換しないようにしたが、アクセ
ス頻度の高さの代わりにメモリブロックのサイズで置換
するか否かを決めるようにしてもよい。例えば、図１に
おいて、メモリブロック１が１６ｋバイト、メモリブロ
ック２が４ｋバイト、そして、メモリブロック３〜５の
各々が６４ｋバイトであるとした際、面積的に最も不良
メモリセルが存在する確率の小さいメモリブロック２に
ついて、他のメモリブロックに不良メモリセルがあった
場合にも、冗長回路と置換しないようにしてもよい。
うに、アクセス頻度の高いメモリブロックについて、他
のメモリブロックで不良メモリセルが発見された場合に
おいても、冗長回路で置換しないようにしたが、アクセ
ス頻度の高さの代わりにメモリブロックのサイズで置換
するか否かを決めるようにしてもよい。例えば、図１に
おいて、メモリブロック１が１６ｋバイト、メモリブロ
ック２が４ｋバイト、そして、メモリブロック３〜５の
各々が６４ｋバイトであるとした際、面積的に最も不良
メモリセルが存在する確率の小さいメモリブロック２に
ついて、他のメモリブロックに不良メモリセルがあった
場合にも、冗長回路と置換しないようにしてもよい。
【００４３】このように、面積的に最も不良メモリセル
が存在するメモリブロックについて、他のメモリブロッ
クに不良メモリセルがあった場合にも、冗長回路と置換
しないようにすれば、このメモリブロック自体に不良メ
モリセルが存在する確率が小さいのであるから、当該メ
モリセルに不良メモリセルがあった場合に、冗長回路へ
置換できなくなる確率を低減することができる。
が存在するメモリブロックについて、他のメモリブロッ
クに不良メモリセルがあった場合にも、冗長回路と置換
しないようにすれば、このメモリブロック自体に不良メ
モリセルが存在する確率が小さいのであるから、当該メ
モリセルに不良メモリセルがあった場合に、冗長回路へ
置換できなくなる確率を低減することができる。
【００４４】また、図１において、ＢＯＯＴブロック２
又は面積最小のメモリブロックに対応する冗長回路１２
を形成しないようにしてもよい。つまり、冗長回路１２
は使用させることがないのであるから、フラッシュメモ
リをレイアウトする際、ＢＯＯＴブロック又は面積最小
のメモリブロックについて冗長回路１２を形成しないよ
うにしてレイアウトを行う。
又は面積最小のメモリブロックに対応する冗長回路１２
を形成しないようにしてもよい。つまり、冗長回路１２
は使用させることがないのであるから、フラッシュメモ
リをレイアウトする際、ＢＯＯＴブロック又は面積最小
のメモリブロックについて冗長回路１２を形成しないよ
うにしてレイアウトを行う。
【００４５】このようにして、冗長回路１２を形成しな
いようにレイアウトを行えば、メモリサイズを小さくで
きることになる。
いようにレイアウトを行えば、メモリサイズを小さくで
きることになる。
【００４６】実施の形態２．図３において、Ｗ０〜Ｗ９
はワード線を表す。なお、図３において、図２に示す例
と同一の構成要素については同一の参照番号が付されて
いる。図３では、メモリブロック（例えば、ＢＯＯＴブ
ロック）２において、ワード線Ｗ２及びＷ３が切断され
て、ワード線Ｗ２及びＷ３が冗長回路１２から切り離さ
れている（以下冗長回路１２に存在するワード線に参照
符号１２１及び１２２を付す）。そして、ワード線１２
１及び１２２は接地されている。
はワード線を表す。なお、図３において、図２に示す例
と同一の構成要素については同一の参照番号が付されて
いる。図３では、メモリブロック（例えば、ＢＯＯＴブ
ロック）２において、ワード線Ｗ２及びＷ３が切断され
て、ワード線Ｗ２及びＷ３が冗長回路１２から切り離さ
れている（以下冗長回路１２に存在するワード線に参照
符号１２１及び１２２を付す）。そして、ワード線１２
１及び１２２は接地されている。
【００４７】図３においては、スイッチ２０〜２７、２
９〜３５、８０〜８７、８９〜９５、４８、５６、６
８、及び７６がオン、スイッチ４０〜４７、４９〜５
５、６０〜６７、６９〜７５、２８、５７、７７、及び
８８はオフとされている。この結果、スペアビット線Ｓ
ＢＬ１はスイッチ５６で補助ライン６と接続される。さ
らに、スイッチ４８で補助ライン６はビット線ＢＬ８と
接続され、ビット線ＢＬ８は、スイッチ６８で補助ライ
ン７に接続される。そして、補助ライン７はスイッチ７
６でスペアビット線ＳＢＬ１に接続される。つまり、ス
ペアビット線ＳＢＬ１は冗長回路１２を迂回して、補助
ライン６及び７を介してメモリブロック２に接続される
ことになる。前述のように、ワード線１２１及び１２２
が接地されており、冗長回路１２においては、ワード線
１２１及び１２２がグランド電位に接続される。
９〜３５、８０〜８７、８９〜９５、４８、５６、６
８、及び７６がオン、スイッチ４０〜４７、４９〜５
５、６０〜６７、６９〜７５、２８、５７、７７、及び
８８はオフとされている。この結果、スペアビット線Ｓ
ＢＬ１はスイッチ５６で補助ライン６と接続される。さ
らに、スイッチ４８で補助ライン６はビット線ＢＬ８と
接続され、ビット線ＢＬ８は、スイッチ６８で補助ライ
ン７に接続される。そして、補助ライン７はスイッチ７
６でスペアビット線ＳＢＬ１に接続される。つまり、ス
ペアビット線ＳＢＬ１は冗長回路１２を迂回して、補助
ライン６及び７を介してメモリブロック２に接続される
ことになる。前述のように、ワード線１２１及び１２２
が接地されており、冗長回路１２においては、ワード線
１２１及び１２２がグランド電位に接続される。
【００４８】次に動作について説明する。図３及び図４
を参照して、メモリセルに対して書き込み／消去を行う
際、メモリセルの閾値電圧（Ｖｔｈ）を高くする場合に
は、図１４に示すコントロールゲートに＋１０ボルトを
印加し、ベースに０ボルトを印加する。一方、Ｖｔｈを
低くする場合には、コントロールゲートに−１０ボルト
を印加し、ベースに＋１０ボルトを印加する。メモリセ
ルの閾値電圧Ｖｔｈを低く設定した際には、メモリブロ
ック２においては、メモリセルに２０ボルトの電圧が印
加されるが、冗長回路１２においては、ワード線１２１
及び１２２がワード線Ｗ２及びＷ３から切り離され、し
かもグランド電位に接続されているから、冗長回路１２
のメモリセルには１０ボルトの電圧が印加されるだけで
ある。
を参照して、メモリセルに対して書き込み／消去を行う
際、メモリセルの閾値電圧（Ｖｔｈ）を高くする場合に
は、図１４に示すコントロールゲートに＋１０ボルトを
印加し、ベースに０ボルトを印加する。一方、Ｖｔｈを
低くする場合には、コントロールゲートに−１０ボルト
を印加し、ベースに＋１０ボルトを印加する。メモリセ
ルの閾値電圧Ｖｔｈを低く設定した際には、メモリブロ
ック２においては、メモリセルに２０ボルトの電圧が印
加されるが、冗長回路１２においては、ワード線１２１
及び１２２がワード線Ｗ２及びＷ３から切り離され、し
かもグランド電位に接続されているから、冗長回路１２
のメモリセルには１０ボルトの電圧が印加されるだけで
ある。
【００４９】上述のように、この実施の形態２によれ
ば、ワード線１２１及び１２２がワード線Ｗ２及びＷ３
から切り離され、しかもグランド電位に接続されている
から、データ書き換えの際、冗長回路１２においては、
メモリセルのコントロールゲートに印加される電圧が常
に０ボルトとなる。このため、図１４に示す絶縁膜１０
３及び酸化膜１０４（図１４）にかかる電圧は最大で１
０ボルト（つまり、従来の半分）となって、メモリセル
が破壊されにくくなる。
ば、ワード線１２１及び１２２がワード線Ｗ２及びＷ３
から切り離され、しかもグランド電位に接続されている
から、データ書き換えの際、冗長回路１２においては、
メモリセルのコントロールゲートに印加される電圧が常
に０ボルトとなる。このため、図１４に示す絶縁膜１０
３及び酸化膜１０４（図１４）にかかる電圧は最大で１
０ボルト（つまり、従来の半分）となって、メモリセル
が破壊されにくくなる。
【００５０】実施の形態３．図５において、ワード線Ｗ
２がメモリブロック２内で複数のワード線部Ｗ２１に分
割されている。なお、図示はしないが、図３に示す例と
同様に、メモリブロック２において、ワード線Ｗ２及び
Ｗ３が切断されて、ワード線Ｗ２及びＷ３が冗長回路１
２から切り離されている。
２がメモリブロック２内で複数のワード線部Ｗ２１に分
割されている。なお、図示はしないが、図３に示す例と
同様に、メモリブロック２において、ワード線Ｗ２及び
Ｗ３が切断されて、ワード線Ｗ２及びＷ３が冗長回路１
２から切り離されている。
【００５１】メモリブロック２及び冗長回路１２にわた
ってワード線杭打ＡＬ１２３が延びており、前述のワー
ド線部Ｗ２１はビア１２４によって、ワード線杭打ＡＬ
１２３に接続されている。つまり、ワード線部Ｗ２１は
ワード線杭打ＡＬ１２３及びビア１２４によって互いに
接続されている。そして、メモリアクセスの際には、所
定の電圧がワード線部Ｗ２１に印加される。図示のよう
に、冗長回路１２においては、ワード線１２１はワード
線杭打ＡＬ１２３と接続されておらず、この結果、ワー
ド線１２１はフローティング状態となる。
ってワード線杭打ＡＬ１２３が延びており、前述のワー
ド線部Ｗ２１はビア１２４によって、ワード線杭打ＡＬ
１２３に接続されている。つまり、ワード線部Ｗ２１は
ワード線杭打ＡＬ１２３及びビア１２４によって互いに
接続されている。そして、メモリアクセスの際には、所
定の電圧がワード線部Ｗ２１に印加される。図示のよう
に、冗長回路１２においては、ワード線１２１はワード
線杭打ＡＬ１２３と接続されておらず、この結果、ワー
ド線１２１はフローティング状態となる。
【００５２】上述の構成においては、ワード線１２１は
フローティング状態となっているから、データ書き換え
の際、冗長回路１２において、メモリセルのコントロー
ルゲートには高電圧が印加されない。このため、メモリ
セルの絶縁膜１０３及び酸化膜１０４（図１４）に印加
される電圧が低下することになって、メモリセルが破壊
されにくくなる。
フローティング状態となっているから、データ書き換え
の際、冗長回路１２において、メモリセルのコントロー
ルゲートには高電圧が印加されない。このため、メモリ
セルの絶縁膜１０３及び酸化膜１０４（図１４）に印加
される電圧が低下することになって、メモリセルが破壊
されにくくなる。
【００５３】実施の形態４．図６において、メモリブロ
ック２にはメモリブロック用ウェル１３１が形成され、
冗長回路１２には冗長回路用ウェル１３２が形成されて
いる。つまり、メモリブロック２及び冗長回路用ウェル
１３２にはそれぞれメモリブロック用ウェル１３１及び
冗長回路用ウェル１３２が独立して形成されている。そ
して、冗長回路用ウェル１３２は接地される（冗長回路
用ウェル１３２には電位０ボルトが印加される）。この
結果、冗長回路１２においては、メモリセルのベース１
３５に常に０ボルトが印加されることになる。一方、メ
モリブロック２においては、メモリアクセスの際、メモ
リブロック用ウェル１３１に所定の電圧が印加される。
ック２にはメモリブロック用ウェル１３１が形成され、
冗長回路１２には冗長回路用ウェル１３２が形成されて
いる。つまり、メモリブロック２及び冗長回路用ウェル
１３２にはそれぞれメモリブロック用ウェル１３１及び
冗長回路用ウェル１３２が独立して形成されている。そ
して、冗長回路用ウェル１３２は接地される（冗長回路
用ウェル１３２には電位０ボルトが印加される）。この
結果、冗長回路１２においては、メモリセルのベース１
３５に常に０ボルトが印加されることになる。一方、メ
モリブロック２においては、メモリアクセスの際、メモ
リブロック用ウェル１３１に所定の電圧が印加される。
【００５４】上述の構成においては、メモリブロック用
ウェル１３１及び冗長回路用ウェル１３２を独立して形
成して、冗長回路用ウェル１３２に電位０ボルトを印加
するようにした。これにより、冗長回路１２において、
冗長回路用ウェル１３２及びメモリセルのベース１３５
にかかる電圧は常に０ボルトとなる。その結果、メモリ
セルの絶縁膜１０３及び酸化膜１０４（図１４）にかか
る電圧は最大で１０ボルト（つまり、従来の半分）とな
って、メモリセルが破壊されにくくなる。
ウェル１３１及び冗長回路用ウェル１３２を独立して形
成して、冗長回路用ウェル１３２に電位０ボルトを印加
するようにした。これにより、冗長回路１２において、
冗長回路用ウェル１３２及びメモリセルのベース１３５
にかかる電圧は常に０ボルトとなる。その結果、メモリ
セルの絶縁膜１０３及び酸化膜１０４（図１４）にかか
る電圧は最大で１０ボルト（つまり、従来の半分）とな
って、メモリセルが破壊されにくくなる。
【００５５】実施の形態５．図７において、冗長回路１
２では、メモリセルにフローティングゲート（ＦＧ）を
形成しない。このように、冗長回路１２において、メモ
リセルにフローティングゲート（ＦＧ）を形成しない
と、メモリセルではフローティングゲートとベースとの
間における電子の行き来がない。その結果、トンネル酸
化膜１０４（図１４）が劣化することがなくなる。従っ
て、ＷＴ０、ＷＴ１、又は多数回の書き換えよる不良発
生を防止することができる。
２では、メモリセルにフローティングゲート（ＦＧ）を
形成しない。このように、冗長回路１２において、メモ
リセルにフローティングゲート（ＦＧ）を形成しない
と、メモリセルではフローティングゲートとベースとの
間における電子の行き来がない。その結果、トンネル酸
化膜１０４（図１４）が劣化することがなくなる。従っ
て、ＷＴ０、ＷＴ１、又は多数回の書き換えよる不良発
生を防止することができる。
【００５６】実施の形態６．フラッシュメモリにおいて
は、ウェハプロセスにおいて加工形状を安定させるた
め、ダミービット線がメモリブロックの両端に配置され
ることがある。つまり、図８に示すように、メモリブロ
ック１〜５の一端（図中左端）にはそれぞれダミーセル
１４１〜１４５が配置され、メモリブロック１〜５の他
端（図中右端）にはそれぞれダミーセル１４６〜１５０
が配置される。そして、ダミーセル１４１〜１４５には
ダミービット線Ｄ０が規定され、ダミーセル１４６〜１
５０にはダミービット線Ｄ１が規定されている。ダミー
セル１４１及び１４６はワード線Ｗ０及びＷ１でメモリ
ブロック１のメモリセル及び冗長回路１１（図８には示
さず）のメモリセルに接続されている。同様にして、ダ
ミーセル１４２及び１４７、ダミーセル１４３及び１４
８、ダミーセル１４４及び１４９、及びダミーセル１４
５及び１５０はそれぞれワード線Ｗ２及びＷ３、Ｗ４及
びＷ５、Ｗ６及びＷ７、Ｗ８及びＷ９でメモリブロック
２〜５のメモリセル及び冗長回路１２〜１５のメモリセ
ルに接続されている。そして、ダミービット線Ｄ０及び
Ｄ１は接地されている。一般に、これらダミーセル１４
１〜１５０は、ＷＴ０及びＷＴ１においてテストされる
ことはない。
は、ウェハプロセスにおいて加工形状を安定させるた
め、ダミービット線がメモリブロックの両端に配置され
ることがある。つまり、図８に示すように、メモリブロ
ック１〜５の一端（図中左端）にはそれぞれダミーセル
１４１〜１４５が配置され、メモリブロック１〜５の他
端（図中右端）にはそれぞれダミーセル１４６〜１５０
が配置される。そして、ダミーセル１４１〜１４５には
ダミービット線Ｄ０が規定され、ダミーセル１４６〜１
５０にはダミービット線Ｄ１が規定されている。ダミー
セル１４１及び１４６はワード線Ｗ０及びＷ１でメモリ
ブロック１のメモリセル及び冗長回路１１（図８には示
さず）のメモリセルに接続されている。同様にして、ダ
ミーセル１４２及び１４７、ダミーセル１４３及び１４
８、ダミーセル１４４及び１４９、及びダミーセル１４
５及び１５０はそれぞれワード線Ｗ２及びＷ３、Ｗ４及
びＷ５、Ｗ６及びＷ７、Ｗ８及びＷ９でメモリブロック
２〜５のメモリセル及び冗長回路１２〜１５のメモリセ
ルに接続されている。そして、ダミービット線Ｄ０及び
Ｄ１は接地されている。一般に、これらダミーセル１４
１〜１５０は、ＷＴ０及びＷＴ１においてテストされる
ことはない。
【００５７】図９を参照して、図示の例では、ワード線
Ｗ０及びＷ１が切断されて、ワード線Ｗ０及びＷ１がダ
ミーセル１４１及び１４６から切り離されている（以下
ダミーセル１４１及び１４６上に存在するワード線にそ
れぞれ参照番号１５１及び１５２を付し、ダミーワード
線と呼ぶ）。そして、ダミーワード線１５１及び１５２
は接地されている。同様にして、ワード線Ｗ２及びＷ
３、Ｗ４及びＷ５、Ｗ６及びＷ７、Ｗ８及びＷ９はそれ
ぞれダミーセル１４２及び１４７、ダミーセル１４３及
び１４８、ダミーセル１４４及び１４９、及びダミーセ
ル１４５及び１５０から切り離されている。さらに、こ
れらダミーセル上のワード線（ダミーワード線）は接地
される。
Ｗ０及びＷ１が切断されて、ワード線Ｗ０及びＷ１がダ
ミーセル１４１及び１４６から切り離されている（以下
ダミーセル１４１及び１４６上に存在するワード線にそ
れぞれ参照番号１５１及び１５２を付し、ダミーワード
線と呼ぶ）。そして、ダミーワード線１５１及び１５２
は接地されている。同様にして、ワード線Ｗ２及びＷ
３、Ｗ４及びＷ５、Ｗ６及びＷ７、Ｗ８及びＷ９はそれ
ぞれダミーセル１４２及び１４７、ダミーセル１４３及
び１４８、ダミーセル１４４及び１４９、及びダミーセ
ル１４５及び１５０から切り離されている。さらに、こ
れらダミーセル上のワード線（ダミーワード線）は接地
される。
【００５８】次に動作について説明する。図９及び図１
０を参照して、いま、ダミーセル１４１及び１４６に注
目すると、メモリセルに対して書き込み／消去を行う
際、メモリセルの閾値電圧（Ｖｔｈ）を高くする場合に
は、図１４に示すコントロールゲートに＋１０ボルトを
印加し、ベースに０ボルトを印加する。一方、Ｖｔｈを
低くする場合には、コントロールゲートに−１０ボルト
を印加し、ベースに＋１０ボルトを印加する。メモリセ
ルの閾値電圧Ｖｔｈを低く設定した際には、メモリブロ
ック１においては、メモリセルに２０ボルトの電圧が印
加されるが、ダミーセル１４１及び１４６においては、
ダミーワード線１５１及び１５２がワード線Ｗ０及びＷ
１から切り離され、しかもグランド電位に接続されてい
るから、ダミーセル１４１及び１４６には１０ボルトの
電圧が印加されるだけである。
０を参照して、いま、ダミーセル１４１及び１４６に注
目すると、メモリセルに対して書き込み／消去を行う
際、メモリセルの閾値電圧（Ｖｔｈ）を高くする場合に
は、図１４に示すコントロールゲートに＋１０ボルトを
印加し、ベースに０ボルトを印加する。一方、Ｖｔｈを
低くする場合には、コントロールゲートに−１０ボルト
を印加し、ベースに＋１０ボルトを印加する。メモリセ
ルの閾値電圧Ｖｔｈを低く設定した際には、メモリブロ
ック１においては、メモリセルに２０ボルトの電圧が印
加されるが、ダミーセル１４１及び１４６においては、
ダミーワード線１５１及び１５２がワード線Ｗ０及びＷ
１から切り離され、しかもグランド電位に接続されてい
るから、ダミーセル１４１及び１４６には１０ボルトの
電圧が印加されるだけである。
【００５９】なお、他のダミーセル１４２〜１４５及び
１４７〜１５０についても、同様に、１０ボルトの電圧
が印加されることになる。
１４７〜１５０についても、同様に、１０ボルトの電圧
が印加されることになる。
【００６０】上述のように、この実施の形態６によれ
ば、ダミーワード線がワード線Ｗ０〜Ｗ９から切り離さ
れ、しかもグランド電位に接続されているから、データ
書き換えの際、ダミーセルのコントロールゲートに印加
される電圧が常に０ボルトとなるから、図１４に示す絶
縁膜１０３及び酸化膜１０４にかかる電圧は最大で１０
ボルト（つまり、従来の半分）となって、ダミーセルが
破壊されにくくなる。
ば、ダミーワード線がワード線Ｗ０〜Ｗ９から切り離さ
れ、しかもグランド電位に接続されているから、データ
書き換えの際、ダミーセルのコントロールゲートに印加
される電圧が常に０ボルトとなるから、図１４に示す絶
縁膜１０３及び酸化膜１０４にかかる電圧は最大で１０
ボルト（つまり、従来の半分）となって、ダミーセルが
破壊されにくくなる。
【００６１】図９に示す例では、ワード線Ｗ０〜Ｗ９を
ダミーセル１４１〜１５０から切り離し、ダミーワード
線を接地しているが、例えば、ＢＯＯＴブロックに対応
するダミーセルについてのみ、ワード線をダミーセルか
ら切り離して、当該ダミーワード線を接地するようにし
てもよい。つまり、ワード線を選択的にダミーセルから
切り離し、当該ダミーワード線を接地するようにしても
よい。
ダミーセル１４１〜１５０から切り離し、ダミーワード
線を接地しているが、例えば、ＢＯＯＴブロックに対応
するダミーセルについてのみ、ワード線をダミーセルか
ら切り離して、当該ダミーワード線を接地するようにし
てもよい。つまり、ワード線を選択的にダミーセルから
切り離し、当該ダミーワード線を接地するようにしても
よい。
【００６２】実施の形態７．図１１において、ワード線
Ｗ１がメモリブロック１内で複数のワード線部Ｗ１１に
分割されている。なお、図示はしないが、図９に示す例
と同様に、メモリブロック１において、ワード線Ｗ０及
びＷ１が切断されて、ワード線Ｗ０及びＷ１がダミーセ
ル１４１及び１４２から切り離されている。
Ｗ１がメモリブロック１内で複数のワード線部Ｗ１１に
分割されている。なお、図示はしないが、図９に示す例
と同様に、メモリブロック１において、ワード線Ｗ０及
びＷ１が切断されて、ワード線Ｗ０及びＷ１がダミーセ
ル１４１及び１４２から切り離されている。
【００６３】メモリブロック１及びダミーセル１４１及
び１４２にわたってワード線杭打ＡＬ１２３が延びてお
り、前述のワード線部Ｗ１１はビア１２４によって、ワ
ード線杭打ＡＬ１２３に接続されている。つまり、ワー
ド線部Ｗ１１はワード線杭打ＡＬ１２３及びビア１２４
によって互いに接続されている。そして、メモリアクセ
スの際には、所定の電圧がワード線部Ｗ１１に印加され
る。図示のように、ダミーセル１４１及び１４６におい
ては、ダミーワード線１５１及び１５２はワード線杭打
ＡＬ１２３と接続されておらず、この結果、ダミーワー
ド線１５１及び１５２はフローティング状態となる。
び１４２にわたってワード線杭打ＡＬ１２３が延びてお
り、前述のワード線部Ｗ１１はビア１２４によって、ワ
ード線杭打ＡＬ１２３に接続されている。つまり、ワー
ド線部Ｗ１１はワード線杭打ＡＬ１２３及びビア１２４
によって互いに接続されている。そして、メモリアクセ
スの際には、所定の電圧がワード線部Ｗ１１に印加され
る。図示のように、ダミーセル１４１及び１４６におい
ては、ダミーワード線１５１及び１５２はワード線杭打
ＡＬ１２３と接続されておらず、この結果、ダミーワー
ド線１５１及び１５２はフローティング状態となる。
【００６４】上述の構成においては、ダミーワード線１
５１及び１５２はフローティング状態となっているか
ら、データ書き換えの際、ダミーセル１４１及び１４２
において、メモリセルのコントロールゲートには高電圧
が印加されず、メモリセルの絶縁膜１０３及び酸化膜１
０４（図１４）に印加される電圧が低下することになっ
て、ダミーセルが破壊されにくくなる。
５１及び１５２はフローティング状態となっているか
ら、データ書き換えの際、ダミーセル１４１及び１４２
において、メモリセルのコントロールゲートには高電圧
が印加されず、メモリセルの絶縁膜１０３及び酸化膜１
０４（図１４）に印加される電圧が低下することになっ
て、ダミーセルが破壊されにくくなる。
【００６５】実施の形態８．図１２において、メモリブ
ロック１にはメモリブロック用ウェル１３１が形成さ
れ、ダミーセル１４１及び１４６にはそれぞれダミーセ
ル用ウェル１６１及び１６２が形成されている。つま
り、メモリブロック１及びダミーセル１４１及び１４２
にはそれぞれメモリブロック用ウェル１３１及びダミー
セル用ウェル１６１及び１６２が独立して形成されてい
る。そして、ダミーセル用ウェル１６１及び１６２は接
地される（ダミーセル用ウェル１６１及び１６２には電
位０ボルトが印加される）。この結果、ダミーセル１４
１及び１４２の各々においては、そのベース１３５に常
に０ボルトが印加されることになる。一方、メモリブロ
ック１においては、メモリアクセスの際、メモリブロッ
ク用ウェル１３１に所定の電圧が印加される。
ロック１にはメモリブロック用ウェル１３１が形成さ
れ、ダミーセル１４１及び１４６にはそれぞれダミーセ
ル用ウェル１６１及び１６２が形成されている。つま
り、メモリブロック１及びダミーセル１４１及び１４２
にはそれぞれメモリブロック用ウェル１３１及びダミー
セル用ウェル１６１及び１６２が独立して形成されてい
る。そして、ダミーセル用ウェル１６１及び１６２は接
地される（ダミーセル用ウェル１６１及び１６２には電
位０ボルトが印加される）。この結果、ダミーセル１４
１及び１４２の各々においては、そのベース１３５に常
に０ボルトが印加されることになる。一方、メモリブロ
ック１においては、メモリアクセスの際、メモリブロッ
ク用ウェル１３１に所定の電圧が印加される。
【００６６】上述の構成においては、メモリブロック用
ウェル１３１及びダミーセル用ウェル１６１及び１６２
を独立して形成して、ダミーセル用ウェル１６１及び１
６２に電位０ボルトを印加するようにしたから、冗長回
路１２において、ダミーセル用ウェル１６１及び１６２
及びそのベースにかかる電圧は常に０ボルトとなり、そ
の結果、ダミーセル１４１及び１４６の絶縁膜１０３及
び酸化膜１０４（図１４）にかかる電圧は最大で１０ボ
ルト（つまり、従来の半分）となって、ダミーセルが破
壊されにくくなる。
ウェル１３１及びダミーセル用ウェル１６１及び１６２
を独立して形成して、ダミーセル用ウェル１６１及び１
６２に電位０ボルトを印加するようにしたから、冗長回
路１２において、ダミーセル用ウェル１６１及び１６２
及びそのベースにかかる電圧は常に０ボルトとなり、そ
の結果、ダミーセル１４１及び１４６の絶縁膜１０３及
び酸化膜１０４（図１４）にかかる電圧は最大で１０ボ
ルト（つまり、従来の半分）となって、ダミーセルが破
壊されにくくなる。
【００６７】
【発明の効果】以上のように、この発明によれば、メモ
リブロックの内少なくとも一つの予め定められたメモリ
ブロック以外のメモリブロックでメモリセル不良が生じ
た際予め定められたメモリブロックに対応する冗長回路
を除く残りの冗長回路で置換するようにしたので、予め
定められたメモリブロック以外のメモリブロックにおい
て不良メモリセルがあった場合においても、予め定めら
れたメモリブロックについては、冗長回路で置換しない
から、予め定められたメモリブロックについて繰り返し
書き込み／消去を行っても、予め定められたメモリブロ
ックに対応する冗長回路のメモリセル不良が原因となっ
て、歩留りが低下することがないという効果がある。
リブロックの内少なくとも一つの予め定められたメモリ
ブロック以外のメモリブロックでメモリセル不良が生じ
た際予め定められたメモリブロックに対応する冗長回路
を除く残りの冗長回路で置換するようにしたので、予め
定められたメモリブロック以外のメモリブロックにおい
て不良メモリセルがあった場合においても、予め定めら
れたメモリブロックについては、冗長回路で置換しない
から、予め定められたメモリブロックについて繰り返し
書き込み／消去を行っても、予め定められたメモリブロ
ックに対応する冗長回路のメモリセル不良が原因となっ
て、歩留りが低下することがないという効果がある。
【００６８】この発明によれば、メモリブロックの内少
なくとも一つの予め定められたメモリブロックを除く残
りのメモリブロックに対応してそれぞれ冗長回路を形成
して、メモリブロックにはビット線を規定し、冗長回路
にはスペアビット線を規定して、予め定められたメモリ
ブロック以外のメモリブロックでメモリセル不良が生じ
て不良メモリセルに対応するビット線がスペアビット線
で置き換えられると、スペアビット線を予め定められた
メモリブロックに接続するように構成したので、つま
り、予め定められたメモリブロックに対応する冗長回路
は存在しないので、メモリセル不良が原因となって、歩
留りが低下することがないという効果がある。
なくとも一つの予め定められたメモリブロックを除く残
りのメモリブロックに対応してそれぞれ冗長回路を形成
して、メモリブロックにはビット線を規定し、冗長回路
にはスペアビット線を規定して、予め定められたメモリ
ブロック以外のメモリブロックでメモリセル不良が生じ
て不良メモリセルに対応するビット線がスペアビット線
で置き換えられると、スペアビット線を予め定められた
メモリブロックに接続するように構成したので、つま
り、予め定められたメモリブロックに対応する冗長回路
は存在しないので、メモリセル不良が原因となって、歩
留りが低下することがないという効果がある。
【００６９】この発明によれば、予め定められたメモリ
ブロックに規定されたワード線を予め定められたメモリ
ブロックに対応する冗長回路と予め定められたメモリブ
ロックとの間で切り離して、予め定められたメモリブロ
ックに対応する冗長回路側でワード線に所定の電位を印
加するように構成したので、メモリセルが破壊されにく
くなるという効果がある。
ブロックに規定されたワード線を予め定められたメモリ
ブロックに対応する冗長回路と予め定められたメモリブ
ロックとの間で切り離して、予め定められたメモリブロ
ックに対応する冗長回路側でワード線に所定の電位を印
加するように構成したので、メモリセルが破壊されにく
くなるという効果がある。
【００７０】この発明によれば、予め定められたメモリ
ブロックに規定されたワード線を予め定められたメモリ
ブロックに対応する冗長回路と予め定められたメモリブ
ロックとの間で切り離し、予め定められたメモリブロッ
クに対応する冗長回路でワード線をフローティング状態
とするように構成したので、メモリセルが破壊されにく
くなるという効果がある。
ブロックに規定されたワード線を予め定められたメモリ
ブロックに対応する冗長回路と予め定められたメモリブ
ロックとの間で切り離し、予め定められたメモリブロッ
クに対応する冗長回路でワード線をフローティング状態
とするように構成したので、メモリセルが破壊されにく
くなるという効果がある。
【００７１】この発明によれば、予め定められたメモリ
ブロック及び予め定められたメモリブロックに対応する
冗長回路に互いに独立してウェルを形成して、予め定め
られたメモリブロックに対応する冗長回路に形成された
ウェルに所定の電位を印加するように構成したので、メ
モリセルが破壊されにくくなるという効果がある。
ブロック及び予め定められたメモリブロックに対応する
冗長回路に互いに独立してウェルを形成して、予め定め
られたメモリブロックに対応する冗長回路に形成された
ウェルに所定の電位を印加するように構成したので、メ
モリセルが破壊されにくくなるという効果がある。
【００７２】この発明によれば、予め定められたメモリ
ブロックに対応する冗長回路ではメモリセルにフローテ
ィングゲートが形成されないように構成したので、メモ
リセルが破壊されにくくなるという効果がある。
ブロックに対応する冗長回路ではメモリセルにフローテ
ィングゲートが形成されないように構成したので、メモ
リセルが破壊されにくくなるという効果がある。
【００７３】この発明によれば、メモリブロック毎に規
定されたワード線を選択的にダミーセルとメモリブロッ
クとの間で切り離して、ダミーセル側でワード線に所定
の電位を印加するように構成したので、ダミーセルが破
壊されにくくなるという効果がある。
定されたワード線を選択的にダミーセルとメモリブロッ
クとの間で切り離して、ダミーセル側でワード線に所定
の電位を印加するように構成したので、ダミーセルが破
壊されにくくなるという効果がある。
【００７４】この発明によれば、メモリブロック毎に規
定されたワード線を選択的にダミーセルとメモリブロッ
クとの間で切り離して、ダミーセル側でワード線をフロ
ーティング状態とするように構成したので、ダミーセル
が破壊されにくくなるという効果がある。
定されたワード線を選択的にダミーセルとメモリブロッ
クとの間で切り離して、ダミーセル側でワード線をフロ
ーティング状態とするように構成したので、ダミーセル
が破壊されにくくなるという効果がある。
【００７５】この発明によれば、メモリブロック及びダ
ミーセルのペアに選択的に互いに独立してウェルを形成
して、ダミーセルに形成されたウェルに所定の電位を印
加するように構成したので、ダミーセルが破壊されにく
くなるという効果がある。
ミーセルのペアに選択的に互いに独立してウェルを形成
して、ダミーセルに形成されたウェルに所定の電位を印
加するように構成したので、ダミーセルが破壊されにく
くなるという効果がある。
【図１】 この発明の実施の形態１によるフラッシュメ
モリを示す構成図である。
モリを示す構成図である。
【図２】 図１において、冗長回路で置換後のフラッシ
ュメモリを示す図である。
ュメモリを示す図である。
【図３】 この発明の実施の形態２によるフラッシュメ
モリを示す構成図である。
モリを示す構成図である。
【図４】 図３に示すフラッシュメモリの断面図であ
る。
る。
【図５】 この発明の実施の形態３によるフラッシュメ
モリを示す断面図である。
モリを示す断面図である。
【図６】 この発明の実施の形態４によるフラッシュメ
モリを示す断面図である。
モリを示す断面図である。
【図７】 この発明の実施の形態５によるフラッシュメ
モリを示す断面図である。
モリを示す断面図である。
【図８】 ダミーセルを有するフラッシュメモリを示す
構成図である。
構成図である。
【図９】 この発明の実施の形態６によるフラッシュメ
モリを示す構成図である。
モリを示す構成図である。
【図１０】 図９に示すフラッシュメモリの断面図であ
る。
る。
【図１１】 この発明の実施の形態７によるフラッシュ
メモリを示す構成図である。
メモリを示す構成図である。
【図１２】 この発明の実施の形態８によるフラッシュ
メモリを示す構成図である。
メモリを示す構成図である。
【図１３】 従来のフラッシュメモリを示す構成図であ
る。
る。
【図１４】 フラッシュメモリセルを示す断面図であ
る。
る。
１〜５ メモリブロック、６，７ 補助ライン、１１〜
１５ 冗長回路、２０〜３５，４０〜５７，６０〜７
７，８０〜９５ スイッチ、１２１，１２２ ワード
線、１２４ ビア、１３１ メモリブロック用ウェル、
１３２ 冗長回路用ウェル、１４１〜１５０ ダミーセ
ル、１５１，１５２ ダミーワード線、１６１，１６２
ダミーセル用ウェル。
１５ 冗長回路、２０〜３５，４０〜５７，６０〜７
７，８０〜９５ スイッチ、１２１，１２２ ワード
線、１２４ ビア、１３１ メモリブロック用ウェル、
１３２ 冗長回路用ウェル、１４１〜１５０ ダミーセ
ル、１５１，１５２ ダミーワード線、１６１，１６２
ダミーセル用ウェル。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大谷 直己
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 杉田 充
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD03
AD07 AD13 AE08
5L106 AA10 CC01 CC17
Claims (12)
- 【請求項１】 複数のメモリブロックと、該メモリブロ
ックにそれぞれ対応して設けられた冗長回路とを有する
フラッシュメモリにおいて、前記メモリブロックの内少
なくとも一つの予め定めたメモリブロック以外のメモリ
ブロックでメモリセル不良が生じた際、前記予め定めた
メモリブロックに対応する冗長回路を除く残りの冗長回
路で置換する置換手段を備えたことを特徴とするフラッ
シュメモリ。 - 【請求項２】 メモリブロックにはビット線が規定さ
れ、冗長回路にはスペアビット線が規定されており、予
め定めたメモリブロック以外のメモリブロックでメモリ
セル不良が生じて、不良メモリセルに対応するビット線
が前記スペアビット線で置き換えられると、置換手段
は、前記予め定めたメモリブロックに対応する冗長回路
を迂回して前記スペアビット線を前記予め定めたメモリ
ブロックに接続することを特徴とする請求項１記載のフ
ラッシュメモリ。 - 【請求項３】 予め定めたメモリブロックは、複数のメ
モリブロックの内最もアクセス頻度の高いメモリブロッ
クであることを特徴とする請求項１又は請求項２記載の
フラッシュメモリ。 - 【請求項４】 予め定めたメモリブロックは、複数のメ
モリブロックの内最もメモリ容量の小さいメモリブロッ
クであることを特徴とする請求項１又は請求項２記載の
フラッシュメモリ。 - 【請求項５】 複数のメモリブロックを有するフラッシ
ュメモリにおいて、前記メモリブロックの内少なくとも
一つの予め定めたメモリブロックを除く残りのメモリブ
ロックに対応してそれぞれ冗長回路が形成されており、
前記メモリブロックにはビット線が規定され、前記冗長
回路にはスペアビット線が規定されており、前記予め定
めたメモリブロック以外のメモリブロックでメモリセル
不良が生じて不良メモリセルに対応するビット線が前記
スペアビット線で置き換えられると、前記スペアビット
線を前記予め定めたメモリブロックに接続する置換手段
が備えたことを特徴とするフラッシュメモリ。 - 【請求項６】 メモリブロック及び冗長回路のペア毎に
ワード線が規定され、予め定めたメモリブロックに規定
された前記ワード線は、前記予め定めたメモリブロック
に対応する冗長回路と前記予め定めたメモリブロックと
の間で切り離されており、前記予め定めたメモリブロッ
クに対応する冗長回路側で前記ワード線には所定の電位
が印加されていることを特徴とする請求項２記載のフラ
ッシュメモリ。 - 【請求項７】 メモリブロック及び冗長回路のペア毎に
ワード線が規定され、前記予め定めたメモリブロックに
規定された前記ワード線は、前記予め定めたメモリブロ
ックに対応する冗長回路と前記予め定めたメモリブロッ
クとの間で切り離されており、前記予め定めたメモリブ
ロックに対応する冗長回路では前記ワード線はフローテ
ィング状態とされることを特徴とする請求項２記載のフ
ラッシュメモリ。 - 【請求項８】 メモリブロック及び冗長回路のペア毎に
ワード線が規定され、前記予め定めたメモリブロック及
び該予め定めたメモリブロックに対応する冗長回路には
互いに独立してウェルが形成されており、前記予め定め
たメモリブロックに対応する冗長回路に形成されたウェ
ルには所定の電位が印加されることを特徴とする請求項
２記載のフラッシュメモリ。 - 【請求項９】 メモリブロック及び冗長回路にはメモリ
セルが備えられており、予め定めたメモリブロックに対
応する冗長回路では前記メモリセルにフローティングゲ
ートを形成しないことを特徴とする請求項２記載のフラ
ッシュメモリ。 - 【請求項１０】 複数のメモリブロックと、該メモリブ
ロックにそれぞれ対応して設けられたダミーセルとを有
するフラッシュメモリにおいて、前記メモリブロック及
び前記ダミーセルのペア毎にワード線が規定され、前記
メモリブロック毎に規定された前記ワード線は、選択的
に前記ダミーセルと前記メモリブロックとの間で切り離
されており、前記ダミーセル側で前記ワード線には所定
の電位が印加されることを特徴とするフラッシュメモ
リ。 - 【請求項１１】 複数のメモリブロックと、該メモリブ
ロックにそれぞれ対応して設けられたダミーセルとを有
するフラッシュメモリにおいて、前記メモリブロック及
び前記ダミーセルのペア毎にワード線が規定され、前記
メモリブロック毎に規定された前記ワード線は選択的に
前記ダミーセルと前記メモリブロックとの間で切り離さ
れており、前記ダミーセル側で前記ワード線はフローテ
ィング状態とされることを特徴とするフラッシュメモ
リ。 - 【請求項１２】 複数のメモリブロックと、該メモリブ
ロックにそれぞれ対応して設けられたダミーセルとを有
するフラッシュメモリにおいて、前記メモリブロック及
び前記ダミーセルのペア毎にワード線が規定され、前記
メモリブロック及び前記ダミーセルのペアでは選択的に
互いに独立してウェルが形成されており、前記ダミーセ
ルに形成されたウェルには所定の電位が印加されること
を特徴とするフラッシュメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258124A JP2003068094A (ja) | 2001-08-28 | 2001-08-28 | フラッシュメモリ |
| TW091114397A TW563130B (en) | 2001-08-28 | 2002-06-28 | Flash memory |
| US10/193,252 US6757195B2 (en) | 2001-08-28 | 2002-07-12 | Flash memory having enhanced yield and having enhanced reliability in redundant and dummy circuits |
| KR10-2002-0044142A KR100484083B1 (ko) | 2001-08-28 | 2002-07-26 | 플래시 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258124A JP2003068094A (ja) | 2001-08-28 | 2001-08-28 | フラッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068094A true JP2003068094A (ja) | 2003-03-07 |
Family
ID=19085697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001258124A Withdrawn JP2003068094A (ja) | 2001-08-28 | 2001-08-28 | フラッシュメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6757195B2 (ja) |
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