JPH0734314B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0734314B2 JPH0734314B2 JP18140989A JP18140989A JPH0734314B2 JP H0734314 B2 JPH0734314 B2 JP H0734314B2 JP 18140989 A JP18140989 A JP 18140989A JP 18140989 A JP18140989 A JP 18140989A JP H0734314 B2 JPH0734314 B2 JP H0734314B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、差動増幅型のセンスアンプを有する不揮発性
の半導体記憶装置に関するものである。
の半導体記憶装置に関するものである。
（従来の技術） 差動増幅型のセンスアンプを有する不揮発性の半導体記
憶装置、例えば紫外線消去型再書き込み可能な読み出し
専用メモリ（EPROM）においては、アドレスにより選択
されたメモリセルに記憶されている記憶データに応じて
読み出された電位をセンスアンプによってダミーセル読
み出し電位（基準電位）と比較して、記憶されているデ
ータが“1"か又は“0"の判定を行う。これを第３図を用
いて説明する。第３図において、データ記憶用メモリセ
ルMCは、実際にはｍ行×ｎ列のマトリクス状に配列され
ており、ｍ本あるワード線の中から１本のワード線WLが
ロウデコーダ（図示せず）により選択され、ｎ本あるビ
ット線の中から１本のビット線BLがカラムセレクタCSに
より選択されることによって、この選択されたワード線
およびビット線に各対応して制御ゲートおよびドレイン
が接続されている１つのメモリセルMCが選択される。こ
の選択されたメモリセルMCは、カラムセレクタCSを介し
てセンスアンプSAのバイアス回路および負荷回路21に接
続されている。なお、センスアンプSAはバイアス回路お
よび負荷回路21の他に、差動増幅器22と、一対のセンス
線SL,RLと、バイアス回路および負荷回路23とを有して
いる。上記メモリセルMCに記憶されているデータにより
変化するビット線電位がバイアス回路および負荷回路21
により増幅されたのち、センス線SLを介して差動増幅器
22の一方の入力端（比較入力端）に入力される。この差
動増幅器22の他方の入力端（基準入力端）には、ダミー
セル側回路から基準電圧VRが与えられる。このダミーセ
ル側回路は、前記データ記憶用メモリセルMCから差動増
幅器22の比較入力端までの経路と回路的にほぼ対称に設
けられており、ダミーセルDMC、ダミー容量用セルとし
て作用する複数のセルDC、ダミービット数DBL、カラム
セレクタ等価トランジスタCS′、バイアス回路および負
荷回路23、およびダミーセンス線（基準電位線）RLから
なり、前記記憶用メモリセルMCの記憶データの“1",
“0"に応じて変化するセンス線SLの電位のほぼ中間レベ
ルの定電位に設定された基準電位VRを発生する。したが
って、前記差動増幅器22は、センス線SLの電位VSがダミ
ーセンス線RLの電位（基準電位）VRより高いか低いかを
検知してデータの“1",“0"を判定することが可能にな
っている。
憶装置、例えば紫外線消去型再書き込み可能な読み出し
専用メモリ（EPROM）においては、アドレスにより選択
されたメモリセルに記憶されている記憶データに応じて
読み出された電位をセンスアンプによってダミーセル読
み出し電位（基準電位）と比較して、記憶されているデ
ータが“1"か又は“0"の判定を行う。これを第３図を用
いて説明する。第３図において、データ記憶用メモリセ
ルMCは、実際にはｍ行×ｎ列のマトリクス状に配列され
ており、ｍ本あるワード線の中から１本のワード線WLが
ロウデコーダ（図示せず）により選択され、ｎ本あるビ
ット線の中から１本のビット線BLがカラムセレクタCSに
より選択されることによって、この選択されたワード線
およびビット線に各対応して制御ゲートおよびドレイン
が接続されている１つのメモリセルMCが選択される。こ
の選択されたメモリセルMCは、カラムセレクタCSを介し
てセンスアンプSAのバイアス回路および負荷回路21に接
続されている。なお、センスアンプSAはバイアス回路お
よび負荷回路21の他に、差動増幅器22と、一対のセンス
線SL,RLと、バイアス回路および負荷回路23とを有して
いる。上記メモリセルMCに記憶されているデータにより
変化するビット線電位がバイアス回路および負荷回路21
により増幅されたのち、センス線SLを介して差動増幅器
22の一方の入力端（比較入力端）に入力される。この差
動増幅器22の他方の入力端（基準入力端）には、ダミー
セル側回路から基準電圧VRが与えられる。このダミーセ
ル側回路は、前記データ記憶用メモリセルMCから差動増
幅器22の比較入力端までの経路と回路的にほぼ対称に設
けられており、ダミーセルDMC、ダミー容量用セルとし
て作用する複数のセルDC、ダミービット数DBL、カラム
セレクタ等価トランジスタCS′、バイアス回路および負
荷回路23、およびダミーセンス線（基準電位線）RLから
なり、前記記憶用メモリセルMCの記憶データの“1",
“0"に応じて変化するセンス線SLの電位のほぼ中間レベ
ルの定電位に設定された基準電位VRを発生する。したが
って、前記差動増幅器22は、センス線SLの電位VSがダミ
ーセンス線RLの電位（基準電位）VRより高いか低いかを
検知してデータの“1",“0"を判定することが可能にな
っている。
このようなEPROMにおいては、ダミービット線DBLにドレ
インが接続された複数のダミー容量用セルDCの合計容量
は、各ビット線BLに付加される容量とダミービット線DB
Lに付加される容量とがほぼ等しくなるように選定され
る。
インが接続された複数のダミー容量用セルDCの合計容量
は、各ビット線BLに付加される容量とダミービット線DB
Lに付加される容量とがほぼ等しくなるように選定され
る。
近年メモリの大容量化に伴って、不良メモリセルを有す
るメモリを良品にする冗長技術が脚光をあびている。EP
ROMにおいては、ロー系の不良の他に特にカラム系の不
良を救済することが重要性を増してきている。この場
合、ｍ行×ｎ列のマトリックス状に配置されたメモリセ
ルの他に、このメモリセルと同一のメモリセルをｍ個列
状に配置した冗長セル列を複数個設ける。そして、ｍ行
×ｎ列のマトリックス状に配置されたメモリセルMC中に
欠陥があった場合に、この欠陥のあるメモリセルを含ん
でいるセル列を選択するカラムアドレスが入力された時
に、上記欠陥メモリセルを含んでいるセル列を選択する
代わりに冗長セル列の１つを選択するようにしたもので
ある。
るメモリを良品にする冗長技術が脚光をあびている。EP
ROMにおいては、ロー系の不良の他に特にカラム系の不
良を救済することが重要性を増してきている。この場
合、ｍ行×ｎ列のマトリックス状に配置されたメモリセ
ルの他に、このメモリセルと同一のメモリセルをｍ個列
状に配置した冗長セル列を複数個設ける。そして、ｍ行
×ｎ列のマトリックス状に配置されたメモリセルMC中に
欠陥があった場合に、この欠陥のあるメモリセルを含ん
でいるセル列を選択するカラムアドレスが入力された時
に、上記欠陥メモリセルを含んでいるセル列を選択する
代わりに冗長セル列の１つを選択するようにしたもので
ある。
（発明が解決しようとする課題） 一方EPROMは、通常TTL（トランジスタ・トランジスタ・
ロジック）回路とのコンパティビリティを有する出力を
得るために出力バッファに電流駆動能力を持たせてい
る。これによって、データ出力時はチップ内部電源線に
電位変動（雑音）が発生する。この雑音を抑制するため
に、上記電源線を、出力バッファと他の内部回路とで別
系統に分離するなどの方法が考えられるが、この電源線
の分離だけでは完全に前記雑音を抑制することは不可能
である。このように電源線に雑音が生じると、この電源
線から電圧を供給されている内部回路の各ノードの電位
も当然に揺れることになり、前記ビット線BL、ダミービ
ット線DBL、センス線SLおよび基準電位線RLの電位も揺
れることになる。
ロジック）回路とのコンパティビリティを有する出力を
得るために出力バッファに電流駆動能力を持たせてい
る。これによって、データ出力時はチップ内部電源線に
電位変動（雑音）が発生する。この雑音を抑制するため
に、上記電源線を、出力バッファと他の内部回路とで別
系統に分離するなどの方法が考えられるが、この電源線
の分離だけでは完全に前記雑音を抑制することは不可能
である。このように電源線に雑音が生じると、この電源
線から電圧を供給されている内部回路の各ノードの電位
も当然に揺れることになり、前記ビット線BL、ダミービ
ット線DBL、センス線SLおよび基準電位線RLの電位も揺
れることになる。
いま、前記データの“1",“0"の判定を行う差動増幅器2
2の入力であるセンス線SLの電位VSおよび基準電位線RL
の電位VRが、例えば第４図（ａ），（ｂ）に示すように
同期して揺れるのであれば、上記両電位VS,VRの上下関
係が誤って逆転することはなく、データの“1",“0"の
判定を誤ることはない。しかし、上記両電位VS,VRの揺
れの周期が異なり、例えば第４図（ｃ）に示すようにな
った場合には、図中Ｔで示す期間で両電位VS,VRの上下
関係が逆転するので、データの“1",“0"の判定を誤
り、本来の値とは反転した値を出力するようになってし
まう。このような誤りを避けるためには、前記したよう
に両電位VS,VRが同じ周期で揺れるようにすればよく、
このためにはビット線BLおよびダミービット線DBLにそ
れぞれ付加される容量（寄生容量を全て含むもの）を互
いに等しくすることを始めとして、差動増幅器22の比較
入力端側（センス線SL側）の容量と基準入力側（基準電
位線RL側）の容量とを等しく設定しておくことが必要で
ある。
2の入力であるセンス線SLの電位VSおよび基準電位線RL
の電位VRが、例えば第４図（ａ），（ｂ）に示すように
同期して揺れるのであれば、上記両電位VS,VRの上下関
係が誤って逆転することはなく、データの“1",“0"の
判定を誤ることはない。しかし、上記両電位VS,VRの揺
れの周期が異なり、例えば第４図（ｃ）に示すようにな
った場合には、図中Ｔで示す期間で両電位VS,VRの上下
関係が逆転するので、データの“1",“0"の判定を誤
り、本来の値とは反転した値を出力するようになってし
まう。このような誤りを避けるためには、前記したよう
に両電位VS,VRが同じ周期で揺れるようにすればよく、
このためにはビット線BLおよびダミービット線DBLにそ
れぞれ付加される容量（寄生容量を全て含むもの）を互
いに等しくすることを始めとして、差動増幅器22の比較
入力端側（センス線SL側）の容量と基準入力側（基準電
位線RL側）の容量とを等しく設定しておくことが必要で
ある。
従来のEPROMにおいては、ｍ行×ｎ列のマトリックス状
に配列されたメモリセルMCを選択する各ビット線に付加
される容量とダミービット線DBLに付加される容量が等
しくなるように、ダミービット線DBLに複数個のダミー
容量用セルDCが接続されている。このため、たとえ電源
電圧Vccが揺れたとしても、基準電位線RLの電位VRとメ
モリセルMCのデータを読み出したことによるセンス線SL
の電位VSとは同期して揺れ、メモリセルMCの読み出しデ
ータが“1"であるかまたは“0"であるかの判定を誤るお
それはない。
に配列されたメモリセルMCを選択する各ビット線に付加
される容量とダミービット線DBLに付加される容量が等
しくなるように、ダミービット線DBLに複数個のダミー
容量用セルDCが接続されている。このため、たとえ電源
電圧Vccが揺れたとしても、基準電位線RLの電位VRとメ
モリセルMCのデータを読み出したことによるセンス線SL
の電位VSとは同期して揺れ、メモリセルMCの読み出しデ
ータが“1"であるかまたは“0"であるかの判定を誤るお
それはない。
しかし、冗長セル列のセルのドレインが接続されている
冗長ビット線に付加される容量はダミービット線DBLに
付加される容量と一般に等しくないため、電源電圧が揺
れている時に冗長セル列が選択されると、基準電位線RL
の電位VRとセンス線SLの電位VSは同期して揺れるとは限
らず、読み出しデータが“1"であるかまたは“0"である
かの判定を誤るおそれがあった。
冗長ビット線に付加される容量はダミービット線DBLに
付加される容量と一般に等しくないため、電源電圧が揺
れている時に冗長セル列が選択されると、基準電位線RL
の電位VRとセンス線SLの電位VSは同期して揺れるとは限
らず、読み出しデータが“1"であるかまたは“0"である
かの判定を誤るおそれがあった。
本発明は上記事情を考慮してなされたものであって、電
源電圧が揺れている場合でも読み出しデータの判定を誤
ることのない信頼性の高い半導体記憶装置を提供するこ
とを目的とする。
源電圧が揺れている場合でも読み出しデータの判定を誤
ることのない信頼性の高い半導体記憶装置を提供するこ
とを目的とする。
（課題を解決するための手段） 本発明は行列状に配置されたメモリセルと、メモリセル
中に不良セルを有していてこの不良セルを含むメモリセ
ル列が選択された場合に不良セルを含むメモリセル列の
代わりに選択されるメモリセルとは別個に設けられる冗
長セルからなる冗長セル列と、１個のダミーセルと、複
数個のダミー容量用セルと、選択されたメモリセル列が
不良セルを有していない場合はこのメモリセル列の各メ
モリセルの各一端が接続されているビット線上の選択さ
れたメモリセルから読み出された電位とダミーセルおよ
び複数個のダミー容量用のセルの各一端が接続されてい
るダミービット線上のダミーセルから読み出された電位
とを比較し、選択されたメモリセル列が不良セルを有し
ている場合はこのメモリセル列の代わりに選択される冗
長セル列の各冗長セルの一端が接続されている冗長ビッ
ト線上の選択された冗長セルから読み出された電位とダ
ミービット線に接続されたダミーセルから読み出された
電位とを比較してメモリセルまたは冗長セルから読み出
されたデータが“1"であるかまたは“0"であるかの判定
を行う差動増幅型センスアンプとを備えている半導体記
憶装置において、冗長ビット線上にダミー容量用セルを
付加してダミービット線上の付加容量と冗長ビット線上
の付加容量がほぼ等しくなるようにしたことを特徴とす
る。
中に不良セルを有していてこの不良セルを含むメモリセ
ル列が選択された場合に不良セルを含むメモリセル列の
代わりに選択されるメモリセルとは別個に設けられる冗
長セルからなる冗長セル列と、１個のダミーセルと、複
数個のダミー容量用セルと、選択されたメモリセル列が
不良セルを有していない場合はこのメモリセル列の各メ
モリセルの各一端が接続されているビット線上の選択さ
れたメモリセルから読み出された電位とダミーセルおよ
び複数個のダミー容量用のセルの各一端が接続されてい
るダミービット線上のダミーセルから読み出された電位
とを比較し、選択されたメモリセル列が不良セルを有し
ている場合はこのメモリセル列の代わりに選択される冗
長セル列の各冗長セルの一端が接続されている冗長ビッ
ト線上の選択された冗長セルから読み出された電位とダ
ミービット線に接続されたダミーセルから読み出された
電位とを比較してメモリセルまたは冗長セルから読み出
されたデータが“1"であるかまたは“0"であるかの判定
を行う差動増幅型センスアンプとを備えている半導体記
憶装置において、冗長ビット線上にダミー容量用セルを
付加してダミービット線上の付加容量と冗長ビット線上
の付加容量がほぼ等しくなるようにしたことを特徴とす
る。
（作 用） このように構成された本発明の半導体記憶装置によれ
ば、ダミービット線上の付加容量と冗長ビット線上の付
加容量がほぼ等しくなるように冗長ビット線上にダミー
容量用セルが付加される。これにより、ダミービット線
の付加容量と冗長ビット線の付加容量がほぼ等しくな
り、電源電圧が揺れた場合でも読み出しデータの誤判定
を防止することが可能となり、信頼性の高い半導体記憶
装置を得ることができる。
ば、ダミービット線上の付加容量と冗長ビット線上の付
加容量がほぼ等しくなるように冗長ビット線上にダミー
容量用セルが付加される。これにより、ダミービット線
の付加容量と冗長ビット線の付加容量がほぼ等しくな
り、電源電圧が揺れた場合でも読み出しデータの誤判定
を防止することが可能となり、信頼性の高い半導体記憶
装置を得ることができる。
（実施例） 第１図に本発明による半導体記憶装置の実施例を示す。
この実施例の半導体記憶装置はEPROMであって、ｍ行×
ｎ列に配置されたメモリセルMCと、カラムセレクタCS
と、１個のダミーセルDMCと、カラムセレクタ等価トラ
ンジスタCS′と、センスアンプSAと、冗長セル列RLC
と、カラムセレクタCSRと、ダミーセルDMCのドレインが
接続されたダミービット線DBLにそれぞれのドレインが
接続されている複数のダミー容量用セルDCとを備えてい
る。
この実施例の半導体記憶装置はEPROMであって、ｍ行×
ｎ列に配置されたメモリセルMCと、カラムセレクタCS
と、１個のダミーセルDMCと、カラムセレクタ等価トラ
ンジスタCS′と、センスアンプSAと、冗長セル列RLC
と、カラムセレクタCSRと、ダミーセルDMCのドレインが
接続されたダミービット線DBLにそれぞれのドレインが
接続されている複数のダミー容量用セルDCとを備えてい
る。
カラムセレクタCSRと冗長セル列RLC以外は従来の技術の
項（第３図）で説明済のため説明を省略する。冗長セル
列RLCは一般に複数個設けられ、それぞれｍ個の冗長セ
ルRMCを有している。そしてこのｍ個の冗長セルRMCの各
ドレインは各冗長セル列に対応した冗長ビット線RBLに
接続されている。またこの冗長ビット線RBL上には、冗
長ビット線RBLの付加容量がダミービット線DBLの付加容
量とほぼ等しくなるように複数個のダミー容量用セルDC
が接続されている。各冗長セル列RLCの各冗長セルRMCの
ゲートは、ｍ行×ｎ列に配置されたメモリセルの上記冗
長セル列に対応するメモリセル列の上記冗長セルRMCに
対応するメモリセルMCのゲートと共通のワード線WLで接
続されている。
項（第３図）で説明済のため説明を省略する。冗長セル
列RLCは一般に複数個設けられ、それぞれｍ個の冗長セ
ルRMCを有している。そしてこのｍ個の冗長セルRMCの各
ドレインは各冗長セル列に対応した冗長ビット線RBLに
接続されている。またこの冗長ビット線RBL上には、冗
長ビット線RBLの付加容量がダミービット線DBLの付加容
量とほぼ等しくなるように複数個のダミー容量用セルDC
が接続されている。各冗長セル列RLCの各冗長セルRMCの
ゲートは、ｍ行×ｎ列に配置されたメモリセルの上記冗
長セル列に対応するメモリセル列の上記冗長セルRMCに
対応するメモリセルMCのゲートと共通のワード線WLで接
続されている。
カラムセレクタCSRは冗長セル列RLCを選択するものであ
る。カラムアドレスが入力された時に冗長セル列RLCが
選択されるかまたはメモリセル列が選択されるかを第２
図を参照して説明する。まず、入力されたカラムアドレ
スはカラムアドレスバッファを介してカラムセレクタCS
および冗長セル選択回路32に送出される。送出されたカ
ラムアドレスが不良セルを含まないメモリセル列のアド
レスを示している場合は、カラムセレクタCSによって上
記メモリセル列が選択される。この時冗長セル選択回路
32は動作しない。
る。カラムアドレスが入力された時に冗長セル列RLCが
選択されるかまたはメモリセル列が選択されるかを第２
図を参照して説明する。まず、入力されたカラムアドレ
スはカラムアドレスバッファを介してカラムセレクタCS
および冗長セル選択回路32に送出される。送出されたカ
ラムアドレスが不良セルを含まないメモリセル列のアド
レスを示している場合は、カラムセレクタCSによって上
記メモリセル列が選択される。この時冗長セル選択回路
32は動作しない。
送出されたカラムアドレスが不良セルを含んでいるメモ
リセル列のアドレスを示している場合は、冗長セル選択
回路32が動作してカラムセレクタCSの動作を停止させる
停止指令信号をカラムセレクタCSに送るとともに、上記
不良セルを含んでいるメモリセル列の代わりに選択され
る冗長セル列の選択信号をカラムセレクタCSRに送る。
すると上記不良セルを含んでいるメモリセル列に代わっ
て選択される冗長セル列がカラムセレクタCSRによって
選択される。
リセル列のアドレスを示している場合は、冗長セル選択
回路32が動作してカラムセレクタCSの動作を停止させる
停止指令信号をカラムセレクタCSに送るとともに、上記
不良セルを含んでいるメモリセル列の代わりに選択され
る冗長セル列の選択信号をカラムセレクタCSRに送る。
すると上記不良セルを含んでいるメモリセル列に代わっ
て選択される冗長セル列がカラムセレクタCSRによって
選択される。
なお、冗長セル列RLCの冗長セルRMCが選択される場合
は、第２図で説明したように選択信号が冗長セル選択回
路32およびカラムセレクタCSRを介して送られてくるた
め、メモリセル列のメモリセルMCが選択される場合に比
べてセルへのアクセスがおそくなる。このため、付加容
量をほぼ等しくすることと、アクセスタイムをあまり遅
くしてはならないこととの間で調和を取ることが一般に
必要となる。
は、第２図で説明したように選択信号が冗長セル選択回
路32およびカラムセレクタCSRを介して送られてくるた
め、メモリセル列のメモリセルMCが選択される場合に比
べてセルへのアクセスがおそくなる。このため、付加容
量をほぼ等しくすることと、アクセスタイムをあまり遅
くしてはならないこととの間で調和を取ることが一般に
必要となる。
以上説明したように本実施例によれば、冗長セル列RLC
の各冗長セルRMCのドレインが接続される冗長ビット線R
BLの付加容量がダミービット線DBLの付加容量とほぼ等
しくなるように冗長ビット線RBL上にダミー容量用セルD
Cが接続されることにより、電源電圧Vccが揺れた場合で
も読み出しデータの誤判定を防止することが可能とな
り、信頼性の高い半導体記憶装置を得ることができる。
の各冗長セルRMCのドレインが接続される冗長ビット線R
BLの付加容量がダミービット線DBLの付加容量とほぼ等
しくなるように冗長ビット線RBL上にダミー容量用セルD
Cが接続されることにより、電源電圧Vccが揺れた場合で
も読み出しデータの誤判定を防止することが可能とな
り、信頼性の高い半導体記憶装置を得ることができる。
また、本実施例によれば、付加容量とアクセスタイムと
の調和は、ダミー容量用セルDCの上を通るアルミからな
るビット線を切ることによってダミー容量用セル単位で
の微調整を行うことによって可能となる。
の調和は、ダミー容量用セルDCの上を通るアルミからな
るビット線を切ることによってダミー容量用セル単位で
の微調整を行うことによって可能となる。
本発明によれば冗長ビット線上にダミー容量用セルを付
加することにより冗長ビット線の付加容量とダミービッ
ト線の付加容量がほぼ等しくなり、これにより電源電圧
が揺れた場合でも読み出しデータの誤判定を防止するこ
とができ、信頼性の高い半導体記憶装置を得ることがで
きる。
加することにより冗長ビット線の付加容量とダミービッ
ト線の付加容量がほぼ等しくなり、これにより電源電圧
が揺れた場合でも読み出しデータの誤判定を防止するこ
とができ、信頼性の高い半導体記憶装置を得ることがで
きる。
第１図は本発明による半導体記憶装置の実施例を示す回
路図、第２図は冗長セル列およびメモリセル列の選択動
作を説明するブロック図、第３図は従来の半導体装置を
示す回路図、第４図は第３図中に示すセンス線の電位お
よび基準電位線の電位が電源電圧の変動により変動する
様子を示す波形図である。 MC……メモリセル、BL……ビット線、DMC……ダミーセ
ル、DC……ダミー容量用セル、DBL……ダミービット
線、SA……センスアンプ、RLC……冗長セル列、RMC……
冗長セル、RBL……冗長ビット線。
路図、第２図は冗長セル列およびメモリセル列の選択動
作を説明するブロック図、第３図は従来の半導体装置を
示す回路図、第４図は第３図中に示すセンス線の電位お
よび基準電位線の電位が電源電圧の変動により変動する
様子を示す波形図である。 MC……メモリセル、BL……ビット線、DMC……ダミーセ
ル、DC……ダミー容量用セル、DBL……ダミービット
線、SA……センスアンプ、RLC……冗長セル列、RMC……
冗長セル、RBL……冗長ビット線。
Claims (1)
- 【請求項１】行列状に配置されたメモリセルと、前記メ
モリセル中に不良セルを有していてこの不良セルを含む
メモリセル列が選択された場合に前記不良セルを含むメ
モリセル列の代わりに選択される前記メモリセルとは別
個に設けられる冗長セルからなる冗長セル列と、１個の
ダミーセルと、複数個のダミー容量用セルと、 選択されたメモリセル列が不良セルを有していない場合
はこのメモリセル列の各メモリセルの各一端が接続され
ているビット線上の選択されたメモリセルから読み出さ
れた電位と前記ダミーセルおよび複数個のダミー容量用
セルの各一端が接続されているダミービット線上のダミ
ーセルから読み出された電位とを比較し、選択されたメ
モリセル列が不良セルを有している場合はこのメモリセ
ル列の代わりに選択される冗長セル列の各冗長セルの一
端が接続されている冗長ビット線上の選択された冗長セ
ルから読み出された電位と前記ダミービット線に接続さ
れたダミーセルから読み出された電位とを比較してメモ
リセルまたは冗長セルから読み出されたデータが“1"で
あるかまたは“0"であるかの判定を行う差動増幅型セン
スアンプとを備えている半導体記憶装置において、 前記冗長ビット線上にダミー容量用セルを付加して前記
ダミービット線上の付加容量と前記冗長ビット線上の付
加容量がほぼ等しくなるようにしたことを特徴とする半
導体記憶装置。
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| JP18140989A JPH0734314B2 (ja) | 1989-07-13 | 1989-07-13 | 半導体記憶装置 |
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| US6950341B2 (en) * | 2001-06-07 | 2005-09-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device having plural sense amplifiers |
| US6717859B1 (en) * | 2002-06-26 | 2004-04-06 | Xilinx, Inc. | Automatic program- and erase-voltage generation for EEPROM cells |
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