JPH0346197A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0346197A JPH0346197A JP1183081A JP18308189A JPH0346197A JP H0346197 A JPH0346197 A JP H0346197A JP 1183081 A JP1183081 A JP 1183081A JP 18308189 A JP18308189 A JP 18308189A JP H0346197 A JPH0346197 A JP H0346197A
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- 210000004027 cell Anatomy 0.000 claims description 84
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- 238000010586 diagram Methods 0.000 description 5
- 238000007430 reference method Methods 0.000 description 5
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
記憶用セルと、参照用セルとを設け、前記記憶用セルの
出力を前記参照用セルの出力と比較することにより前記
記憶用セルの記憶内容を判断するように威された半導体
記憶装置に関し、前記参照用セルを構成するトランジス
タにサイズのバラツキによる特性のバラツキがある場合
であっても、デバイス特性への影響をM和し、微細化に
対応できるようにすることを目的とし、前記、参照用セ
ルを、複数のトランジスタを並列接続して構成する。
出力を前記参照用セルの出力と比較することにより前記
記憶用セルの記憶内容を判断するように威された半導体
記憶装置に関し、前記参照用セルを構成するトランジス
タにサイズのバラツキによる特性のバラツキがある場合
であっても、デバイス特性への影響をM和し、微細化に
対応できるようにすることを目的とし、前記、参照用セ
ルを、複数のトランジスタを並列接続して構成する。
[産業上の利用分野]
本発明は、記憶用セル(以下、メモリセルという)と、
参照用セル(以下、リファレンスセルという)とを設け
、メモリセルの出力をリファレンスセルの出力と比較す
ることによりメモリセルの記憶内容を判断するようにな
された半導体記憶装置、いわゆるリファレンス方式を採
用する半導体記憶装置に関する。
参照用セル(以下、リファレンスセルという)とを設け
、メモリセルの出力をリファレンスセルの出力と比較す
ることによりメモリセルの記憶内容を判断するようにな
された半導体記憶装置、いわゆるリファレンス方式を採
用する半導体記憶装置に関する。
近年、半導体記憶装置、特に、不揮発性半導体記憶装置
の分野においては、アクセス時間の短縮化の要求に応え
るため、メモリセルからのデータの読み出しに関し、リ
ファレンス方式を採用する半導体記憶装置の開発が行わ
れている。
の分野においては、アクセス時間の短縮化の要求に応え
るため、メモリセルからのデータの読み出しに関し、リ
ファレンス方式を採用する半導体記憶装置の開発が行わ
れている。
かかる半導体記憶装置においても、高集積化が要求され
ており、メモリセルを構成するトランジスタのみならず
、リファレンスセルを構成するトランジスタも微細化し
ている。このため、プロセス上のバラツキにより、リフ
ァレンスセルを構成するトランジスタのサイズ(チャネ
ル長、チャネル幅)にバラツキが生じ易くなっている。
ており、メモリセルを構成するトランジスタのみならず
、リファレンスセルを構成するトランジスタも微細化し
ている。このため、プロセス上のバラツキにより、リフ
ァレンスセルを構成するトランジスタのサイズ(チャネ
ル長、チャネル幅)にバラツキが生じ易くなっている。
ここに、微細化されたリファレンスセルを構成するトラ
ンジスタにおいては、そのサイズの僅かなバラツキが、
その特性に大きなバラツキを生じさせ、デバイス特性、
特にアクセス特性に大きな影響を与えてしまう。
ンジスタにおいては、そのサイズの僅かなバラツキが、
その特性に大きなバラツキを生じさせ、デバイス特性、
特にアクセス特性に大きな影響を与えてしまう。
したがって、・リファレンス方式を採用する半導体記憶
装置においては、リファレンスセルを構成するトランジ
スタの特性にバラツキがある場合であっても、デバイス
特性に影響を与えないようにすることが要求される。
装置においては、リファレンスセルを構成するトランジ
スタの特性にバラツキがある場合であっても、デバイス
特性に影響を与えないようにすることが要求される。
[従来の技術]
従来、リファレンス方式を採用する半導体記憶装置とし
て、第3図に、その要部の回路図を示すようなものが提
案されている。
て、第3図に、その要部の回路図を示すようなものが提
案されている。
この半導体記憶装置はE P ROM (、Erasa
bleProgrammable Read 0nly
Memory )の例であり、図中、1はメモリ回路
部、2はリファレンス回路部、3は出力回路部であって
、メモリ回路部1の出力電圧VMをリファレンス回路部
2の出力電圧VRと比較することにより、データの読み
出しを行うとするものである。
bleProgrammable Read 0nly
Memory )の例であり、図中、1はメモリ回路
部、2はリファレンス回路部、3は出力回路部であって
、メモリ回路部1の出力電圧VMをリファレンス回路部
2の出力電圧VRと比較することにより、データの読み
出しを行うとするものである。
メモリ回路部1は、負荷用の9MO3FET(以下、9
MO3という)11と、ビット線バイアス用のnMOs
FET(以下、nMOsという)12と、列選択用
(Yゲート用)のnMOs13と、メモリセルをなすE
PROMセル14とを設けて構成されている。
MO3という)11と、ビット線バイアス用のnMOs
FET(以下、nMOsという)12と、列選択用
(Yゲート用)のnMOs13と、メモリセルをなすE
PROMセル14とを設けて構成されている。
ここに、負荷用の9MO311は、そのソースを電源電
圧vno、例えば、5[v]が供給される電源端子15
に接続され、そのゲートを出力端子16に接続されてい
る。また、そのゲートとドレインとは接続され、その接
続点をビット線バイアス用のnMOs12のドレインに
接続されている。
圧vno、例えば、5[v]が供給される電源端子15
に接続され、そのゲートを出力端子16に接続されてい
る。また、そのゲートとドレインとは接続され、その接
続点をビット線バイアス用のnMOs12のドレインに
接続されている。
ビット線バイアス用のnMOs12は、ビット線BLの
電圧を例えば0.9 [V ]に設定し、即ち、EPR
OMセル14のドレイン電圧を例えば0.9[V]に設
定し、データの読み出し時に、電子がEPROMセル1
4のフローティングゲートに注入するのを防ぐためのも
のであり、そのゲートを所定のゲート電圧VG、例えば
1.2 [V ]が供給されるゲート電圧供給端子17
に接続され、そのソースを列選択用nMO313のドレ
インに接続されている。
電圧を例えば0.9 [V ]に設定し、即ち、EPR
OMセル14のドレイン電圧を例えば0.9[V]に設
定し、データの読み出し時に、電子がEPROMセル1
4のフローティングゲートに注入するのを防ぐためのも
のであり、そのゲートを所定のゲート電圧VG、例えば
1.2 [V ]が供給されるゲート電圧供給端子17
に接続され、そのソースを列選択用nMO313のドレ
インに接続されている。
列選択用のnMOs13は、そのゲートを列選択線〈コ
ラムバス)18に接続され、そのソースをビット線BL
を介してメモリセルをなすEPROMセル14のドレイ
ンに接続されている。
ラムバス)18に接続され、そのソースをビット線BL
を介してメモリセルをなすEPROMセル14のドレイ
ンに接続されている。
EPROMセル14は、そのコントロールゲートをワー
ド線WLに接続され、そのソースを接地されている。こ
こに、EPROMセル14は、そのフローティングゲー
トに電子を注入され、オフ動作をするようにされている
場合、論理rQJを記憶している状態とされ、また、フ
ローティングゲートに電子を注入されず、オン動作をす
るようにされている場合、論理「1」を記憶している状
態とされる。
ド線WLに接続され、そのソースを接地されている。こ
こに、EPROMセル14は、そのフローティングゲー
トに電子を注入され、オフ動作をするようにされている
場合、論理rQJを記憶している状態とされ、また、フ
ローティングゲートに電子を注入されず、オン動作をす
るようにされている場合、論理「1」を記憶している状
態とされる。
このように構成されたメモリ回路部lにおいては、列選
択線18及びワード線WLがともにハイレベル電圧“H
”、例えば5[V]とされることによって、EPROM
セル14の記憶データが読み出される。
択線18及びワード線WLがともにハイレベル電圧“H
”、例えば5[V]とされることによって、EPROM
セル14の記憶データが読み出される。
ココニ、出力電圧vMは、EPROMセル14が論理r
’QJを記憶している場合、4[V]となり、論理「1
」を記憶している場合、3[V]となるように負荷用の
9MO311のサイズが設定されている。
’QJを記憶している場合、4[V]となり、論理「1
」を記憶している場合、3[V]となるように負荷用の
9MO311のサイズが設定されている。
他方、リファレンス回路部2は、負荷用の9MO321
と、ビット線バイアス用のnMOs22と、列選択用の
トランジスタに該当するnMOs23と、リファレンス
セルをなすEPROMセル24とを設けて構成されてい
る。
と、ビット線バイアス用のnMOs22と、列選択用の
トランジスタに該当するnMOs23と、リファレンス
セルをなすEPROMセル24とを設けて構成されてい
る。
ここに、負荷用の9MO321は、そのソースを電源電
圧V00、例えば、5 [V]が供給される電源端子2
5に接続され、そのゲートを出力端子26に接続されて
いる。また、そのゲートとドレインとは接続され、その
接続点をビット線バイアス用のnMOs22のドレイン
に接続されている。
圧V00、例えば、5 [V]が供給される電源端子2
5に接続され、そのゲートを出力端子26に接続されて
いる。また、そのゲートとドレインとは接続され、その
接続点をビット線バイアス用のnMOs22のドレイン
に接続されている。
ビット線バイアス用のnMO322は、ビット線B L
Rの電圧を例えば0.9 [V ]に設定し、即ち、
EPROMセル24のドレイン電圧を例えば0.9
[V]に設定し、電子がEPROMセル24のフローテ
ィングゲートに注入されるのを防ぐためのものであり、
そのゲートを所定のゲート電圧VG1例えば1.2[V
]が供給されるゲート電圧供給端子27に接続され、そ
のソースをnMOs23のドレインに接続されている。
Rの電圧を例えば0.9 [V ]に設定し、即ち、
EPROMセル24のドレイン電圧を例えば0.9
[V]に設定し、電子がEPROMセル24のフローテ
ィングゲートに注入されるのを防ぐためのものであり、
そのゲートを所定のゲート電圧VG1例えば1.2[V
]が供給されるゲート電圧供給端子27に接続され、そ
のソースをnMOs23のドレインに接続されている。
n M O323は、そのゲートを電源電圧VDD、例
えば5[V]が供給される電源端子28に接続され、そ
のソースをビット線BLaを介してリファレンスセルを
なすEPROMセル24のドレインに接続されている。
えば5[V]が供給される電源端子28に接続され、そ
のソースをビット線BLaを介してリファレンスセルを
なすEPROMセル24のドレインに接続されている。
EPROMセル24は、そのコントロールゲートをEP
ROMセル14と同一のワード線WLに接続され、その
ソースを接地されている。また、このEPROMセル2
4は、その70−ティングゲートに電子を注入されてお
らず、オン動作を行うようになされている。即ち、論理
「1」を記憶している状態とされている。
ROMセル14と同一のワード線WLに接続され、その
ソースを接地されている。また、このEPROMセル2
4は、その70−ティングゲートに電子を注入されてお
らず、オン動作を行うようになされている。即ち、論理
「1」を記憶している状態とされている。
このように構成されたリファレンス回路部2においては
、ワード線WLがハイレベル電圧“H”とされることに
よってEPROMセル24はオン状態となり、論理「1
」に対応する電流が流れるが、このとき、出力電圧VR
が3.5[V]となるように9MO321のサイズが設
定されている。
、ワード線WLがハイレベル電圧“H”とされることに
よってEPROMセル24はオン状態となり、論理「1
」に対応する電流が流れるが、このとき、出力電圧VR
が3.5[V]となるように9MO321のサイズが設
定されている。
これは、例えばEPROMセル14とEPROMセル2
4のサイズが同一であれば、9MO321のチャネル幅
を9MO311のチャネル幅の2倍とすることによって
達成することができる。
4のサイズが同一であれば、9MO321のチャネル幅
を9MO311のチャネル幅の2倍とすることによって
達成することができる。
また、出力回路部3は、メモリ回路部1の出力端子16
を差動増幅器31の反転入力端子eに接続し、リファレ
ンス回路部2の出力端子26を差動増幅器31の非反転
入力端子Φに接続し、差動増幅器31の出力端子をデー
タ出力端子32に接続して構成されている。
を差動増幅器31の反転入力端子eに接続し、リファレ
ンス回路部2の出力端子26を差動増幅器31の非反転
入力端子Φに接続し、差動増幅器31の出力端子をデー
タ出力端子32に接続して構成されている。
このように構成された出力回路部3においては、差動増
幅器31の非反転入力端子のに3.5 [V ]が印加
されるので、データの読み出し時、メモリ回路部1の出
力電圧VMが4[V]のときは、即ち、EPROMセル
14が論理「O」を記憶しているときは、ローレベル電
圧″L”としてO[V]が出力され、また、メモリ回路
部1の出力電圧V−が3[■]のときは、即ち、EPR
OMセル14が論理「1」を記憶しているときは、ハイ
レベル電圧”H”として5[V]が出力される。
幅器31の非反転入力端子のに3.5 [V ]が印加
されるので、データの読み出し時、メモリ回路部1の出
力電圧VMが4[V]のときは、即ち、EPROMセル
14が論理「O」を記憶しているときは、ローレベル電
圧″L”としてO[V]が出力され、また、メモリ回路
部1の出力電圧V−が3[■]のときは、即ち、EPR
OMセル14が論理「1」を記憶しているときは、ハイ
レベル電圧”H”として5[V]が出力される。
このように、このEPROMは、メモリ回路部1の出力
電圧V、の振幅を1[V]とすることによって、アクセ
ス時間の短縮化を図るとするものである。
電圧V、の振幅を1[V]とすることによって、アクセ
ス時間の短縮化を図るとするものである。
[発明が解決しようとする課題]
しかしながら、かかるリファレンス方式を採用するEP
ROMにおいても、高集積化が要求され、メモリセルを
構成するEPROMセル14のみならず、リファレンス
セルを構成するEPROMセル24も微細化している。
ROMにおいても、高集積化が要求され、メモリセルを
構成するEPROMセル14のみならず、リファレンス
セルを構成するEPROMセル24も微細化している。
このため、第3図従来例のEPROMにおいては、リフ
ァレンスセルを構成するEPROMセル24のサイズに
僅かのバラツキがあっても、その特性に大きなバラツキ
を生じさせ、デバイス特性、特にアクセス特性に大きな
影響を与えてしまうという問題点があった。
ァレンスセルを構成するEPROMセル24のサイズに
僅かのバラツキがあっても、その特性に大きなバラツキ
を生じさせ、デバイス特性、特にアクセス特性に大きな
影響を与えてしまうという問題点があった。
本発明は、かかる点に鑑み、リファレンスセルを構成す
るトランジスタにサイズのバラツキによる特性のバラツ
キがある場合であっても、デバイス特性への影響を緩和
し、微細化に対応できるようにした半導体記憶装置を提
供することを目的とする。
るトランジスタにサイズのバラツキによる特性のバラツ
キがある場合であっても、デバイス特性への影響を緩和
し、微細化に対応できるようにした半導体記憶装置を提
供することを目的とする。
[課題を解決するための手段]
本発明の半導体記憶装置は、メモリセルと、リファレン
スセルとを設け、メモリセルの出力をリファレンスセル
の出力と比較することにより、メモリセルの記憶内容を
判断するようになされた半導体記憶装置において、リフ
ァレンスセルを、複数のトランジスタを並列接続して構
成したものである。
スセルとを設け、メモリセルの出力をリファレンスセル
の出力と比較することにより、メモリセルの記憶内容を
判断するようになされた半導体記憶装置において、リフ
ァレンスセルを、複数のトランジスタを並列接続して構
成したものである。
[作用コ
本発明においては、リファレンスセルは、複数のトラン
ジスタを並列接続して構成されているので、これらトラ
ンジスタのサイズのバラツキによる特性のバラツキは平
均化され、デバイス特性への影響は緩和される。
ジスタを並列接続して構成されているので、これらトラ
ンジスタのサイズのバラツキによる特性のバラツキは平
均化され、デバイス特性への影響は緩和される。
[実施例]
以下、先ず、第1図を参照して、本発明の一実施例につ
き説明する。なお、この第1図において、第3図に対応
する部分には同一符号を付し、その重複説明は省略する
。
き説明する。なお、この第1図において、第3図に対応
する部分には同一符号を付し、その重複説明は省略する
。
第1図は本発明の一実施例の要部を示す回路図であり、
この第1図例の半導体記憶装置は第3図従来例と同様に
、リファレンスセルをメモリセルアレイ中に混在させ、
リファレンスセルをメモリセルと同一のワード線WLで
駆動するように構成されたEPROMの例である。
この第1図例の半導体記憶装置は第3図従来例と同様に
、リファレンスセルをメモリセルアレイ中に混在させ、
リファレンスセルをメモリセルと同一のワード線WLで
駆動するように構成されたEPROMの例である。
この第1図例のEPROMは、メモリ回路部1と、リフ
ァレンス回路部4と、出力回路部3とを設けて構成され
ている。
ァレンス回路部4と、出力回路部3とを設けて構成され
ている。
ここに、リファレンス回路部4は、3個のEPROMセ
ル41.42.43を並列接続し、これらEPROMセ
ル41.42.43のドレインをnMOs23のソース
に接続し、そのコントロールゲートをワード線WLに接
続し、そのソースを接地してリファレンスセル44を構
成するとともに、負荷用のトランジスタとして、そのチ
ャネル幅をpMO311の2×3倍とする9MO345
を設け、その他については、第3図従来例と同様に構成
されている。
ル41.42.43を並列接続し、これらEPROMセ
ル41.42.43のドレインをnMOs23のソース
に接続し、そのコントロールゲートをワード線WLに接
続し、そのソースを接地してリファレンスセル44を構
成するとともに、負荷用のトランジスタとして、そのチ
ャネル幅をpMO311の2×3倍とする9MO345
を設け、その他については、第3図従来例と同様に構成
されている。
なお、EPROMセル41.42.43はそれぞれその
フローティングゲートに電子を注入されておらず、オン
動作を行うようになされている。
フローティングゲートに電子を注入されておらず、オン
動作を行うようになされている。
即ち、論理「1」を記憶している状態とされている。
この第1図例のEPROMにおいては、リファレンスセ
ル44は、3個のEPROMセル41.42.43を並
列接続して構成されているので、これらEPROMセル
41.42.43にサイズのバラツキによる特性のバラ
ツキがあったとしても、これら特性のバラツキは平均化
され、デバイス特性への影響は緩和される。
ル44は、3個のEPROMセル41.42.43を並
列接続して構成されているので、これらEPROMセル
41.42.43にサイズのバラツキによる特性のバラ
ツキがあったとしても、これら特性のバラツキは平均化
され、デバイス特性への影響は緩和される。
したがって、この第1図例によれば、微細化に対応する
ことができる。
ことができる。
次に、第2図を参照して、本発明の他の実施例につき説
明する。
明する。
この第2図例のEPROMは、リファレンスセル44を
メモリセルアレイの外に存在させた場合の例であって、
メモリ回路部1と、リファレンス回路部5と、出力回路
部3とを設けて構成されている。
メモリセルアレイの外に存在させた場合の例であって、
メモリ回路部1と、リファレンス回路部5と、出力回路
部3とを設けて構成されている。
ここに、リファレンス回路部5は、EPROMセル41
.42.43のコントロールゲートを電源電圧VD。、
例えば5[V]が供給される電源端子51に接続し、そ
の他については、第1図例と同様に構成されている。
.42.43のコントロールゲートを電源電圧VD。、
例えば5[V]が供給される電源端子51に接続し、そ
の他については、第1図例と同様に構成されている。
なお、EPROMセル41.42.43はそれぞれその
フローティングゲートに電子を注入されておらず、オン
動作を行うようになされている。
フローティングゲートに電子を注入されておらず、オン
動作を行うようになされている。
即ち、論理「1」を記憶している状態とされている。
この第2図例においても、第1図例の場合と同様の作用
効果を得ることができる。
効果を得ることができる。
なお、上述の実施例においては、リファレンスセルを3
個のEPROMセル41.42.43を並列接続して構
成した場合につき述べたが、この代わりに、2個あるい
は4個以上のEPROMセルを並列接続して構成しても
良い、ここに、メモリセルを構成するEPROMセルと
同一サイズのn個のEPROMでリファレンスセルを構
成する場合、9MOs45のチャネル幅をpMO311
のチャネル幅の2Xn倍とすることによってリファレン
ス回路部の出力電圧VRをメモリ回路部の出力電圧VM
の中間値、例えば、出力電圧vMが最高値で4 [V]
、最低値で3[V]である場合、3.5 [V]に
設定することができる。
個のEPROMセル41.42.43を並列接続して構
成した場合につき述べたが、この代わりに、2個あるい
は4個以上のEPROMセルを並列接続して構成しても
良い、ここに、メモリセルを構成するEPROMセルと
同一サイズのn個のEPROMでリファレンスセルを構
成する場合、9MOs45のチャネル幅をpMO311
のチャネル幅の2Xn倍とすることによってリファレン
ス回路部の出力電圧VRをメモリ回路部の出力電圧VM
の中間値、例えば、出力電圧vMが最高値で4 [V]
、最低値で3[V]である場合、3.5 [V]に
設定することができる。
また、上述の実施例においては、本発明をEPROMに
適用した場合につき述べたが、その他、本発明はEEP
ROM、マスクROM等の不揮発性半導体記憶装置や、
DRAMやSRAM等の揮発性半導体記憶装置にも適用
できるものである。
適用した場合につき述べたが、その他、本発明はEEP
ROM、マスクROM等の不揮発性半導体記憶装置や、
DRAMやSRAM等の揮発性半導体記憶装置にも適用
できるものである。
[発明の効果]
以上のように、本発明によれば、リファレンスセルを、
複数のトランジスタを並列接続して構成したことにより
、これらトランジスタのサイズのバラツキによる特性の
バラツキを平均化し、デバイス特性への影響を緩和でき
るので、tR11II化に対応することができる。
複数のトランジスタを並列接続して構成したことにより
、これらトランジスタのサイズのバラツキによる特性の
バラツキを平均化し、デバイス特性への影響を緩和でき
るので、tR11II化に対応することができる。
第1図は本発明の一実施例(本発明を適用したEPRO
Mの一例)の要部を示す回路図、第2図は本発明の他の
実施例(本発明を適用したEPROMの他の例)の要部
を示す回路図、第3図は従来のEPROMの一例の要部
を示す回路図である。 14・・・メモリセルを構成するEPROMセル41.
42.43・・・リファレンスセルを構成するEPRO
Mセル 44・・・リファレンスセル 本発明を適用したEPROMの一例の要部第1図 本発明を適用したEPROMの他の鍔の要部第2図
Mの一例)の要部を示す回路図、第2図は本発明の他の
実施例(本発明を適用したEPROMの他の例)の要部
を示す回路図、第3図は従来のEPROMの一例の要部
を示す回路図である。 14・・・メモリセルを構成するEPROMセル41.
42.43・・・リファレンスセルを構成するEPRO
Mセル 44・・・リファレンスセル 本発明を適用したEPROMの一例の要部第1図 本発明を適用したEPROMの他の鍔の要部第2図
Claims (1)
- 【特許請求の範囲】 記憶用セルと、参照用セルとを設け、前記記憶用セルの
出力を前記参照用セルの出力と比較することにより前記
記憶用セルの記憶内容を判断するようになされた半導体
記憶装置において、 前記参照用セルを、複数のトランジスタを並列接続して
構成したことを特徴とする半導体記憶装置。
Priority Applications (5)
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---|---|---|---|
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KR9010632A KR930009541B1 (en) | 1989-07-13 | 1990-07-13 | Semiconductor memory device |
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---|---|---|---|
JP1183081A JPH0346197A (ja) | 1989-07-13 | 1989-07-13 | 半導体記憶装置 |
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Publication Number | Publication Date |
---|---|
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- 1990-07-13 KR KR9010632A patent/KR930009541B1/ko not_active IP Right Cessation
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