KR19990027705A - 반도체 메모리 장치 제조방법 - Google Patents

반도체 메모리 장치 제조방법 Download PDF

Info

Publication number
KR19990027705A
KR19990027705A KR1019970050198A KR19970050198A KR19990027705A KR 19990027705 A KR19990027705 A KR 19990027705A KR 1019970050198 A KR1019970050198 A KR 1019970050198A KR 19970050198 A KR19970050198 A KR 19970050198A KR 19990027705 A KR19990027705 A KR 19990027705A
Authority
KR
South Korea
Prior art keywords
insulating film
film
oxide film
peripheral circuit
bit line
Prior art date
Application number
KR1019970050198A
Other languages
English (en)
Other versions
KR100255514B1 (ko
Inventor
장성근
이정환
최준기
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019970050198A priority Critical patent/KR100255514B1/ko
Publication of KR19990027705A publication Critical patent/KR19990027705A/ko
Application granted granted Critical
Publication of KR100255514B1 publication Critical patent/KR100255514B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 셀 영역의 비트 라인 콘택 공정 여유도를 확보하는 동시에 주변 회로 영역의 최적화된 두께의 스페이서 절연막을 제공하는 반도체 메모리 장치 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 질화막/산화막 또는 질화산화막/산화막의 이중막을 사용하여 주변 회로 영역의 스페이서를 형성하고, 셀 영역에서 자기 정렬 비트 라인 콘택을 형성함.
4. 발명의 중요한 용도
반도체 메모리 장치 특히, DRAM 제조에 이용됨.

Description

반도체 메모리 장치 제조방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 동일 웨이퍼 상에 셀 영역과 주변 회로 영역을 형성하는 반도체 메모리 장치의 제조에 관한 것이다.
일반적으로, 반도체 장치의 고집적화 추세에 따라 반도체 장치 제조시의 공정 여유도를 확보하는 것이 중요한 해결 과제가 되고 있다.
첨부된 도면 도 1a 내지 도 1c는 본 발명이 해당하는 종래기술을 설명하기 위한 것으로, 이하 이를 통해 종래의 DRAM 제조 기술 및 그 문제점을 살펴본다.
먼저, 도 1a에 도시된 바와 같이 준비된 웨이퍼(10)의 소정 부분에 소자 분리막(11)을 형성하고, 게이트 산화막(12) 및 게이트 전극(13)을 형성한다. 계속하여, 셀 영역과 주변 회로 영역에 N-이온주입 및 P-이온주입을 실시하고, 게이트 전극(13) 측벽 부분에 스페이서 산화막(14)을 형성한 다음, 주변 회로 영역에 N+이온주입 및 P+이온주입을 실시하여 LDD(lightly doped drain) 구조의 모스 트랜지스터를 형성한다. 도면에서 N+, N-, P+, P-는 각각 소오스/드레인을 구성하는 불순물 도핑 영역, 19는 게이트 마스크 산화막을 각각 나타낸 것이다.
다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 층간 절연막(15)을 증착하고, 이를 선택적 식각하여 비트 라인 콘택홀을 형성한다.
계속하여, 도 1c에 도시된 바와 같이 콘택홀 스페이서(16)를 형성하고, 전체 구조 상부에 폴리실리콘막(17) 및 실리사이드막(18)을 형성한 다음, 이를 패터닝하여 비트 라인을 형성한다.
이후, 후속 공정을 진행한다.
상기와 같이 진행되는 종래의 DRAM 제조 기술에서 스페이서 산화막은 셀 영역과 주변 회로 영역에서 동시에 형성되는데, 이러한 스페이서 산화막은 특히 주변 회로 소자의 전기적 특성에 매우 큰 영향을 미치게 된다. 주변 회로 지역에서 소자의 전기적 특성을 확보하기 위한 스페이서 산화막의 최적화된 두께는 800Å 내지 1500Å 정도이다.
그러나, 반도체 메모리 장치의 고집적화에 따라 셀 영역에서 게이트 전극간의 간격이 좁아지게 되고, 이에 따라 비트 라인 콘택의 면적이 감소하여 비트 라인의 접촉 저항이 증가하는 문제점이 있기 때문에 스페이서 산화막을 충분한 두께로 형성할 수 없었다.
또한, 이러한 문제점을 고려하여 스페이서 산화막을 얇게 형성할 경우, 비트 라인 콘택을 형성할 때 정렬 오차를 감안하면 정상적인 스페이서 산화막 형성 공정을 사용하는데 많은 어려움이 있을 수 있고, 경우에 따라서는 비트 라인 콘택 형성 공정 자체가 불가능하게 된다. 또한 비트 라인 콘택 형성이 이루어졌다 하더라도 상기한 바와 같은 주변 회로 영역의 최적화된 두께를 충족시킬 수 없게 되어 반도체 메모리 장치의 전기적 특성을 열화 시키는 문제점이 발생하게 된다.
본 발명은 셀 영역의 비트 라인 콘택 공정 여유도를 확보하는 동시에 주변 회로 영역의 최적화된 두께의 스페이서 절연막을 제공하는 반도체 메모리 장치 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 DRAM 제조 공정도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 DRAM 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 웨이퍼 21 : 소자 분리막
22 : 게이트 산화막 23 : 게이트 전극
24 : 질화막 25 : 산화막
26 : 포토레지스트 패턴 27 : 층간 절연막
28 : 폴리실리콘막 29 : 실리사이드막
30 : 게이트 마스크 산화막
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치 제조방법은 반도체 웨이퍼 상에 소자 분리막, 게이트 산화막 및 게이트 전극을 형성하는 단계; 저농도 소오스/드레인 이온주입을 실시하는 단계; 전체 구조 상부에 제1 절연막 및 상기 제1 절연막과 식각 선택비를 갖는 제2 절연막을 차례로 증착하는 단계; 주변 회로 영역의 상기 제2 절연막 및 상기 제1 절연막을 차례로 비등방성 식각하여 상기 게이트 전극 측벽 부분에 스페이서 절연막을 형성하는 단계; 고농도 소오스/드레인 이온주입을 실시하는 단계; 전체 구조 상부에 층간 절연막을 형성하는 단계; 및 셀 영역의 상기 층간 절연막 및 상기 제2 및 제1 절연막을 선택적 식각하여 비트 라인 콘택홀을 형성하되, 상기 제1 절연막의 스페이서 패턴이 형성되어 자기 정렬 콘택홀이 형성되도록 하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2a 내지 도 2c를 참조하여 본 발명의 일실시예를 상술한다.
우선, 도 2a에 도시된 바와 같이 준비된 웨이퍼(20)의 소정 부분에 소자 분리막(21)을 형성하고, 게이트 산화막(22) 및 게이트 전극(23)을 형성한다. 계속하여, 셀 영역과 주변 회로 영역에 N-이온주입 및 P-이온주입을 실시하고, 전체 구조 상부에 질화막(24) 및 산화막(25)을 차례로 증착한다. 여기서, 질화막(24)의 두께는 셀 영역에서 게이트 전극간의 간격과 비트 라인 접촉 저항 및 자기 정렬 공정에 필요한 최소의 두께로 결정되며, 질화산화막으로 대체하여 사용할 수 있다. 또한, 산화막(25)은 주변 회로 소자의 전기적 특성을 고려하여 임의로 조정할 수 있다. 도면에서 N-, P-는 각각 소오스/드레인을 구성하는 불순물 도핑 영역, 30은 게이트 마스크 산화막을 각각 나타낸 것이다.
다음으로, 도 2b에 도시된 바와 같이 셀 영역 상부에 포토레지스트 패턴(26)을 형성하고, 이를 식각 장벽으로 하여 주변 회로 영역의 산화막(25) 및 질화막(24)을 차례로 비등방성 식각하여 게이트 전극(23) 측벽 부분에 이중 구조의 스페이서 절연막을 형성한 다음, 주변 회로 영역에 N+이온주입 및 P+이온주입을 실시하여 LDD(lightly doped drain) 구조의 모스 트랜지스터를 형성한다. 도면에서 N+, P+는 각각 소오스/드레인을 구성하는 불순물 도핑 영역을 나타낸 것이다.
다음으로, 도 2c에 도시된 바와 같이 포토레지스트 패턴(26)을 제거하고, 전체 구조 상부에 층간 절연막(27)을 증착한 후, 이를 선택적 식각하여 비트 라인 콘택홀을 형성한다. 이때, 셀 영역에서는 층간 절연막(27) 및 산화막(25), 그리고 질화막(24)이 선택적으로 식각되어 질화막(24)의 스페이서 패턴이 형성되고, 자기 정렬 콘택홀이 형성된다. 계속하여, 전체 구조 상부에 폴리실리콘막(28) 및 실리사이드막(29)을 증착하고, 이를 패터닝하여 비트 라인을 형성한다. 여기서, 장벽금속막은 필요에 따라 사용한다.
상기한 일실시예에 나타난 바와 같이 본 발명은 종래 웨이퍼 전반에 걸쳐 동일한 두께로 형성되는 스페이서 절연막을 질화막/산화막 또는 질화산화막/산화막(즉, 서로 큰 식각 선택비를 갖는 두 절연막)의 이중층을 사용하여 형성함으로서, 셀 영역에서는 얇게 형성하여 비트 라인 콘택 저항을 낮추고 주변 회로 영역에서는 충분한 두께로 최적화할 수 있다. 또한, 자기 정렬 콘택을 이루어 비트 라인 콘택 공정의 공정 마진을 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 셀 영역과 주변 회로 영역의 스페이서 절연막을 각각 다른 두께로 최적화함으로서 반도체 메모리 장치의 전기적 특성을 향상시키는 효과가 있으며, 이와 더불어 셀 지역의 비트 라인 콘택 공정의 여유도를 개선하는 효과가 있다.

Claims (4)

  1. 반도체 웨이퍼 상에 소자 분리막, 게이트 산화막 및 게이트 전극을 형성하는 단계;
    저농도 소오스/드레인 이온주입을 실시하는 단계;
    전체 구조 상부에 제1 절연막 및 상기 제1 절연막과 식각 선택비를 갖는 제2 절연막을 차례로 증착하는 단계;
    주변 회로 영역의 상기 제2 절연막 및 상기 제1 절연막을 차례로 비등방성 식각하여 상기 게이트 전극 측벽 부분에 스페이서 절연막을 형성하는 단계;
    고농도 소오스/드레인 이온주입을 실시하는 단계;
    전체 구조 상부에 층간 절연막을 형성하는 단계; 및
    셀 영역의 상기 층간 절연막 및 상기 제2 및 제1 절연막을 선택적 식각하여 비트 라인 콘택홀을 형성하되, 상기 제1 절연막의 스페이서 패턴이 형성되어 자기 정렬 콘택홀이 형성되도록 하는 단계
    를 포함하여 이루어진 반도체 메모리 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막은 질화막이며, 상기 제2 절연막은 산화막인 반도체 메모리 장치 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 절연막은 질화산화막이며, 상기 제2 절연막은 산화막인 반도체 메모리 장치 제조방법.
  4. 제 1 항에 있어서,
    상기 고농도 소오스/드레인 이온주입은 상기 주변 회로 영역에서 수행되는 반도체 메모리 장치 제조방법.
KR1019970050198A 1997-09-30 1997-09-30 반도체 메모리 장치 제조방법 KR100255514B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970050198A KR100255514B1 (ko) 1997-09-30 1997-09-30 반도체 메모리 장치 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970050198A KR100255514B1 (ko) 1997-09-30 1997-09-30 반도체 메모리 장치 제조방법

Publications (2)

Publication Number Publication Date
KR19990027705A true KR19990027705A (ko) 1999-04-15
KR100255514B1 KR100255514B1 (ko) 2000-05-01

Family

ID=19522001

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970050198A KR100255514B1 (ko) 1997-09-30 1997-09-30 반도체 메모리 장치 제조방법

Country Status (1)

Country Link
KR (1) KR100255514B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318320B1 (ko) * 1999-05-10 2001-12-22 김영환 반도체장치의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124339A (ja) * 2001-10-11 2003-04-25 Toshiba Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100318320B1 (ko) * 1999-05-10 2001-12-22 김영환 반도체장치의 제조방법

Also Published As

Publication number Publication date
KR100255514B1 (ko) 2000-05-01

Similar Documents

Publication Publication Date Title
KR100317532B1 (ko) 반도체 소자 및 그 제조방법
KR100287009B1 (ko) 폴리사이드선 및 불순물 영역 각각이 깊이가 상이한 컨택홀에 노출되는 반도체 장치 제조 방법
JP2585140B2 (ja) 半導体装置の配線接触構造
JPH0669229A (ja) Ｇｏｌｄ構造を有する半導体素子の製造方法
JP2780162B2 (ja) 半導体デバイスの製造方法
KR100487951B1 (ko) 자기정렬 콘택홀을 갖는 반도체 장치및 그 제조방법
US5952677A (en) Thin film transistor and method for manufacturing the same
JP2796249B2 (ja) 半導体記憶装置の製造方法
KR100308515B1 (ko) 반도체장치의제조방법
KR100255514B1 (ko) 반도체 메모리 장치 제조방법
KR100260043B1 (ko) 반도체 소자 제조방법
KR20000032293A (ko) 반도체 메모리 장치의 제조 방법
JPH08139314A (ja) 半導体装置およびその製造方法
KR100243738B1 (ko) 반도체 소자의 제조 방법(Method for manufacturing semiconductor device)
KR100321758B1 (ko) 반도체소자의제조방법
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
KR100390891B1 (ko) 고집적반도체소자의제조방법
KR20020096393A (ko) 모스 트랜지스터의 제조방법
KR100356472B1 (ko) 반도체 소자의 제조 방법
KR100399926B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100198637B1 (ko) 반도체 소자의 제조 방법
KR0123745B1 (ko) 반도체 장치의 콘택 형성방법
KR100362195B1 (ko) 에스램 제조방법
KR100321759B1 (ko) 반도체소자제조방법
KR20030001912A (ko) 플래쉬 메모리 셀의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee