KR910017423A - 반도체 메모리 장치 - Google Patents

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KR910017423A
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쇼따로 고바야시
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 메모리 장치의 제1실시예의 구조를 도시한 블럭선도, 제4도는 본 발명의 제2실시예의 부분 구조를 도시한 회로선도, 제5도는 본 발명 반도체 메모리 장치의 제3실시예의 구조를 도시한 블럭선도.

Claims (10)

  1. 매트리스 형태로 배열된 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 다수의 비트 라인 쌍과, 다수의 워드라인과 상기 각각의 메모리 셀에 접속된 비트 라인 및 워드라인과, 데이타를 제공하는 제1데이타 버스와, 각각의 비트 라인 쌍의 비트 라인중 하나와 상기 제1데이타 버스에 접속된 제1수단을 구비하며, 상기 제1수단은 동시적으로 각각의 비트 라인 쌍중 하나의 비트 라인을 가지고 데이타 버스에 접속하기 위해 제어 신호에 응답하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제2데이타 버스에 접속된 제2데이타 버스 및 제2수단과, 상기 각각의 비트 라인쌍의 다른 비트 라인을 포함하며, 상기 제2 수단은 상기 비트 라인 쌍 각각의 다른 비트 라인을 가진 제2데이타 버스에 접속하기 위해 상기 제어 신호에 응답하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제1및 제2 수단은 각각의 제1데이타 버스 및 제2데이타 버스에 각각 보수 신호를 제공하기 위한 수단을 구비하는 반도체 메모리 장치.
  4. 제1항에 있어서, 감지 증폭기가 활성 영역에 존재할때, 각 비트 쌍의 다른 비트 라인 레벨이 상기 동시 데이타 버스 레벨에 보수가 되도록 상기 각각의 비트 라인 쌍 용으로 하나의 감지 증폭기를 제공하는 수단을 구비하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1수단은 제어 단자 상의 제어 신호를 수신하기 위해 각각의 비트 라인 쌍중 하나의 비트 라인과 제1데이타 버스 사이에 접속되는 전달 게이트를 구비하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 제2수단은 제어 단자상의 제어 신호를 수신하기 위해 각각의 비트 라인 쌍의 다른 비트 라인과 제2데이타 버스 사이에 각각 접속된 전달 게이트를 구비하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제어 신호에 응답한 반전기를 통해 상기 비트 라인 쌍의 다른 비트 라인과 함께 상기 제1데이타 버스에 접속되는 제3수단을 구비하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 비트 라인 쌍 넘버와 동일한 넘버로 레지스터를 갖는 데이타 홀딩 수단과 동식적으로 또 다른 제어 신호에 응답한 레지스터와 함께 각각의 비트 쌍의 다른 비트 라인에 접속된 스위치 회로를 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 스위치 회로는 제어 단자상의 또 다른 제어 신호를 수신하기 위해 상기 비트 라인쌍의 다른 비트 라인과 레지스터 사이에 접속된 전달 게이트를 구비하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 비트 라인 쌍을 선택하기 위한 열 디코더 및 상기 제어 신호를 전송하는 제어 신호 라인을 구비하며, 반면 상기 제1수단, 상기 데이타 홀딩 수단 및 상기 제어 신호 라인은 상기 열 디코더에 근접하여 배열되는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019910003894A 1990-03-12 1991-03-12 반도체 메모리 장치 KR950003604B1 (ko)

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