KR880013169A - 반도체 메모리장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 한 실시예에 따른 메모리 장치의 주요부분을 도시하는 개략적인 블록 다이어그램, 제3도는 제2도의 장치의 타이밍 다이어그램.
Claims (6)
- 병렬로 배열된 다수의 메모리 장치와, 상기 메모리 장치는 위치에 따른 메모리 장치의 홀수 숫자와 메모리 장치의 짝수 숫자로 분류되고, 메모리 장치의 상기 홀수 숫자 각각은 감지 증폭기, 상기 감지 증폭기의 한쪽 부분에 배열된 제1비트 라인쌍, 상기 감지 증폭기의 다른 부분에 배열된 제2비트 라인쌍, 상기 감지 증폭기에 상기 제1비트 라인쌍을 접속시키기 위한 제1수단, 상기 감지 증폭기에 상기 제2비트 라인쌍을 접속시키기 위한 제2수단을 포함하고, 메모리 장치의 상기 짝수 숫자 각각은 감지 증폭기, 상기 감지 증폭기의 한쪽 부분에 배열된 제3비트 라인쌍, 상기 감지 증폭기의 다른부분에 배열된 제4비트 라인쌍, 상기 감지 증폭기에 상기 제3비트 라인쌍 접속시키기 위한 제3수단, 상기 감지 증폭기에 상기 제4비트 라인쌍을 접속시키기 위한 제4수단을 포함하며, 각각의 제1비트 라인쌍은 병렬로 상기 제3비트 라인쌍 각각에 인접하여 위치하고, 각각의 상기 제2비트 라인쌍은 상기 제4비트 라인쌍, 각각에 인접하여 위치하고, 상기 제1 및 제3수단은 감지 주기동안에 인에이블되고, 상기 제2및 제4수단은 디스에이블되는 제1상태와, 상기 제2및 제4수단은 상기 감지주기 동안에 인에이블되고, 상기 제1및 제4수단은 디스에이블되는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 제1내지 제4수단의 각각은 관련된 상기 비트 라인쌍을 관련된 감지 증폭기에 접속하기 위해 전송 게이트 쌍을 포함하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기의 각 메모리 유니트는 다수의 메모리 셀을 포함하고, 상기 메모리 셀의 각각은 캐패시터와 상기 캐패시터의 한 단부와 각 비트라인 쌍에 있는 비트 라인중의 하나와 결합된 제1 및 제2변이중 하나의 게이트는 워드 라인중에 하나에 접속되고, 상기 제1 및 제2변이중의 나머지 게이트는 상기 제어회로에 접속되는 것을 특징으로 하는 반도체 메모리장치.
- 다수의 감지 증폭기, 다수의 제1비트 라인쌍, 다수의 제2비트 라인쌍, 상기 제1비트 라인 각각은 상기 감지 증폭기 각각에 효과적으로 접속하는 제1수단 및 상기 제2비트 라인쌍 각각을 상기 감지 증폭기 각각에 효과적으로 접속하는 제2수단을 구비하며, 상기 제1비트 라인쌍 및 제2비트 라인쌍은 하나씩 병렬로 교체 배열되어지는 반도체 메모리장치에 있어서, 상기 제2비트 라인은 상기 제1비트 라인이 상기 감지 증폭기에 접속될때 상기 감지 증폭기에서 전기적으로 절연되며, 상기 제1비트 라인쌍은 상기 제2비트 라인쌍이 상기 감지 증폭기에 접속될때 상기 감지 증폭기에서 전기적으로 절연되는 것을 특징으로 하는 반도체 메모리장치.
- 제4항에 있어서, 상기 제1비트 라인쌍 및 제2비트 라인쌍을 프리차지 전위로 효과적으로 프리차지하는 프리차지수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제4항에 있어서, 상기 제1수단은 상기 제1비트 라인쌍 각각과 상기 감지 증폭기 각각 사이에 각각 결합된 다수의 제1전송 게이트쌍을 포함하며, 상기 제2수단은 상기 제2비트 라인쌍 각각과 상기 감지 증폭기사이에 각각 결합된 다수의 제2전송 게이트쌍을 포함하는 것을 특징으로 하는 반도체 메모리장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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