KR910005461A - 반도체 메모리장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 반도체메모리장치의 일실시예의 정면단면도,
제2도는 제1도의 실시예의 평면도.
Claims (4)
- 반도체기판내에 형성된 흠과, 이 흠의 내벽에 형성된 절연막과, 이 절연막에 접하고 상기 홈에 채워져 전극과, 이 전극과 상기 절연막과 반도체기판으로 이루어지는 용량을 가지고, 또 상기 전극과 흠의 개구 상부의 일영역과 접하는 소오스 영역과, 채널영역과 비트선에 접속되는 드레인영역을 반도체 에피택셜층으로서 상기 반도체기판에 대하여 수직방향으로 적층형성한 수직 MOS트래지스터를 형성한 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 반도체 에피택셜층에 접하고, 상기 반도체기판과 역도전형의 불순물을 함유한 다결정 실리콘층을 가지고, 이 다결정 실리콘층이 상기 반도체기판과 역도전형의 불순물을 가진 확산영역에 접하도록 구성한 것을 특징으로 하는 반도체메모리장치.
- 반도체 기판에 홈을 형성하고, 이 홈의 내벽에 절연막을 형성하고, 또 홈내에 절연막에 접하여 전극을 채우는 공정과, 상기 전극표면에 개구부를 가진 절연막을 형성하고, 이 개구부를 가진 절연막 및 개구부위에 레이터럴, 에피택셜 성장에 의해 제1의 층과 제2의 층과 제3의 층을 적층시키는 공정과, 이들의 제1, 제2, 제3의 층을 에칭하고, 각각 수직 MOS 트랜지스터의 소오스영역, 채널영역, 드레인영역을 형성하는 공정과, 상기, 제1, 제2, 제3의 층에 접촉하여 상기 반도체기판과는 역도전형의 불순물을 함유하는 다결정 실리콘층을 상기 반도체기판에 접촉하도록 형성하는 공정과, 상기 채널 영역의 측벽에 게이트산화막을 형성하고, 또 이 게이트산화막에 접해서 게이트전극을 형성하는 공정과, 상기 드레인영역에 금속배선으로 이루어지는 비트선을 형성하는 공정을 가진 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제3항에 있어서, 상기 반도체기판과는 역도전형의 불순물을 함유하는 다결정 실리콘층이 상기 반도체기판에 접촉하는 영역에 상기 반도체기판과는 역도전형의 불순물을 함유하는 확산층을 형성하는 공정을 배설한 것을 특징으로 하는 반도체메모리 장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
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| KR1019900012356A KR910005461A (ko) | 1989-08-15 | 1990-08-11 | 반도체 메모리장치 및 그 제조방법 |
Country Status (2)
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| KR (1) | KR910005461A (ko) |
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1990
- 1990-08-10 JP JP2210204A patent/JPH03155666A/ja active Pending
- 1990-08-11 KR KR1019900012356A patent/KR910005461A/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03155666A (ja) | 1991-07-03 |
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