KR910005363B1 - 저 분해능 비디오 신호를 고 분해능 비디오 모니터상에 표시하기 위한 비디오 장치 및 그 방법 - Google Patents

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Abstract

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Description

저 분해능 비디오 신호를 고 분해능 비디오 모니터상에 표시하기 위한 비디오 장치 및 그 방법
제1도는 본 발명에 따라 저 분해능 비디오 신호를 고 분해능 비디오 신호로 확대 또는 확장하기 위한 방법의 설명도.
제2도는 본 발명에 따른 비디오 신호의 뚜렷한 분해능을 확장하기 위한 장치의 블럭도.
제3도는 제2도의 이중 포트 메모리 구조의 개략적 설명도.
제4도는 제2도 회로의 동작예를 설명하는 타이밍 챠트.
제5도는 제2도 회로의 부분을 확대한 블럭도.
제6a도와 제6b도는 제1도에서 설명된 고 분해능 비디오 신호의 홀수 및 짝수 필드를 형성하며 데이타를 리드하기 위한 동작을 설명하는 타이밍 챠트.
제7도는 7/4의 확대를 주는 홀수, 짝수 및 보간 스캔 라인의 리드를 위한 바람직한 시퀀스의 설명도.
제8a도 내지 제8f도는 정수 확대를 생성하는 개선된 분해능 비디오 신호를 위한 라인 시퀀스의 설명도.
제9a도 내지 제9f도는 분수 확대를 생성하는 고 분해능 비디오 신호를 위한 라인 시퀀스의 설명도.
제10도는 제8a도 내지 제8f도의 정수 확대를 선택하기 위한 제2도 회로의 ROM에 저장된 데이타의 설명도.
제11도는 제9a도 내지 제9f도에 설명된 분수 확대를 하기 위한 제2도의 확대 선택 회로의 ROM에 저장된 정보의 설명도.
제12도는 인터 레이스 래스터 라인이 아닌 고 분해능 모니터에 사용하는 다른 리드 라인 시퀀스 패턴의 설명도.
본 발명은 비디오 기술에 관한 것이다. 저 분해능 인터레이스 텔레비젼 신호를 컴퓨터 모니터의 고 분해능 CRT 디스플레이상에 표시하기에 적합한 실제적인 적용이 알려져 있고, 이하 이것을 참조하여 설명한다. 그러나, 본 발명은 이미 적용되고 있는 것 이외에, 저 분해능 방송 신호, 비디오 영상의 확대 또는 축소, 하나의 분해능 비디오 신호를 다른 분해능의 비디오 신호로 변환하기 위한 것 등의 비디오 신호 처리 필드에 적용할 수 있다.
통상 텔레비젼 신호는 NTSC(National Television System Committee)규격에 적용되며 525 인터레이스 래스터 라인을 필요로 한다. 래스터 라인은 15.75KHz의 수평 주파수와 60Hz의 수직 주파수로 주사된다. 홀수 래스터 라인 즉, 제 1,3,5 등의 영상 교대 신호는 짝수 래스터 라인 즉, 제2,4,6 등의 교대 라인과 교대로 표시된다.
통상 이와 같은 분해능이 텔레비젼 영상을 얻기 위해 사용되었으며, 고 분해능 모니터는 깨끗하고 명료한 표시 컴퓨터 데이타를 필요로 하였다. 모니터에 의한 분해능이 다양하여, 대부분의 컴퓨터 모디터는 약 700~800래스터 라인, NTSC 표준의 거의 2배인 수평 주파수 및 60Hz의 수직 주파수를 마련하였다. 즉, 통상의 컴퓨터 모니터는 래스터 라인 보다 도트 또는 화소를 1
Figure kpo00001
배 많고 영상 당 래스터 라인이 1
Figure kpo00002
배 많게 마련되어 있다. 고 분해능 컴퓨터 모니터를 채우기 위해서, 저 분해능 비디오 영상은 확장되어야만 한다.
따라서, 다양한 보간 기구가 영상 확장을 위해 사용되었다. 영상의 폭을 확장하기 위하여, 도트의 약 반은 한번 이상으로 표시되었다. 예를 들면, 짝수 도트는 한번 표시되며 각 홀수 도트는 2배로 표시된다. 영상의 고도를 증가하기 위하여, 교대의 래스터 라인은 2배로 표시되어야 했다. 예를 들면, 홀수 필드 주사에서, 제1의 라인이 표시되며, 제3의 라인은 2배로 표시되고, 제5의 라인이 표시되며, 제7의 라인은 2배 등으로 표시된다. 마찬가지로, 짝수 라인 필드는 라인 2, 라인 4, 라인4, 라인 6, 라인 8, 라인 8 등으로 나타내서 확장된다. 이러한 방법의 문제점은 라인의 반이 더욱 밀집되어 중복되고 영상의 비선형 확장을 일으키는 것이다.
또 다른 보간 기술에서, 홀수 필드의 라인은 선택적으로 평균화되고 짝수 필드의 라인도 선택적으로 평균화 된다. 특히, 매 2동작 래스터 라인 후, 제3의 래스터 라인은 즉시 처리하여 평균화되고 짝수 또는 홀수 필드의 래스터 라인에 즉시 따르는 것에 의해 생성된다. 예를 들어, 홀수 필드는 라인 1, 라인 3, 라인 3과 라인 5의 평균, 라인 5, 라인7, 라인 7과 라인 9의 평균 등을 포함하여야 한다. 마찬가지로, 짝수 필드는 라인 2, 라인 4, 라인 4와 라인 6의 평균, 라인 6 등을 포함하여야 한다. 이 기술은 홀수 및 짝수 필드가 인터레이스될 때 약간의 데이타가 표시되지 않는다는 문제점이 있었다. 특히, 분해능 합성 영상 또는 화상에서 라인 3과 라인 5의 평균 라인은 라인 4아래 표시된다.
이것은 라인 4 아래 라인 3에서 약간의 데이타가 위치한다. 마찬가지로, 라인 4와 라인 6의 평균은 다음의 가장 낮은 라인, 라인 5위의 라인 6에 위치한다. 또 다른 보간 기구는 짝수와 홀수 필드에서 약간의 데이타가 요구된 내부 혼합의 순으로 데이타를 유지시킨다. 특히, 홀수 필드의 라인쌍 사이에 짝수 필드에서 연속인 다음 라인이 삽입된다. 예를 들면, 홀수 필드는 라인 1, 라인 3, 라인 4, 라인 5, 라인 7, 라인 8 등으로 표시되어진다. 마찬가지로, 짝수 필드는 라인 2, 라인 4, 라인 5, 라인 6, 라인 8, 라인 9 등으로 표시되어진다. 이러한 기법으로 데이타를 순서적으로 유지시켜도, 약간의 데이타는 때로 다시 표시되고 이러한 라인이 더욱 밀집하여 데이타가 중복된다.
본 발명은 제1의 분해능 비디오 신호를 다른 분해능의 비디오 신호로 변환하기 위한 장치 및 새롭게 개선된 방법을 마련하는 것이다.
본 발명의 하나의 관점에 따라, 고 분해능 비디오 모니터에 표시될 저 분해능 비디오 신호를 사용하기 위한 즉, 모니터가 저 분해능 비디오 신호보다 많은 래스터 라인 및 도트를 갖는 장치를 마련하는 것이다. 디지타이징 디지탈화 수단은 미리 선택된 여러개의 디지탈 값을 생성하기 위해 저 분해능 비디오 신호의 각 라인을 디지탈화 한다. 라이트 어드레스 수단은 각각의 디지탈 값을 위해 적당한 메모리 어드레스를 결정하며, 어드레스는 화상 또는 프레임내의 라인 번호와 라인에 따른 위치를 지시한다. 메모리 수단은 라인트 어드레스 결정 수단에 의해 결정된 어드레스에서 각 디지탈 값을 저장한다. 리드 어드레스 수단은 메모리 수단으로 데이타에 저장된 어드레스를 고 분해능 비디오 모니터에 의해 일정 비율로 제어되며 디지탈 값의 선택된 전부의 짝수 및 홀수 라인을 검색한다. 홀수 라인 메모리 수단은 메모리 수단에서 검색된 디지탈 값의 홀수 번호 각각의 래스터 라인을 받고 일시적으로 유지하며, 짝수 라인 메모리 수단은 각각의 짝수 번호 라인을 받아서 유지한다. 보간 수단은 상기에서 유지된 라인을 보간하기 위해 짝수 및 홀수 라인 메모리 수단과 접속되어 있다. 즉, 보간 수단은, 예를 들면, 평균 검색된 짝수 라인과 검색된 홀수 라인을 보간한다. 선택 수단은 고 분해능 비디오 모니터상에 표시하기 위해 데이타의 짝수, 홀수 보간 라인 사이에서 주기적으로 선택한다.
본 발명의 또다른 관점에 따르면, 고 분해능 비디오 모니터상에 저분해능 비디오 신호를 표시하기 위한 방법을 마련하는 것이다. 비디오 신호는 영상의 홀수 필드를 형성하는 홀수 번호 래스터의 연속과 영상 또는 화상의 짝수 필드를 교대로 형상하는 짝수 번호 라인의 연속을 포함한다. 각각의 라인은 디지탈 값의 선택된 번호로 변환되어 저장된다. 인접한 짝수 및 홀수 라인은 주기적으로 회수되거나 보간된다. 보간과 짝수 및 홀수의 적어도 하나는 모니터상에 표시를 위해 사전에 선택된 시퀀스로 배열된다.
본 발명의 좀더 제한된 관점에 따르면, 라인이 배열된 시퀀스는 분해능 또는 화상의 확대를 선택적으로 조정할 수 있다. 이와 같은 방법으로, 화상은 선택적으로 확대 또는 축소되어 모니터상에 표시되고 화상의 부분만 확대하여 표시할 수 있다.
본 발명의 하나의 이점은 비디오 신호의 합성 표시된 화상을 확대 또는 확장하는 것이다.
본 발명의 다른 이점은 비디오 신호의 선명한 분해능으로 개선하는 것이다.
본 발명의 또다른 이점은 합성 화상의 왜곡 감소, 명석도 및 높은 화질로 개선하는 것이다.
본 발명의 또다른 이점은 수평 및 수직 주파수의 한 세트인 비디오 신호를 다른 수직 또는 수평 주파수를 갖는 CRT상에 표시할 수 있는 것이다.
본 발명의 또다른 이점은 바람직한 실시예의 상세한 설명에 따라 이해할 수 있다.
제1도의 NTSC 방식 신호에 있어서, 저 분해능 비디오 신호(10)은 홀수 필드(12) 및 짝수 필드(14)를 교대로 포함한다. 각각의 홀수 필드는 홀수 래스터 또는 주사선 즉, 화상의 라인에 표시되어 있는 1, 3, 5를 포함한다. 짝수 래스터 각각의 짝수 필드는 짝수 래스터 라인 즉, 2, 4, 6 등의 라인을 포함한다. 비디오 신호는 연속적으로 배열된 짝수 주사선에 따른 연속적으로 배열된 홀수 주사선을 포함하며, 연속적인 홀수 및 짝수 필드의 라인에 따른다. 동기화 정보는 각 주사선과 각 필드 사이에 삽입된다.
홀수 주사선은 첫번째 또는 홀수 라인 메모리부(20A)에 저장되고, 짝수 라인은 두번째 또는 짝수 라인 메모리부(20B)에 저장된다. 인접한 짝수와 홀수 래스터 라인, 예를들면 라인 4와 라인 5는 동시에 리드되고 보간되며, 예를들면, 보간 수단(22)에 의해 평균으로 된다. 보간된 래스터 라인과 인접한 홀수 및 짝수 래스터 라인의 하나 또는 둘은 선택 수단(24)에 의해 적당한 시퀀스 또는 패턴으로 선택되어 고 분해능 비디오 신호(30)을 생성한다.
홀수, 짝수 및 보간된 라인의 순서가 적당하게 선택되는 것에 의해 고 분해능 비디오 신호와 선택된 크기가 조합된다. 설명의 간소화를 위해 1
Figure kpo00003
의 크기가 제1도에 설명되어 있다.
고 분해능 비디오 신호(30)은 홀수 필드(32) 및 짝수 필드(34)를 포함한다. 설명된 예에서, 홀수 필드는 A(N),[B(N)+A(N+1)]/2,B(N+1),.......의 패턴으로 배열된 데이타 라인을 포함한다. A(N)은 홀수 메모리(20A)로부터의 N번째 래스터 라인이고, B(N)은 짝수 메모리(20B)로부터의 N번째 래스터 라인이다. 마찬가지로, 고 분해능 신호의 짝수 필드(34)는 B(N),A(N+1),[B(N+1)+A(N+2)]/2,....... 패턴의 신호를 포함한다. 이와 같은 방법으로, 짝수 및 홀수 필드 양쪽에서 래스터 라인의 번호는 1
Figure kpo00004
배로 증가되며, 또, 각 래스터 라인은 1
Figure kpo00005
배로 증가된 것이 표시되며 동등하게 중요시된다. 또, 합성 화면으로서, 데이타는 순서대로 표시된다.
제2도에서, 저 분해능 비디오 신호(10)은 화상데이타와 저 분해능 비디오 신호의 HDi 및 VDi의 동기 데이타부를 분리하는 동기신호 분리회로(40)에 공급된다. 부반송파 분리회로(42)는 크기를 나타내는 아날로그 신호 또는 각각의 래스터 라인에 따른 화상 밀도를 남기는 부반송파 신호를 제거한다. 아날로그 디지탈 변환기(44)는 아날로그 신호를 디지탈 데이타 값 또는 도트로 변환하여 입력 버퍼(46)에 전송한다. 이 디지탈 값 또는 도트는 입력 버퍼(46)에서 짝수 및 홀수 메모리부(20A) 및 (20B)로 라이트된다.
메모리 어드레싱 수단은 메모리(20A) 및 (20B)에서 어드레스를 발생하며 래스터 라인과 각 도트의 내측 래스터의 위치를 나타낸다. 특히, 도트 또는 입력 클럭 발생회로(50)은 동기신호 분리회로(40)에서의 수평 동기 데이타를 아날로그 디지탈 변환기(44)와 다른 회로 성분에 클럭하기 위하여 클럭 펄스로 변환한다. 바람직한 실시예에서, 클럭 주파수는 수평 동기 주파수 HDi와 동기화하여 부반송파보다 4배 정도 더 크다. 그러나, 다른 클럭 비율은 각 래스터 라인에서 아날로그 데이타의 샘플링 비율을 증가 또는 감속하여 선택되어도 좋다는 것을 알 수 있다. 도트 카운터(52)는 각 클럭 펄스에 의해 증가되며 짝수 및 홀수 메모리부(20A) 및 (20B)를 위한 (X,Y)어드레스의 X값을 증가시킨다. 라인 카운터(54)는 동기신호 분리회로(40)에 의해 저 분해능 비디오 신호로부터 분리된 수직 동기신호 VDi에 의해 리세트하고, 수평 동기신호 HDi에 의해 증가되며 (X,Y)어드레스의 Y부분을 스텝한다. 라이트 어드레스 회로(56)은 메모리 수단(20)의 홀수 및 짝수 라인 메모리부(20A) 및 (20B)를 위해(X,Y)화상 어드레스를 적당한 메모리 어드레스로 변환한다. 플립플롭 회로와 같은 짝수 및 홀수 라인 분리 또는 구별 수단(58)은 수직 동기신호 VDi에 의해 스텝되며, 홀수 및 짝수 메모리부는 데이타의 교대 필드를 어드레스하거나 저장 할 수 있다. 바람직한 실시예에서, 아날로그 디지탈 변환기(44)는 비디오 신호를 부반송파 주파수의 4배로 샘플링한다. 메모리부(20A) 및 (20B)는 각각 910수평 도트 또는 메모리 어드레스 X와 525/2 수직 도트 또는 메모리 어드레스 Y를 갖는다. 각각의 어드레스에서 정보의 8비트를 저장할 수 있다. 이것으로 하나의 짝수 또는 홀수 필드를 동시에 각각의 메모리에 저장할 수 있다.
제산기(60)은 클럭 주파수를 4로 나눈다. 4번째 클럭 펄스 후, 인버터(62)에 의해 홀수 및 짝수 메모리부는 입력 버퍼(46)내에 저장된 4개의 도트를 라이트 할 수 있다. 이와 같은 방법으로, 4개의 도트는 동시에 저장된다.
제3도에서, 바람직한 실시예로서 메모리부(20A) 및 (20B)는 각각 HM53461S와 같은 8개의 LSI를 포함한다. 입력 버퍼(46)은 각각의 8비트의 4개 도트를 저장한다. 4개의 도트는 단일 액세스 기간내에 메모리의 랜덤 포트내에 기록된다. 바람직한 실시예의 8개의 LSI는 각각 64킬로바이트×4비트로 할 수 있기 때문에 각 도트의 8비트는 2메모리 칩내에 기록된다.
다시 제2도에서, 고 분해능 모니터 또는 CRT는 보다 높은 수평 및 수직 주파수의 비디오 신호를 필요로 한다. 비디오 모니터를 수용하기 위해서, 도트는 메모리부내에 기록되는 것과는 다른 비율로 짝수 및 홀수 메모리부(20A) 및 (20B)의 직렬 포트로부터 리드된다. 이중 포트 메모리 배열은 데이타를 동시에 라이트 및 리드할 수가 있다. 데이타는 라이트 동작과는 별도로 CRT의 수평 동기신호 HDo 및 수직 동기신호 VDo와 동기화하여 리드한다. 수평 동기신호 HDo가 플라이백 기간에 들어갈 때, 이중 포트 메모리부(20A) 및 (20B)와 리드 어드레스 회로(72)가 어드레스 스위칭 회로(70)에 내부 접속된다. 적당한 어드레스가 리드 어드레스 회로(72)에서 발생되어, 디지탈 값 또는 도트의 하나인 홀수 라인을 시프트 레지스터(74A)로 어드레스하고 도트의 인접한 짝수 라인을 시프트 레지스터(74B)로 어드레스 한다.
직렬 클럭(76)은 홀수 라인 디지탈 값을 시프트 레지스터(74A)에서 홀수 라인 메모리 수단(78A)로 전송하고, 짝수 라인 디지탈 값을 시프트 레지스터(74B)에서 짝수 라인 메모리 수단(78B)로 전송한다. 직렬 클럭은 시프트 레지스터를 제어하며, 각 라인의 길이는 선택적으로 확대되거나 확장된다. 제1도의 실시예에서 데이타는 1
Figure kpo00006
배로 확장되고, 모든 다른 데이타 값은 라인 메모리에 대응하여 2배로 로드된다. 디지탈 값 또는 도트를 1
Figure kpo00007
로 하면 각각의 라인은 150%로 확대된다. 도트의 다른 퍼센트를 이중으로 하는 것에 의해, 직렬 클럭 사이클을 변화시키는 것에 의해 다른 확대도 얻을 수 있다. 도트의 선택된 분수를 이중으로 하면, 인접한 도트가 평균화 되거나 보간될 수도 있다. 시프트 레지스터(74A) 및 (74B)의 내용이 라인 메모리(74A) 및 (78B)로 리드되는 동안, 이중 포트 메모리(20A)와 (20B) 및 라이트 어드레스 회로(56)은 어드레스 스위칭 회로(70)에 접속된다.
제4도에서, 도트 클럭 발생회로(50)은 클럭 펄스를 발생하며 디지탈 데이타의 도트를 아날로그 디지탈 변환기(44)로 디지탈화 할 수 있다. 4번째의 클럭 사이클 후, 제산기(60)은 라이트 인에이블 WE 신호를 발생하여, 4개의 디지탈된 값 또는 도트는 라인(80)을 거쳐서 메모리내에 라이트 할 수 있으며 어드레스가 라인 A0~A7에 설정된다. 동시에, 직렬 클럭 발생기(76)에서의 클럭 신호 SC는 메모리 수단(20)에서 데이타의 K번째 및(K-1)번째 라인에서 데이타를 리드시킨다. 수평 동기신호 HDo이 플라이백 기간에 들어갈때, 도트(i+4,j)에서 도트(i+7,j)까지의 데이타는 랜덤 포트를 통하여 라이트된다. 어드레스 스위칭 회로(70)은 (l,K)에서 리드 시작 도트의 메모리 어드레스를 설정한다. 데이타가 직렬 포트에서 리드하므로, 다음의 4도트는 랜덤 포트로부터 메모리내에 라이트된다. 데이타 전송신호 DT/DE로 인하여 K번째 및 (K-1)번째에서 데이타를 전송할 수가 있다.
라인 카운터(82)는 CRT에서 수평 동기신호 HDo를 계수하여 라인을 결정하거나 어드레스의 Y'값을 리드한다. 라인 카운터(82)는 수직 동기신호 VDo에 의해 주기적으로 리세트한다. 리드 어드레스 회로(72)는 데이타의 라인 검색을 위해 메모리(20A) 와 (20B)를 어드레싱하는 적당한 어드레스로 라인 어드레스를 변환한다.
제2도 및 제5도에서 참조된 바와 같이, 리드 제어신호 발생회로(90)은 리드 제어신호 DT/OE를 생성하여 리드 어드레스 회로(72)에서 어드레스된 데이타를 메모리 부분(20A) 및 (20B)에서 시프트 레지스터(74A) 및 (74B)로 각각 전송할 수 있다. 리드 제어신호 발생회로는 또 시퀀스 및 짝수 메모리 제어신호 HDD 및 HDE를 발생하여 패턴 발생회로(92)에 의해 발생된 패턴에 따라 짝수 및 시퀀스 메모리 부분으로부터 데이타를 리드할 수 있다. 특히, 패턴 발생회로는 디지탈 값의 홀수 패턴 PD와 짝수 패턴 PE를 발생한다. 디지탈 값은 AND게이트(94) 및 (96)에 의해 수평 동기신호 HDo가 AND화 된다. 데이타 전송 출력 인에이블 신호 DT/OE는 지연회로(98)에 의해 생성되며 수평 동기신호 HDo에 지연 또는, 미리 선택된 지연을 삽입한다. 리드 제어신호 발생회로는 또 선택 인에이블 신호 HD'를 형tjd하기 위한 지연회로(100)을 포함하며 수평 동기신호 HDo의 각 펄스를 지연시킨다.
바람직한 실시예에서 보간 수단(22)는 라인 메모리(78A) 및 (78B)에 저장된 라인의 도트 또는 디지탈 값에 대응하는 합산 또는 평균인 합산 또는 평균 수단이다. 선택 수단(24)는 다시 보간, 짝수, 홀수 라인 사이를 선택한다.
선택 시퀀스 제어회로(102)는 선택 수단(24)로 제어신호를 통과하는 각 선택 인에이블 펄스 HD'를 생성하며 데이타 라인은 리드 제어신호 발생회로(90)에 의해 지시된 순서에 따라 선택된다. 플립플롭 회로(104)는 수직 동기신호 VDo를 교대로 카운트하여 홀수 및 짝수 필드 모드 사이의 패턴 발생회로와 선택 제어회로를 스위칭한다.
또다른 플립플롭 회로(106)은 또 각각의 수직 동기신호 VDo에 의해 인덱스되어 짝수 및 홀수 필드 모드 사이의 리드 어드레스 회로(72)를 스위칭한다.
제1도의 실시예에서 1.5배 확대하기 위해 적합한 패턴은 홀수 필드 패턴 PD=(1,1,0)와 짝수 필드 패턴 PE=(1,0,1)을 포함한다. 이들 패턴은 홀수 필드가 표시될 때 패턴 발생회로(92)에 의해 반복적으로 생성된다. 마찬가지로, 짝수 및 홀수 필드 패턴 PD=(0,1,1)와 PE=(1,1,0)는 짝수 필드가 표시될 때 반복적으로 생성된다. 플립플롭(104)는 짝수 또는 홀수 필드 패턴이 생성될 때 표시한다. 패턴 발생회로(92)에서 이들 패턴 PD 및 PE는 수평 동기신호 HDo와 AND회로(94) 및 (96)에 의해 결합되어 홀수 인에이블 신호 HDD와 짝수 인에이블 신호 HDE를 생성한다.
제6a도에서 홀수 필드 모드로, 홀수 및 짝수 메모리는 리드된다. PD=(1,1,0) 패턴은 홀수 인에이블 신호 HDD를 제1 및 제2의 수평 동기회로 HDo와 일치하게 하고, 제3의 HDo와는 일치하지 않는다. 이 패턴은 3개의 HDo 펄스마다 반복한다. 이와 같은 방법에서, HDo 펄스는 HDD와 일치하고 HDE 펄스가 짝수 및 홀수 라인을 짝수 및 홀수 라인 메모리에 전송되게 한다. 각 펄스 HD'는 선택 수단(24)를 미리 선택된 사이클 순서로 짝수, 홀수 및 보간 라인의 다음을 선택하게 한다.
패턴(1,0,1)에서 발생된 짝수 신호 HDE는 각 사이클에서 제1 및 제3의 인에이블 신호와 동시에 펄스를 생성한다. 이것은 제1라인을 홀수 메모리(78A)로 로드시켜 고 분해능 비디오 신호의 홀수 필드의 제1라인으로서 제1의 HD'에 의해 선택되게 한다. 제2의 라인은 제1의 HDo 펄스와 동시에 짝수 라인 메모리로 전송되고 제3의 라인은 제2의 HDo 펄스와 동시에 홀수 라인 메모리(78A)로 전송된다. 보간 수단(22)는 이들 2개의 라인을 보간하여 제2 및 제3의 라인의 평균인 출력을 생성한다. 제2의 HD'펄스에 대해서, 선택 수단(24)는 표본 추출되어 있는 보간 수단의 출력을 선택한다. 신호는 제4의 라인을 제3의 HDo 펄스와 동시에 짝수 라인 메모리(78B)내로 리드시킨다. 짝수 라인 메모리는 제3의 HD' 펄스에 응답해서 리드한다. 이 패턴은 홀수, 짝수 및 보간된 라인 값중의 선택 공정으로서 반복된다. 이와 같은 방법으로서, 제1도의 (32)에서 설명된 홀수 필드가 생성된다.
짝수 필드(34)는 제6b도에서 설명한 바와 같이 PD=(0,1,1) 및 PE=(1,1,0)의 패턴으로 생성된다. 제2의 라인은 짝수 라인 메모리(78B)내로 시프트되어 제1의 HD' 펄스에 따라 선택 수단(24)에 의해 표본 추출된다. 제3의 라인은 홀수 라인 메모리(78A)내로 전송되며 제4의 라인은 짝수 라인 메모리(78B)내로 전송된다. 짝수 필드 모드에서 홀수 라인 메모리(78A)의 데이타는 제2의 HD' 펄스에 따라 리드된다. 본 예에서 홀수 라인 메모리는 제3의 라인을 유지한다. 다음의 HDD 펄스는 제5의 라인을 홀수 라인 메모리에서 제3의 라인으로 대치시킨다. 제3의 HD' 펄스는 보간 수단, 즉, 짝수 및 홀수 메모리(78A) 및 (78B) 에서 동시에 라인 4와 라인 5의 평균을 샘플링하게 한다. 시퀀스는 제1도의 짝수 필드(34)를 반복 생성한다.
다시, 제2도에서 선택 수단(24)에 의해서 선택되는 각 데이타 라인은 YC 분리회로(110)으로 전달되고 매트릭스 회로(112)는 청색, 녹색, 적색(RGB) 신호 성분으로 분리시킨다. 디지탈 아날로그 변환기(120)은 디지탈화된 청색, 녹색 및 적색 신호를 리드 속도 제어회로(122)에 의해 선택된 비율에 따라 아날로그 신호로 변환한다. 특히, 수평 CRT 주사 기간 TH와 래스터 라인을 DH 도트로 합성하기 위해, 리드 속도 제어회로(122)는 디지탈 아날로그 변환기(120)에 주파수 DH/TH의 신호를 공급한다.
제7도에서는 1
Figure kpo00008
의 배수와 다른 분수 확대가 생성되어 있다. 7/4의 분수적 증가가 실제적으로 이점이 있다는 것을 알았다. 7/4의 확대는 약 850라인으로 표준 NTSC 신호를 확장할 수 있다. 각 사이클에서, 7개의 라인이 리드된다 홀수 필드에서, 짝수 및 홀수 라인은 교대로 리드되어 제1의 4개 라인을 생성하며, 보간과 짝수 라인은 교대로 리드되어 3개 이상의 라인을 생성한다. 즉, 홀수 필드는 라인 1,2,3,4,(5+6) /2,6,(7+8)/2......를 포함한다. 짝수 필드도 마찬가지이나 역방향 순서의 패턴이다. 평균 및 짝수 라인은 홀수 및 짝수 라인보다 앞서나간다. 특히, 바람직한 실시예에서, 짝수 필드는 라인 (1+2)/2,2,(3+4)/2,5,6,7,8......이다.
제8a도 내지 제8f도에서 다른 확대도 주시할 필요가 있음을 알 수 있다. 특히, 정수 확대는 홀수 필드 라인 샘플링 팬턴 A(N),... A(N), [A(N)+B(N)] / 2,B(N),...B(N)으로 생성하여도 좋다. 짝수 라인 번호는 유사한 패턴으로 생성되어 있다. 제8a도 내지 제8f도는 일정한 확대와 상기 일반식의 실행으로 설명된다. 제9a도 내지 제9f도는 유사한 분수 확대의 설명이다.
다시 제2도를 참조하면, 이 회로는 제8도 및 제9도와 다른 확대 사이의 선택과 같이, 확대를 선택하거나 조정하는 수단(130)을 포함한다. 확대 조정 수단(130)은 각각의 선택할 수 있는 확대에 따라 패턴을 저장하는 ROM(134)에 어드레스를 따라 입력 확대 요구를 변환하는 ROM어드레스 발생기(132)를 포함한다. 선택된 확대를 위한 패턴은 패턴 발생회로(92)로 전송된다. ROM(134)는 또 선택된 시퀀스 지시를 포함하며, 선택 수단(24)가 홀수 및 짝수 라인 메모리(78A) 및 (78B)와 보간 수단(22)를 어드레스하는 것을 제어하기 위해 선택 시퀀스 제어회로(102)에 전달된다. ROM(134)는 또 시프트 레지스터의 라인 출력을 클럭하기 위한 클럭 비율을 조정하는 직렬 클럭 발생기에 신호를 공급한다. 이 클럭 비율 변화는 확대 또는 길이의 확대 정도를 조정하는 즉, 시프트 레지스터에서 각 라인 메모리로 2배 전송되는 도트의 백분율(%) 또는 디지탈 데이타 값이다.
제10도 및 제11도에서는 ROM(134)에 저장되어도 좋은 패턴과 선택 시퀀스의 예가 설명되어 있다. 예를 들면, 1의 홀수 또는 0필드의 확대를 위해 1라인의 길이를 갖는다. 홀수 패턴 PD는 1이고 짝수 패턴 PE는 0이다. 홀수 필드 모드에서, 선택 수단은 홀수 라인 메모리(78A)에서 라인만을 선택한다. 마찬가지로, 짝수 필드를 위해 짝수 패턴 PE는 1라인의 사이클에 대해 1이다. 홀수 라인 메모리 인에이블 패턴 PD는 0이다. 선택 수단은 짝수 라인 메모리 출력을 반복적으로 선택한다. 사이클 길이, 패턴, 선택 순서 등에 따르는 다른 확대들은 제10도 및 제11도에 설명되어 있다.
제12도에서, 본 발명은 또 인터레이스 되지 않은 고 분해능 CRT 또는 모니터상에 표시하기 위하여 저 분해능 비디오 신호를 변환하여 사용할 수 있다. 상기에서 논의된 다양한 확대는 홀수 및 짝수 필드 라인을 교대로 생성하는 것에 의해 인터레이스 되지 않은 필드로 생성할 수도 있다. 제1도에서 설명된 150% 확대의 예를 통하여 살펴보면, 인터레이스 되지 않은 필드는 라인 1,2,(2+3)/2,3,4,(4(4+5)/2,5 등으로 구성되어 있다.
이상 본 발명을 상기 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며 그 요지를 이탈하지 않는 범위에 있어서, 여러가지로 변경이 가능하다는 것은 물론이다.

Claims (16)

  1. 저 분해능 비디오 신호의 라인을 입력하여 미리 선택된 여러개의 디지탈 값으로 변환하는 디지탈화 수단, 각각의 디지탈 값에 따라 메모리 어드레스, 비디오 화상내의 라인 번호와 라인을 따르는 위치를 나타내는 어드레스를 결정하는 라이트 어드레스 수단, 어드레스에 따라 결정된 디지탈 값을 저장하며, 디지탈화 수단과 라이트 어드레스 수단에 접속되어 동작하는 메모리 수단, 선택된 짝수 및 홀수 번호 라인에 따라 리드 디지탈 값으로 메모리 수단을 어드레스하는 리드 어드레스 수단, 메모리 수단에서 리드된 디지탈 값의 홀수 번호 라인을 받아서 유지하는 홀수 라인 메모리 수단, 메모리 수단에서 리드된 디지탈 값의 짝수 번호 라인을 받 아서 유지하는 짝수 라인 메모리 수단, 짝수 라인 메모리 수단에서의 짝수 번호 라인의 디지탈 값과 홀수 라인 메모리 수단에서의 홀수 번호 라인의 디지탈 값을 보간하여 디지탈 값의 보간된 라인을 생성하는 보간 수단, 고 분해능 비디오 모니터상에 표시하기 위한 짝수, 홀수, 보간된 라인을 주기적으로 선택하는 선택 수단을 포함하며, 저 분해능 비디오 신호를 고 분해능 비디오 모니터상에 표시하기 위한 비디오 장치.
  2. 특허청구의 범위제1항에 있어서 또, 홀수 및 짝수 라인이 메모리 수단에서 홀수 및 짝수 라인 메모리 수단으로 리드되는 순서를 제어하기 위한 제어 수단을 포함하는 비디오 장치.
  3. 특허청구의 범위 제2항에 있어서 또, 선택 수단이 디지탈 값의 짝수, 홀수 및 보간된 라인을 주기적으로 선택되는 순서 또는 시퀀스를 선택하기 위한 선택 시퀀스 수단을 포함하는 비디오 장치.
  4. 특허청구의 범위 제3항에 있어서, 제어 수단은 패턴 수단에서 받은 패턴에 따라 리드 순서를 제어하며, 라인이 리드되는 패턴을 제어하는 것에 의해 고 분해능 모니터에 공급된 라인 당 화상의 수를 확대 또는 증가를 패턴이 제어하는 비디오 장치.
  5. 특허청구의 범위 제4항에 있어서 또, 저 분해능 비디오 신호에서 라인 번호를 고 분해능 모니터에 공급된 라인의 번호로 증가의 정도를 선택하는 확대 선택 수단, 패턴 수단과 선택 시퀀스 수단의 사이에 접속되어 동작하는 확대 선택 수단을 포함하는 비디오 장치.
  6. 특허청구의 범위 제5항에 있어서, 확대 선택 수단은 각각 여러개의 확대를 위해 패턴과 선택된 시퀀스를 저장하는 확대 메모리 수단을 포함하며, 확대 메모리 수단이 저장된 패턴을 선택적으로 공급하는 패턴 수단과 선택 시퀀스를 선택적으로 공급하는 선택 시퀀스 수단에 접속되어 동작하는 비디오 장치.
  7. 특허청구의 범위 제6항에 있어서 또, 디지탈 데이타가 메모리 수단에서 짝수 및 홀수 라인 메모리 수단으로 리드되도록 디지탈 값 당 라인의 번호를 증가하여 선택적으로 제어하는 라인 확대 수단을 포함하며, 라인 확대 수단이 확대 메모리 수단에 접속되어 동작하며 확대 정보를 받는 비디오 장치.
  8. 특허청구의 범위 제1항에 있어서 또, 홀수, 짝수 및 보간된 데이타 라인이 비디오 모니터상에 표시하기 위해 조립된 시퀀스를 선택적으로 교대하는 확대 선택 수단을 포함하는 비디오 장치.
  9. 저 분해능 비디오 신호 각각의 아날로그 래스터를 미리 선택된 여러개의 디지탈 값으로 디지탈화하며, 저 분해능 비디오 신호 라인 번호와 라인의 위치에 따라 디지탈 값을 저장하며, 짝수 및 홀수 번호 라인에 따라 디지탈 값을 선택적으로 리드하며, 리드된 홀수 및 짝수 라인의 인접한 번호의 디지탈 값에 따라 보간하고, 보간된 라인과 홀수 및 짝수 번호 라인의 적어도 하나를 보간하여 고 분해능 비디오 신호로 조립하는 방법을 포함하며, 아날로그의 여러개의 래스터 라인을 갖는 저 분해능 비디오 신호를 여러개의 래스터 라인을 고 분해능 비디오 신호로 변환하기 위한 방법.
  10. 특허청구의 범위 제9항에 있어서, 홀수, 짝수 및 보간된 라인이 선택된 시퀀스에 주기적으로 배열되는 비디오 신호의 변환 방법.
  11. 특허청구의 범위 제10항에 있어서, 홀수, 짝수 및 보간된 라인이 고 분해능 비디오 신호로 라인의 선택 번호를 순서적으로 조립되는 시퀀스를 선택적으로 변화하는 방법을 포함하며, 저 분해능 비디오 신호의 확대가 선택적으로 조정할 수 있는 비디오 신호의 변환 방법.
  12. 특허청구의 범위 제11항에 있어서, 각각의 라인에서 디지탈 값의 번호를 선택적으로 확장하는 방법을 포함하여, 고 분해능 비디오 신호에서 디지탈 값 당 라인의 번호가 저 분해능 비디오 신호에서 디지탈 값 당 라인의 번호보다 큰 비디오 신호의 변환 방법.
  13. 특허청구의 범위 제11항에 있어서, 조립된 고 분해능 비디오 신호는 2개의 필드를 포함하며, 필드의 하나에서 라인은 홀수 라인 반복의 선택된 번호, 홀수 라인과 인접한 짝수 라인의 평균, 인접한 짝수 라인의 반복의 선택된 번호의 시퀀스를 반복적으로 배열한 비디오 신호의 변환 방법.
  14. 특허청구의 범위 제11항에 있어서, 홀수 라인, 인접한 홀수와 짝수 라인의 보간, 짝수 라인이 주기적으로 조립된 비디오 신호의 변환 방법.
  15. 특허청구의 범위 제11항에 있어서, 조립된 고 분해능 신호는 두개는 필드를 포함하며, 필드의 하나가 분해능 데이타의 제1의 라인, 제2의 라인, 제3의 라인, 제4의 라인, 제5와 제6의 라인의 보간, 제6의 라인, 제7과 제8의 라인 보간을 포함하는 시퀀스로 배열된 라인을 갖는 비디오 신호의 변환 방법.
  16. 제1의 메모리 수단에서 짝수 번호 라인 신호와 제2의 메모리 수단에서 홀수 번호 라인 신호를 저장하며, 라인이 저장된 순서로 동시에 메모리에서 홀수 및 짝수 라인 신호를 리드하며, 인접한 홀수 및 짝수 번호 라인 신호를 선택적으로 보간하고, 리드 홀수 번호, 짝수 번호, 미리 선택된 주기적 순서로 보간된 라인 신호를 조립하여 CRT상에 표시하기 위해 라인 당 화상의 큰 번호인 고 분해능 비디오 신호를 생성하는 방법을 포함하며, 홀수 번호 라인 필드와 짝수 번호 라인 필드로 배열된 저 분해능 비디오 신호를 고 분해능 CRT상에 표시하기 위한 방법.
KR1019880001463A 1987-03-04 1988-02-15 저 분해능 비디오 신호를 고 분해능 비디오 모니터상에 표시하기 위한 비디오 장치 및 그 방법 KR910005363B1 (ko)

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