KR950003031B1 - Tv수상기의 영상신호 보상장치 - Google Patents

Tv수상기의 영상신호 보상장치 Download PDF

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Abstract

내용 없음.

Description

TV수상기의 영상신호 보상장치
제1도는 종래의 종횡비 9:16 TV수상기의 개략적인 블록구성도.
제2도는 (a), (b)는 본 발명의 보상원리를 설명하기 위한 화면구성과 라인 보간 설명도.
제3도는 본 발명의 영상신호 보상장치의 블록구성도.
제4도는 본 발명 장치에서 프레임신호 출력부에 의한 어드레스 카운터 및 A/D 변환기의 상세동작 타이밍도.
제5도는 본 발명 장치에서 프레임신호 및 샘플링 신호에 의한 메모리 리드/라이트 제어와 출력 제어동작 타이밍도.
제6도는 본 발명 장치에서 메모리의 데이타 리드/라이트 입/출력제어 동작 타이밍도.
제7도는 제3도에서 프레임신호 출력부와 어드레스 카운터 및 A/D 변환기의 상세 회로도.
제8도는 제3도에서 메모리 리드 어드레스 발생기의 상세회로도.
제9도는 제3도에서 피일드 메모리의 데이타 입/출력과 관련된 회로의 상세도.
* 도면의 주요부분에 대한 부호의 설명
9 : 프레임신호 출력부 10 : 어드레스 카운터
11 : A/D변환기 12 : 리드/라이트 제어부
13, 14 : 메모리 리드 어드레스 발생기 15, 16 : 어드레스 입력 스위칭수단
17, 18, 19, 20 : 피일드 메모리 21 : 출력스위칭수단
22 : 보상연산부 23,24,25,26 : 보상영상신호 출력버퍼
27 : D/A변환기 28 : 카운터
29 : 버퍼 출력제어부
본 발명은 종횡비(세로：가로) 9:16 TV수상기에서 종횡비 3:4의 영상신호를 수신하여 재생하는 경우 3:4 영상신호의 라인단위 선형보간을 수행하여 종횡비 불일치에 의한 화면왜곡을 방지할 수 있도록 한 TV수상기의 영상신호의 보상장치에 관한 것이다.
종래의 종횡비 9:16 화면의 TV수상기는 제1도를 참조하면 수신된 RF신호를 중간주파 신호로 변환 출력하는 중간주파 처리단(1)과, 중간주파 처리된 신호에서 영상신호를 검파해내는 영상 검파부(2)와, 검파된 영상신호를 증폭시키는 영상증폭부(3)와, 증폭된 영상신호가 재현되는 CPT(4)와, 영상신호의 수직 및 수평편향 제어를 수행하는 수직편향부(5) 및 수평편향부(6)와, 음성신호를 검파하여 증폭후 출력하는 음성처리부(7)와, 음성신호가 출력디는 스피커(8)로 구성되며 그 동작은 다음과 같다.
수신되는 RF신호는 중간주파 처리부(1)를 거쳐 중간주파수로 변환되어 영상검파부(2)와 음성처리부(7)에 공급된다.
영상검파부(2)에서 검파된 영상신호는 영상증폭부(3)에서 휘도 및 크로마 신호의 분리와 색복조, 혼합 및 증폭되어 CPT(4)에 공급되고, 수직편향부(5) 및 수평편향부(6)에서는 CPT(4)부에 편향전류를 공급하여 영상신호를 재현시킴과 함께 필요한 고압전원을 수평편향부(6)에서 공급한다. 그리고 음성처리부(7)는 입력된 신호에서 음성신호를 검파 및 증폭 처리하여 스피커(8)로 출려시킨다.
그러나 이와같은 종래의 종횡비 9:16 TV수상기의 수직편향 회로에 의하면 종횡비 3:4의 영상신호를 수신하여 TV화면에 재생하는 경우 그 종횡비의 차이로 인하여 3:4 영상신호가 수평 방향으로 확장되어 보이게되므로 부자연스러운 영상이 되고 이에따른 화질저하가 초래되는 문제점이 있었다.
본 발명은 종횡비 9:16의 TV수상기에서 3:4의 영상신호를 CPT에 재현하는 경우 입력된 영상 신호를 피일드 단위로 메모리시키고 라인단위로 해독하여 이전라인과 현재라인간의 데이타 연산을 통해 3:4 화면에 맞는 영상신호를 보간 출력시키므로서 종횡비 9:16 TV수상기에서 종횡비 3:4 영상신호를 화면 왜곡없이 재현 가능하도록한 영상신호 보상장치를 제공함을 목적으로 하며 이하 제2도 내지 제10도를 참조하여 본 발명 장치와 그에따른 영상신호 보상동작을 설명하면 다음과 같다.
먼저, 제2도의 (a), (b)를 참조하여 본 발명에 의한 영상신호의 보상원리부터 설명한다. 제2도의 (a)는 종횡비 3:4의 화면과 9:16의 화면구성을 나타낸 것으로 1피일드의 경우 262.5개의 주사선이 구성되므로(NTSC방식의 경우) 3:4화면의 9:16에 해당하는 화면영역(빗금 참조)을 9:16 TV수상기에서 재생하기 위해서는 262.5×3/4의 주사선이 9:16 TV수상기의 262.5개 주사선으로 변환되도록 해야 한다.
즉, 3:4화면의 주사선 3개당 9:16 화면의 주사선 4개가 서로 대응하여 변환되도록 하여(3 to 4line 변환) 화상 왜곡이 없는 화면출력이 가능하게 되며, 이를 원리적으로 표현하면 제2도의 (b)와 같이 3:4 화면에서 n-3, n-2, n-1, n라인…을 9:16 화면에서 각각 n-3, [(n-3)+3(n-2)]/4, [(n-2)+(n-1)]/2, [3(n-1)+n]/4, n라인으로 연산 처리하면 된다.
이와같은 라인보간을 통하여 영상신호의 보상을 수행하는 본 발명 장치의 구성은 제3도를 참조하면, 수직동기신호(H. Sync)를 입력받아 1프레임을 피일드로 구분하는 프레임신호(S, /S)를 발생시키는 프레임신호 출력부(9)와, 수직동기신호(H. Sync)와 샘플링펄스(fs)로부터 영상 데이타의 저장과 해독에 필요한 피일드 메모리 어드레스를 출력하는 어드레스카운터(10)와, 입력영상신호를 디지탈 영상데이타로 변환하는 A/D변환기(11)와, 상기 프레임신호(S, /S)로부터 피일드 메모리의 데이타 리드/라이트신호(/RD./WR)를 발생시켜 데이타의 기록과 해독을 제어하는 리드/라이트 제어부(12)와, 상기 어드레스 카운터(10) 출력으로부터 9:16 화면에 대응하는 영역의 영상정보 해독을 위한 이전라인과 현재라인의 메모리 리드 어드레스를 각각 출력하는 메모리 리드 어드레스 발생기(13) (14)와, 상기 프레임신호(S, /S)에 따라 영상데이타의 기록 또는 해독을 위한 리드/라이트 어드레스를 선택적으로 전환시켜 피일드 메모리에 공급하는 어드레스 입력 스위칭 수단(15) (16)과, 상기 어드레스 입력 스위칭수단(15) (16)의 전환에 따라 입력된 리드/라이트 어드레스에 의하여 상기 A/D변환기(11)의 출력 영상데이타가 저장 및 해독되는 피일드 메모리(17) (18) (19) (20)와, 상기 프레임신호(S, /S)에 따라 상기 메모리에 저장된 영상데이타를 선택적으로 출력시키는 출력스위칭수단(21)과, 상기 출력스위칭수단(21)에 의하여 선택된 영상데이타 출력을 라인별로 가산 처리하여 3:4 화면의 주사선 신호를 9:16 화면의 주사선 신호로 보간시키는 보상연산부(22)와, 상기 보상연산부(22) 출력을 3:4 화면의 라인당 9:16 화면의 라인으로 순차 출력되게 제어하는 보상영상신호 출력버퍼(23) (24) (25) (26)와, 상기 버퍼에서 출력된 영상데이타를 아날로그 변환하는 D/A변환기(27)와, 샘플링 펄스(fs)를 입력받아 상기 버퍼(23) (24) (25) (26)들의 데이타 출력 타이밍을 제어하기 위한 카운터(28) 및 카운터 출력을 디코드하여 버퍼의 출력 인에이블 제어를 수행하는 버퍼 출력제어부(29)로 구성된 것이다.
제3도에서 미설명부호 22A, 22B, 22C는 가산기이다.
이와같이 구성된 본 발명 장치에 의하면 영상보상 동작은 제3도 및 제4도 내지 제6도를 참조하면, 제3도에서 프레임신호 출력부(9)에 수직동기신호(H. Sync) (제4도의 (a) 참조)가 입력되면 프레임신호 출력부(9)는 입력된 수직동기신호에 대응하여 동기신호의 폴링 엣지에서 하이 및 로우로 변환되는 타이밍의 프레임신호(s, /s) (제4도의 (b), (c) 참조)를 출력하여 리드/라이트 제어부(12)와 어드레스 입력 스위칭수단(15) (16) 및 출력스위칭수단(21)에 공급한다.
한편 제4도의 (d) 및 (f)와 같은 샘플링펄스(fs)가 A/D변환기(11)에 입력되어 입력 아날로그 영상신호를 디지탈 영상데이타로 변환시키게 되고 이 변환출력된 영상데이타(D0 내지 D7) (제4도의 (f) 참조)는 출력스위칭수단(21)의 제어에 따라 피일드 메모리(17) (18) 또는 피일드 메모리(19) (20) 데이타포트(DP0 내지 DP7)에 선택적으로 공급된다.
또한 샘플링펄스(fs)는 어드레서 카운터(10)에 클록으로 공급되어 어드레스 카운터(10)에서 카운트되고, 카운트된 결과는 메모리 라이트 어드레서(ADW0 내지 ADW23)로 출력되어 어드레스 입력 스위칭수단(15)(16)의 제어에 따라 피일드 메모리(17)(18) 또는 피일드 메모리(19)(20)의 어드레스 포트(AD0 내지 AD23)에 선택적으로 공급된다.
또한, 어드레스 카운터(10)의 출력은 메모리 리드 어드레스 발생기(13) (14)에 공급되고, 메모리 리드 어드레스 발생기(13)는 9:16 화면에 해당되는 영역지정을 위한 오프셋 어드레스(SDA0 내지 SDA23)에 입력된 카운터 출력(=ADW0 내지 ADW23)을 가산하여 어드레스 입력스위칭수단(15) (16)을 통해 피일드 메모리(17) (19)이 어드레스 포트에 메모리 리드 어드레스(ADRA0 내지 ADRA23)로 공급하며, 메모리 리드 어드레스 발생기(14)는 1주사선후의 9:16 화면에 해당되는 영역지정을 위한 오프셋 어드레스(SOB0 내지 SOB23)에 상기 메모리 리드 어드레스(ADRA40 내지 ADRA23)를 가산하여 어드레스 입력스위칭수단(15) (16)을 통해 피일드 메모리(18) (20)의 어드레스 포트에 메모리 리드 어드레스(ADRB0 내지 ADRB23)를 공급한다.
이와같은 어드레스 출력 타이밍은 제4도의 (g)에 도시된 바와 같다.
한편, 상기 프레임신호(S, /S)를 입력받은 메모리 리드/라이트 제어부(12)에서는 프레임신호(S, /S)의 로우기간(TSL) 및 하이기간(TSH)에 대응하여 제5도의 (a), (b) 및 제5도의 (j), (k)와 같은 타이밍으로 메모리 리드신호(/RD)와 메모리 라이트신호(/WR)를 출력하여 피일드 메모리 (17) (18) (19) (20)에 리드/라이트 신호를 공급한다.
따라서 프레임신호(S)가 고우인 기간(S="0":TSL)동안 (제6도의 (a) 참조)에는 어드레스 입력 스위칭수단(15) (16)이 S=0단으로 전환됨에 따라 피일드 메모리(17) (18)에 메모리 라이트 어드레스(ADW0 내지 ADW23)가 공급되고 (제6도의 (c), (e) 참조) 또한 출력스위칭수단(21)도 S=0단으로 전환됨에 따라 A/D변환기(11)의 영상데이타(D0 내지 D7)가 데이타포트(DP0 내지 DP7)에 공급되어(제6도의 (d), (f) 참조) 제6도의 (b)와 같은 라이트 신호(/WR)에 의한 영상데이타의 기록이 행해진다.
또한 어드레스 입력 스위칭수단(15) (16)이 S=0단으로 전환됨에 따라 메모리 리드 어드레스(ADRA0 내지 ADRA23)가 각각 제6도의 (g) 및 (i)와 같이 피일드 메모리(19) (20)에 공급되고, 출력 스위칭수단(21)이 S=0단으로 전환됨에 따라 피일드 메모리(19) (20)의 데이타포트(DP0 내지 DP7)에서 제6도의 (h), (j)와 같이 영상데이타가 각각 출력된다. 즉, 프레임신호(S)가 로우인 기간(1피일드)동안에 제6도의 (b)와 같은 라이트신호(/WR:가 피일드 메모리(17) (18)의 라이트 제어단(W) 및 피일드 메모리(19) (20))이 리드 제어단(R)에 공급되므로서 영상데이타의 기록(메모리(17)(18)과 해독(메모리(19)(20))이 수행되는 것이다.
한편 프레임신호(/S)가 로운 기간(TSH) 동안에는 제6도의 (a)와 같이 리드/라이트 제어부(12)에서 출력된 메모리 리드신호(/RD)가 피일드 메모리(17) (18)의 리드제어단(R) 및 피일드 메모리(19) (20)의 라이트 제어단(W)에 공급되고, 어드레스 입력스위칭수단(15) (16)과 출력스위칭 수단(21)이 /S=0단으로 전환되므로 라이트 어드레스(ADW0 내지 ADW23)는 피일드 메모리(19) (20)에 리드 어드레스(ADRA0 내지 ADRA23) (ADRB0 내지 ADRB23)는 각각 피일드 메모리(17) (18)에 공급되어 피일드 메모리(19) (20)는 영상테이타(D0 내지 D7)를 기록하게 되고 피일드 메모리(17) (18)에서는 영상데이타를 출력하게 된다.
이와같이 하여 피일드 메모리(17) (18) 또는 피일드 메모리(19) (20)에서 출력된 영상데이타(DA0 내지 DA7) (DB1 내지 DB7)는 보상연산부(22)에 입력된다.
따라서 제1가산기(22A)에서는 입력단(A1) (B1)에 대한 출력단(C1)의 가산((A1+B1)/2=C1)을 수행하고 그 결과((A1+B1)/2)를 보상영상신호 출력버퍼(25) 및 제2가산기(22B)의 입력단(A2)과 제3가산기(23C)의 입력단(A3)에 공급한다.
제2 가산기(22B) 또는 C2=(A2+B2)/2의 가산을 수행하여 그 출력단(C2)의 최종 연산결과는 C2=(A1+3B1)/4으로 출력되어 보상영상신호 출력버퍼(24)에 공급된다.
제3 가산기(22C) 또는 C3=(A3+B3)/2의 가산을 수행하여 그 출력단(C2)의 최종 연산결과는 C3=(3A1+B1)/4으로 출력되어 보상영상신호 출력버퍼(26)에 공급된다.
한편 제1 가산기(22A)의 입력단(A1)에 공급되는 메모리 출력 영상데이타(DA0 내지 DA7)는 보상 영상신호 출력버퍼(23)에 직접 입력된다.
따라서 보상영상신호 출력버퍼(23) (24) (25) (26)에서 출력 가능하게 되는 영상데이타는 차례로 A1, (A1+3B1)/4, (A1+B1)/2, (3A1+B1)/4로 보간된 영상데이타가 된다.
이와같이 출력된 영상데이타는 D/A변환기(27)를 통해 아날로그 영상신호로 변환되어 9:16 화면의 영상신호로서 출력되며, 이 경우에 보상 영상신호 출력버퍼 제어는 카운터(28)와 버퍼 출력 제어부(29)에 의존한다.
즉, 카운터(28)는 제5도의 (c)와 같이 입력된 샘플링펄스(fs)를 카운트하여 그 출력단(Q0) (Q1)에서 제5도의 (d), (e)와 같이 카운트 펄스를 출력하고, 이 펄스신호는 버퍼 출력제어부(29)에서 제5도의 (f) 내지 (i)와 같이 디코드되어 출력단(Y0) (Y1) (Y2) (Y3)으로 버퍼 출력 인에이블 신호로서 출력되어 각각의 보상영상신호 출력버퍼(23) (24) (25) (26)를 상기한 바와같은 순서로 제어하게 된다.
제7도는 본 발명 장치에서 프레임신호를 출력부(9)와 어드레스 카운터(10) 및 A/D변환기(11)의 상세회로를 나타낸 것으로, 프레임신호 출력부(9)를 JK플립플롭으로 구성하여 클록입력단(T)에 공급되는 수직동기신호에 따라 그 비반전 및 반전출력단(Q, /Q)에서 프레임신호(S, /S)를 출력하고 있다.
어드레스 카운터(10)는 3단계의 8비트 출력 2진 카운터(10A) (10B) (10C)로 구성하고 수직동기 신호를 각 카운터(10A)(10B)(10C)의 리세트신호(Reset)로 공급하여 매 피일드마다 리세트후 카운트 동작이 수행되도록 하며, 샘플링펄스(fs)를 클록(CLK)으로 하여 총 24비트의 어드레스 신호(ADW0 내지 ADW23) 출력이 이루어지고 있다.
A/D변환기(11)는 샘플링펄스(fs)에 의하여 입력(IN) 아날로그 영상신호를 8비트의 디지탈 영상 데이타(D0 내지 D7)로 양자화시켜 출력단(Q0 내지 Q7)으로 출력한다.
제8도는 본 발명 장치에서 메모리 리드 어드레스 발생기(13) (14)의 상세회로이며, 오프셋 어드레스(SDA0 내지 SDB23)와 메모리 라이트 어드레스(ADW0 내지 ADW23)를 4비트 단위로 각각 가산하여 메모리 리드 어드레스(ADRA0 내지 ADRA23)를 출력하는 가산기(13A 내지 13F)와, 오프셋 어드레스(SDB0 내지 SDB23)와 상기 가산시 (13A 내지 13F)의 출력 어드레스 (ADRA0 내지 ADRA23)를 4비트 단위로 각각 가산하여 메모리 리드 어드레스(ADRB0 내지 ADRB23)출력하는 가산기(14A 내지 14F)로 구성한 것이다.
각각의 가산기들은 하위비트측의 가산기에서 출력된 캐리출력(Cout)을 상위비트측 가산기의 캐리입력(Cin)으로 공급하여 4×6=24비트의 메모리 리드 어드레스(ADRA0 내지 ADRA23) (ADRB0 내지 ADRB23)를 출력하게 된다.
제9도는 피일드 메모리(17) (18) (19) (20) 주변 회로도이며, 어드레스 입력 스위칭수단(15) (16)은 프레임신호(S, /S)에 의하여 출력 인에이블(/OE) 제어를 받는 트라이 스테이트 버퍼(15A 내지 15D) (16A 내지 16D)로 구성된다.
따라서 프레임신호(S)가 로우가 되면 버퍼(15B) (15C)가 인에이블(온)되어 입력단(A0 내지 A23)에 공급된 메모리 라이트 어드레스(ADW0 내지 ADW23)를 출력단(B0 내지 B23)을 통해 피일드 메모리(17) (18)의 어드레스 포트(AD0 내지 AD23)에 공급하고, 트라이 스테이트 버퍼(16A) (16D)가 인에이블되어 메모리 리드 어드레스(ADRB0 내지 ADRB23) (ADRA0 내지 ADRA23)를 피일드 메모리(19) (20)의 어드레스 포트(AD0 내지 AD23)에 각각 공급한다.
그리고 프레임신호(/S)가 로우가 되면 트라이 스테이트 버퍼(15A) (15D)가 인에이블되어 피일드 메모리(17) (18)에 메모리 리드 어드레스(ADRB0 내지 ADRB23) (ADRA0 내지 ADRA23)를 각각 공급하고, 트라이 스테이트 버퍼(16B) (16C)가 인에이블되어 피일드 메모리(19) (20)에 메모리 라이트 어드레스(ADW0 내지 ADW23)를 공급한다.
한편 출력 스위칭수단(21)은 프레임신호(S, /S)에 의하여 출력 인에이블 제어를 받는 트라이 스테이트 버퍼(21A 내지 21H)로 구성된다.
따라서 프레임신호(S)가 로우가 되면 트라이 스테이트 버퍼(21A) (21D) (21E) (21H)가 인에이블되어 영상데이타(D0 내지 D7)가 피일드 메모리(17)에 공급되고 피일드 메모리(19)의 영상데이타(DA0 내지 DA7)가 출력되며, 영상데이타(D0 내지 D7)가 출력된다.
프레임신호(/S)가 로우가 되면 트라이 스테이트 버퍼(21B) (21C) (21F) (21G)가 인에이블되어 피일드 메모리(17)의 영상데이타(DA0 내지 DA7)가 출력되고 영상데이타(D0 내지 D7)가 피일드 메모리(19)에 공급되며, 피일드 메모리(18)의 영상데이타(DB0 내지 DB7)가 출력되고 영상데이타(D0 내지 D7)가 피일드 메모리(20)에 공급된다.
그리고 메모리 리드/라이트 제어부는 샘플링펄스(fs)를 공통 입력으로 하고 프레임신호(S, /S)가 각각 입력되는 오아게이트(12A) (12B)로 구성되어 제5도의 (a), (b), (c), (j), (k)의 타이밍도와 같은 메모리 리드신호(/RD)와 라이드신호(/WR)를 출력하게 된다.
이상에서 설명한 바와같이 본 발명에 의하면 종횡비 9:16 YV수상기에서 3:4 영상신호를 보상 처리하면 화면 왜곡없이 시청할 수 있으므로 기기의 품질향상과 화질향상을 기할 수 있는 효과가 있다.

Claims (3)

  1. 수직동기신호(H. Sync)를 입력받아 1프레임을 피일드로 구분하는 프레임신호(S, /S)를 발생시키는 프레임신호 출력부(9)와, 수직동기신호(H. Sync)와 샘플링펄스(fs)로부터 영상데이타의 저장과 해독에 필요한 피일드 메모리 어드레스를 출력하는 어드레스 카운터(10)와, 입력영상신호를 디지탈 영상데이타로 변환하는 A/D변환기(11)와, 상기 프레임신호(S, /S)로부터 피일드 메모리의 데이타 리드/라이트신호(/RD, /WR)를 발생시켜 데이타의 기록과 해독을 제어하는 리드/라이트 제어부(12)와, 상기 어드레스 카운터(10) 출력으로부터 9:16 화면에 대응하는 영역의 영상정보 해독을 위한 이전라인과 현재라인의 메모리 리드 어드레스를 각각 출력하는 메모리 리드 어드레스 발생기(13) (14)와, 상기 프레임신호(S, /S)에 따라 영상데이타의 기록 또는 해독을 위한 리드/라이트 어드레스를 선택적으로 전환시켜 피일드 메모리에 공급하는 어드레스 입력스위칭수단(15) (16)과, 상기 어드레스 입력 스위칭수단(15) (16)의 전환에 따라 입력된 리드/라이트 어드레스에 의하여 상기 A/D변환기(11)의 출력 영상데이타가 저장 및 해독되는 피일드 메모리(17) (18) (19) (20)와, 상기 프레임신호(S, /S)에 따라 상기 메모리에 저장된 영상데이타를 선택적으로 출력시키는 출력스위칭수단(21)과, 상기 출력스위칭수단(21)에 의하여 선택된 영상 데이타 출력을 라인별로 가산 처리하여 3:4 화면의 주사선 신호를 9:16 화면의 주사선 신호로 보간시키는 보상연산부(22)와, 상기 보상연산부(22) 출력을 3:4 화면의 라인당 9:16 화면의 라인으로 순차 출력되게 제어하는 보상영상신호 출력버퍼(23) (24) (25) (26)와, 상기 보상 영상신호 출력버퍼에서 출력된 영상데이타를 아날로그 영상신호로 변환하는 D/A변환기(27)와, 샘플링펄스(fs)를 입력받아 상기 보상 영상신호 출력버퍼(23) (24) (25) (26)들의 데이타 출력 타이밍을 제어하기 위한 카운터(28) 및 카운터 출력을 디코드하여 버퍼의 출력 인에이블 제어를 수행하는 버퍼 출력제어부(29)로 구성된 TV수상기의 영상신호 보상장치.
  2. 제1항에 있어서, 메모리 리드 어드레스 발생기(13)는 오프셋 어드레스와 메모리 라이트 어드레스를 가산하여 그 결과를 메모리 리드 어드레스로 출력하는 비트가산기(13A 내지 13F)로 구성되고, 메모리 리드 어드레스 방생기(14)는 오프셋 어드레스와 상기 메모리 리드 어드레스를 가산하여 그 결과를 1주사선후의 메모리 리드 어드레스로 출력하는 비트가산기(14A 내지 14F)로 구성된 TV수상기의 영상신호 보상장치.
  3. 제1항에 있어서, 어드레스 입력 스위칭수단(15) (16)과 출력 스위칭수단(21)은 프레임신호(S, /S)에 의하여 출력 인에이블(/OE) 제어를 받아 스위칭 온/오프되는 트라이 스테이트 버퍼(15A 내지 15D) (16A 내지 16D) (21A 내지 21H)로 구성된 TV수상기의 영상신호 보상장치.
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