JP2810708B2 - 電気的消去・書込み可能な読取専用メモリ（ｒｏｍ）用セル並びにその製法 - Google Patents
電気的消去・書込み可能な読取専用メモリ（ｒｏｍ）用セル並びにその製法Info
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体メモリデバイスに関するもので、特に
電気的消去と電気的プログラム書込みとが共に可能なフ
ローティングゲート形ROM（読取り専用メモリ）並びに
その製造方法に関するものである。
電気的消去と電気的プログラム書込みとが共に可能なフ
ローティングゲート形ROM（読取り専用メモリ）並びに
その製造方法に関するものである。
＜従来の技術＞ EPROM、即ち電気的プログラム書込みの可能なROMは、
フローティングゲート構造をもつ電界効果形デバイスで
ある。EPROMのフローティングゲートは、各セルのソー
ス、ドレイン、コントロールゲートに適切な電圧を印加
することで、プログラムされ、これによりソース〜ドレ
イン通路に大電流を流し、ホットエレクトロンによる該
フローティングゲートの充電を可能にする。EPROM形の
デバイスは、その記憶内容が紫外線光によって消去され
るが、そのためには、半導体チップ上に水晶窓を有する
ようなパッケージが必要になる。この種のパッケージ
は、DRAM（ダイナミックランダムアクセスメモリ）のよ
うな他の種類のメモリデバイスに通常的に用いられてい
るプラスティックパッケージに比べて、高価である。そ
れ故に、EPROMは、プラスティックパッケージに封入さ
れた他の種類のデバイスに比べて一般に高価である。こ
の種のEPROMデバイスは、その製造方法とともに、例え
ば米国特許第3,984,822号、同第4,142,926号、同第4,25
8,466号、同第4,376,947号、同第4,326,331号、同第4,3
13,362号、同第4,373,248号に開示されている。本発明
に関連して特に興味のあるのは、John F.Schreckによ
り、1986年２月18日付で出願され、1988年６月７日付で
特許され、テキサス・インスツルメンツ社に譲渡された
米国特許第4,750,024号であり、そこには米国特許第4,2
58,466号開示のそれと同様の製造方法で製造されたEPRO
Mが記載されているが、それはオフセットフローティン
グを用いたものである。
フローティングゲート構造をもつ電界効果形デバイスで
ある。EPROMのフローティングゲートは、各セルのソー
ス、ドレイン、コントロールゲートに適切な電圧を印加
することで、プログラムされ、これによりソース〜ドレ
イン通路に大電流を流し、ホットエレクトロンによる該
フローティングゲートの充電を可能にする。EPROM形の
デバイスは、その記憶内容が紫外線光によって消去され
るが、そのためには、半導体チップ上に水晶窓を有する
ようなパッケージが必要になる。この種のパッケージ
は、DRAM（ダイナミックランダムアクセスメモリ）のよ
うな他の種類のメモリデバイスに通常的に用いられてい
るプラスティックパッケージに比べて、高価である。そ
れ故に、EPROMは、プラスティックパッケージに封入さ
れた他の種類のデバイスに比べて一般に高価である。こ
の種のEPROMデバイスは、その製造方法とともに、例え
ば米国特許第3,984,822号、同第4,142,926号、同第4,25
8,466号、同第4,376,947号、同第4,326,331号、同第4,3
13,362号、同第4,373,248号に開示されている。本発明
に関連して特に興味のあるのは、John F.Schreckによ
り、1986年２月18日付で出願され、1988年６月７日付で
特許され、テキサス・インスツルメンツ社に譲渡された
米国特許第4,750,024号であり、そこには米国特許第4,2
58,466号開示のそれと同様の製造方法で製造されたEPRO
Mが記載されているが、それはオフセットフローティン
グを用いたものである。
＜発明が解決しようとする問題点＞ EEPROM、即ち電気的消去と電気的プログラム書込みの
可能なROMは、種々の方法で製造されてはいるが、多く
の場合、標準的なEPROMよりも格段に大形のセル寸法を
必要とするばかりか、一層複雑な製造工程をも必要とす
る。EEPROMに関しては、パッケージ装填のコスト逓減向
けに不透明のプラスティックパッケージに実装可能であ
る。それにもかかわらず、EEPROMは、大形のセル寸法と
複雑な製造工程に由来して、１ビット当りの価格で、EP
ROMに比べてコスト高になっている。
可能なROMは、種々の方法で製造されてはいるが、多く
の場合、標準的なEPROMよりも格段に大形のセル寸法を
必要とするばかりか、一層複雑な製造工程をも必要とす
る。EEPROMに関しては、パッケージ装填のコスト逓減向
けに不透明のプラスティックパッケージに実装可能であ
る。それにもかかわらず、EEPROMは、大形のセル寸法と
複雑な製造工程に由来して、１ビット当りの価格で、EP
ROMに比べてコスト高になっている。
フラッシュEEPROMは、各セルが個別的に消去され得な
いことから、標準的なEEPROMに比べて小形のセル寸法で
よいという利点がある。その代り、セルアレイ全体の記
憶内容が一度に消去されてしまう。
いことから、標準的なEEPROMに比べて小形のセル寸法で
よいという利点がある。その代り、セルアレイ全体の記
憶内容が一度に消去されてしまう。
現在市販されているフラッシュEEPROMは、２種類の電
源を必要とする。１つはプログラム書込みと消去用であ
り、もう１つは読出し用である。典型的な電源電圧とし
ては、12Vがプログラム書込み動作と消去動作時に、5V
が読出し動作時に用いられる。しかし、１種類の比較的
低電圧の電源の採用で、プログラム書込み、消去、読出
しのすべての動作を賄うことが望ましい。
源を必要とする。１つはプログラム書込みと消去用であ
り、もう１つは読出し用である。典型的な電源電圧とし
ては、12Vがプログラム書込み動作と消去動作時に、5V
が読出し動作時に用いられる。しかし、１種類の比較的
低電圧の電源の採用で、プログラム書込み、消去、読出
しのすべての動作を賄うことが望ましい。
係属中の２件の米国特許出願（第07/219,530号、第07
/219,528号）で、本願と同時に出願されているが、そこ
にはEEPROMが開示されている。それによれば、セルを小
形化し製造工程を簡略化するための抜本的な改良構造と
改良方法が提供され、結果として、チップに低電圧（通
常＋5V）の単一電源だけを必要とするデバイスが得られ
る。それにも拘らず、ある条件下では、ソース領域の側
縁部直下でのソース対基板の接触面における破壊電圧の
改善が、後述のごとく、このようなデバイスでは可能で
あると解されている。
/219,528号）で、本願と同時に出願されているが、そこ
にはEEPROMが開示されている。それによれば、セルを小
形化し製造工程を簡略化するための抜本的な改良構造と
改良方法が提供され、結果として、チップに低電圧（通
常＋5V）の単一電源だけを必要とするデバイスが得られ
る。それにも拘らず、ある条件下では、ソース領域の側
縁部直下でのソース対基板の接触面における破壊電圧の
改善が、後述のごとく、このようなデバイスでは可能で
あると解されている。
＜問題点を解決するための手段＞ 本発明の第１の目的は、トンネル構造が自己整合され
ることで、製造が容易になり、信頼性も高められたPROM
を提供することである。
ることで、製造が容易になり、信頼性も高められたPROM
を提供することである。
本発明の第２の目的は、セルサイズが逓減され、さら
にコントロールゲートとフローティングゲート間の結合
が改善されたEEPROMを提供することである。本発明の第
３の目的は、書込み動作中に、書込み済みのセルのプロ
グラムを破壊してしまうような“ビットラインストレ
ス”に対して耐性のあるセルの提供や、フィールド〜プ
レート破壊電圧の改善をも含んでいる。
にコントロールゲートとフローティングゲート間の結合
が改善されたEEPROMを提供することである。本発明の第
３の目的は、書込み動作中に、書込み済みのセルのプロ
グラムを破壊してしまうような“ビットラインストレ
ス”に対して耐性のあるセルの提供や、フィールド〜プ
レート破壊電圧の改善をも含んでいる。
本発明の第４の目的は、電気的にプログラム可能なメ
モリ、即ち電気的プログラム書込みと電気的プログラム
消去が共に可能なメモリであって、より安価な不透明の
プラスティックパッケージに封入可能なものを提供する
ことである。本発明の第５の目的は、電気的消去が可能
なメモリの改善された製造方法を提供することであり、
これには、通常の設計基準で許容される最小のスペース
よりもさらに小さい寸法のトンネル窓を形成し、より小
形のセル寸法を達成し、再設計時の縮尺変更を容易化す
る方法の採用も含まれている。本発明の第６の目的は、
プログラムの書込みにも消去にも唯１種類の低電圧外部
電源を用るような不揮発性メモリを提供することであ
り、これにより、メモリデバイスが１種類の外部電源を
もつシステムであって、オンボードプログラミングとイ
ンサーキットプログラミングのいずれにも対応可能なも
のとなる。本発明の第７の目的は、プログラムの書込み
消去にも大電流を必要としないような電気的プログラム
可能なメモリを提供することである。
モリ、即ち電気的プログラム書込みと電気的プログラム
消去が共に可能なメモリであって、より安価な不透明の
プラスティックパッケージに封入可能なものを提供する
ことである。本発明の第５の目的は、電気的消去が可能
なメモリの改善された製造方法を提供することであり、
これには、通常の設計基準で許容される最小のスペース
よりもさらに小さい寸法のトンネル窓を形成し、より小
形のセル寸法を達成し、再設計時の縮尺変更を容易化す
る方法の採用も含まれている。本発明の第６の目的は、
プログラムの書込みにも消去にも唯１種類の低電圧外部
電源を用るような不揮発性メモリを提供することであ
り、これにより、メモリデバイスが１種類の外部電源を
もつシステムであって、オンボードプログラミングとイ
ンサーキットプログラミングのいずれにも対応可能なも
のとなる。本発明の第７の目的は、プログラムの書込み
消去にも大電流を必要としないような電気的プログラム
可能なメモリを提供することである。
本発明の一実施例によれば、電気的消去が可能なPROM
あるいはEEPROMは、フローティングゲートが組み込まれ
たエンハンス形トランジスタを用いて構成される。かか
る構成のフローティングゲートトランジスタは、チャン
ネル領域から離れて、ソース領域上方に位置し、自己整
合形の小さなトンネル窓を持つ。このEEPROMデバイス
は、製造が容易でセルが極端に小形化でき、接続部なし
のセル配列を持つものである。このデバイスには、相対
的に厚いシリコン酸化物の下に埋設されたビット線（ソ
ース／ドレイン領域）があって、コントロールゲート対
フローティングゲートの静電容量比の好適値が達成可能
である。プログラム書込みと消去は、チャンネルとドレ
イン領域側から見てビットラインの反対側ソース領域中
にあるトンネル窓領域を用いて行われる。トンネル窓に
は、フローティングゲートにそこ以外の部分に対面する
ものよりも薄い絶縁層が施されていて、フォウラー・ノ
ルトハイムトンネル効果を生じさせる。
あるいはEEPROMは、フローティングゲートが組み込まれ
たエンハンス形トランジスタを用いて構成される。かか
る構成のフローティングゲートトランジスタは、チャン
ネル領域から離れて、ソース領域上方に位置し、自己整
合形の小さなトンネル窓を持つ。このEEPROMデバイス
は、製造が容易でセルが極端に小形化でき、接続部なし
のセル配列を持つものである。このデバイスには、相対
的に厚いシリコン酸化物の下に埋設されたビット線（ソ
ース／ドレイン領域）があって、コントロールゲート対
フローティングゲートの静電容量比の好適値が達成可能
である。プログラム書込みと消去は、チャンネルとドレ
イン領域側から見てビットラインの反対側ソース領域中
にあるトンネル窓領域を用いて行われる。トンネル窓に
は、フローティングゲートにそこ以外の部分に対面する
ものよりも薄い絶縁層が施されていて、フォウラー・ノ
ルトハイムトンネル効果を生じさせる。
仮想接地回路配置を回避して、専用のドレイン領域と
接地線とを利用することで、さらには隣接するセルのビ
ットライン間を分離する厚い酸化物を利用することで、
フローティングゲートが、隣接ビットラインと分離領域
の上部にまで延在し、結果として好適な結合比が得られ
る。
接地線とを利用することで、さらには隣接するセルのビ
ットライン間を分離する厚い酸化物を利用することで、
フローティングゲートが、隣接ビットラインと分離領域
の上部にまで延在し、結果として好適な結合比が得られ
る。
＜実 施 例＞ 本発明の特徴とされる新規な構成は、頭記の特許請求
の範囲に明記されている。しかしながら、本発明それ自
体、ならびに上記以外の目的や利点は、添付図面と関連
させて、特定の実施例に関する下記の詳細な説明を参照
すれば十分に理解されよう。
の範囲に明記されている。しかしながら、本発明それ自
体、ならびに上記以外の目的や利点は、添付図面と関連
させて、特定の実施例に関する下記の詳細な説明を参照
すれば十分に理解されよう。
第１図、第2a〜2e図及び第３図を参照すれば明らかな
ように、電気的消去と電気的プログラム書込みが共に可
能なメモリセル10のアレイが、シリコン基板11の一方の
面上に形成されているのが示されている。これらの図に
は、基板11の微小部分が示されているにすぎず、これら
のセルは、莫大な数のセルから成るアレイの一部分であ
ると理解されるべきである。多数のワードライン／コン
トロールゲート12は、基板11の面上に延在する多結晶性
シリコン（以下、ポリシリコン）の第２層であるストリ
ップで形成され、またビットライン13は、基板11の同じ
面にある厚い熱酸化シリコン層14の下に形成される。こ
れらの埋設されたビットライン13は、セル10の各々に関
し、ソース領域15とドレイン領域16とになる。各セル10
用のフローティングゲート17は、各セル10の約半分と１
本のビットライン上方を覆い、さらに隣接するもう１本
のビットライン13上方にまで達するように延在するポリ
シリコンの第１層で形成される。各セル10用のフローテ
ィングゲート17の“水平方向”即ちＸ方向とでも呼ばれ
るべき方向沿いに延びる両側縁部は、層違いのワードラ
イン12の両側縁部に対して整合されている。
ように、電気的消去と電気的プログラム書込みが共に可
能なメモリセル10のアレイが、シリコン基板11の一方の
面上に形成されているのが示されている。これらの図に
は、基板11の微小部分が示されているにすぎず、これら
のセルは、莫大な数のセルから成るアレイの一部分であ
ると理解されるべきである。多数のワードライン／コン
トロールゲート12は、基板11の面上に延在する多結晶性
シリコン（以下、ポリシリコン）の第２層であるストリ
ップで形成され、またビットライン13は、基板11の同じ
面にある厚い熱酸化シリコン層14の下に形成される。こ
れらの埋設されたビットライン13は、セル10の各々に関
し、ソース領域15とドレイン領域16とになる。各セル10
用のフローティングゲート17は、各セル10の約半分と１
本のビットライン上方を覆い、さらに隣接するもう１本
のビットライン13上方にまで達するように延在するポリ
シリコンの第１層で形成される。各セル10用のフローテ
ィングゲート17の“水平方向”即ちＸ方向とでも呼ばれ
るべき方向沿いに延びる両側縁部は、層違いのワードラ
イン12の両側縁部に対して整合されている。
本発明によれば、プログラムあるいはその消去のため
のトンネル領域19が、既述の係属中の米国特許出願（第
07/219,530号、第07/219,528号）に示されているセルと
の対比で言うと、各セル10のソース領域15に隣接して、
そのソース領域上で、ドレイン領域16や両領域間のチャ
ンネルから見て反対側に形成される。当該別途出願係属
中のものでは、ソース領域15とドレイン領域16間のチャ
ンネル領域中のソース領域寄りにトンネル窓がある。ト
ンネル窓19における酸化シリコンは100Å程度の薄さ
で、チャンネルにおける絶縁膜20の約350Åの厚さに比
較しても、またエンハンス形トランジスタの500Åに比
較しても、いずれよりも薄いものである。この構造を採
用することで、プログラムの書込みや消去が比較的低い
外部印加電圧によって実行できる。層12と層17間の結合
は、フローテイングゲート17とソース15ないし基板11間
の結合に比べて、フローティングゲート17がビットライ
ン13と分離領域22を跨いで延在しているので、格段に好
条件である。したがって、コントロールゲート12とソー
ス15間に印加されたプログラム書込み／消去用の電圧の
大部分は、フローテイングゲート17とソース15間に現わ
れる。セル10は、セル自身の近傍でソース／ドレイン各
接続部を必要としないということから、“接続部なし”
と呼ばれる。
のトンネル領域19が、既述の係属中の米国特許出願（第
07/219,530号、第07/219,528号）に示されているセルと
の対比で言うと、各セル10のソース領域15に隣接して、
そのソース領域上で、ドレイン領域16や両領域間のチャ
ンネルから見て反対側に形成される。当該別途出願係属
中のものでは、ソース領域15とドレイン領域16間のチャ
ンネル領域中のソース領域寄りにトンネル窓がある。ト
ンネル窓19における酸化シリコンは100Å程度の薄さ
で、チャンネルにおける絶縁膜20の約350Åの厚さに比
較しても、またエンハンス形トランジスタの500Åに比
較しても、いずれよりも薄いものである。この構造を採
用することで、プログラムの書込みや消去が比較的低い
外部印加電圧によって実行できる。層12と層17間の結合
は、フローテイングゲート17とソース15ないし基板11間
の結合に比べて、フローティングゲート17がビットライ
ン13と分離領域22を跨いで延在しているので、格段に好
条件である。したがって、コントロールゲート12とソー
ス15間に印加されたプログラム書込み／消去用の電圧の
大部分は、フローテイングゲート17とソース15間に現わ
れる。セル10は、セル自身の近傍でソース／ドレイン各
接続部を必要としないということから、“接続部なし”
と呼ばれる。
区画21はＹ方向でのセル同志の分離に使用される。こ
の区画21は、既述の係属中の米国特許出願（第07/219,5
30号）に記載された区画21に類似した厚いフィールド酸
化物でもよいし、あるいは既述の係属中の米国特許出願
（第07/219,528号）で開示されているように、Ｐ型不純
物でイオン打ち込みされたものであってもよい。LOCOS
法による厚いフィールド酸化物のストリップ22は、各セ
ル10間に存在するビットライン13をＸ方向について分離
する。このセルアレイは“仮想接地回路”形のものでは
ないということに留意する必要がある。
の区画21は、既述の係属中の米国特許出願（第07/219,5
30号）に記載された区画21に類似した厚いフィールド酸
化物でもよいし、あるいは既述の係属中の米国特許出願
（第07/219,528号）で開示されているように、Ｐ型不純
物でイオン打ち込みされたものであってもよい。LOCOS
法による厚いフィールド酸化物のストリップ22は、各セ
ル10間に存在するビットライン13をＸ方向について分離
する。このセルアレイは“仮想接地回路”形のものでは
ないということに留意する必要がある。
因みに、１本のカラム方向（Ｙ方向）のセル列に対し
て２本のビットライン13、13、即ち２本のカラムライン
（１本はソース用、もう１本はドレイン用）が延在し、
１本のビットラインは接地ライン専用のものであり、も
う１本の方はデータ入出力とセンス用のラインである。
て２本のビットライン13、13、即ち２本のカラムライン
（１本はソース用、もう１本はドレイン用）が延在し、
１本のビットラインは接地ライン専用のものであり、も
う１本の方はデータ入出力とセンス用のラインである。
第１図、第2a〜2e図、第３図におけるEEPROMセルは、
選択されているセル10のソース15に対応して選択された
ワードライン12に約＋16〜＋18Vの電圧Vppを印加するこ
とでプログラム書込みされる。その選択されたセル10の
ソース15は、接地又は他の参照電圧に保たれる。例え
ば、第３図で、セル10aがプログラム書込みされるべく
選択されていると、この場合、WL1表記の選択されたワ
ードライン12が＋Vppになり、一方、S0表記の選択され
たソースが接地になる。電圧＋Vppは、比較的低い値の
正の電圧、多くは＋5Vの外部供給電源電圧から、チップ
内蔵のチャージポンプにより内部的に昇圧生成される。
選択されたドレイン16（同図ではD0と表記）は、このよ
うなプログラム書込み動作の条件下では、フロート状態
になり、結局のところ、ソース〜ドレイン間通路に流れ
る電流は、非常に小さなものか、あるいは完全に枯渇す
る。トンネル酸化物19（約100Åの厚さをもつ）を介し
て発生するフォウラー・ノルトハイムトンネル効果によ
り、選択されたセル10aのフローティングゲート17が充
電され、結局、10ミリ秒の幅の１発のプログラムパルス
の印加後には、多分３〜6Vのしきい値電圧Vtに遷移する
結果となる。選択されたセルは、選択されたワードライ
ン／コントロールゲート12に対して通常的には−10VのV
ee（内部発生の電圧）を印加し、さらにソース15、つま
りビットライン13に対して約＋5Vの電圧を印加すること
により、プログラム消去される。この間、ドレイン16
（もう一方のビットライン13）は、フロート状態にされ
る。消去トンネル効果の作用期間中、フローティングゲ
ート17からソース15に向う電子が流れるのは、コントロ
ールゲート12がソース15に対して負電位となっているか
らである。
選択されているセル10のソース15に対応して選択された
ワードライン12に約＋16〜＋18Vの電圧Vppを印加するこ
とでプログラム書込みされる。その選択されたセル10の
ソース15は、接地又は他の参照電圧に保たれる。例え
ば、第３図で、セル10aがプログラム書込みされるべく
選択されていると、この場合、WL1表記の選択されたワ
ードライン12が＋Vppになり、一方、S0表記の選択され
たソースが接地になる。電圧＋Vppは、比較的低い値の
正の電圧、多くは＋5Vの外部供給電源電圧から、チップ
内蔵のチャージポンプにより内部的に昇圧生成される。
選択されたドレイン16（同図ではD0と表記）は、このよ
うなプログラム書込み動作の条件下では、フロート状態
になり、結局のところ、ソース〜ドレイン間通路に流れ
る電流は、非常に小さなものか、あるいは完全に枯渇す
る。トンネル酸化物19（約100Åの厚さをもつ）を介し
て発生するフォウラー・ノルトハイムトンネル効果によ
り、選択されたセル10aのフローティングゲート17が充
電され、結局、10ミリ秒の幅の１発のプログラムパルス
の印加後には、多分３〜6Vのしきい値電圧Vtに遷移する
結果となる。選択されたセルは、選択されたワードライ
ン／コントロールゲート12に対して通常的には−10VのV
ee（内部発生の電圧）を印加し、さらにソース15、つま
りビットライン13に対して約＋5Vの電圧を印加すること
により、プログラム消去される。この間、ドレイン16
（もう一方のビットライン13）は、フロート状態にされ
る。消去トンネル効果の作用期間中、フローティングゲ
ート17からソース15に向う電子が流れるのは、コントロ
ールゲート12がソース15に対して負電位となっているか
らである。
上記に代る操作として、選択されたセルに関し、選択
されたソース15に対して内部生成の約10〜15Vの正の電
圧を印加することによって消去することも可能である
が、この場合、選択されたドレイン16がフロート状態に
され、選択されたコントロールゲート12が参照電圧又は
接地に接続される。かかる消去操作を用いれば、既述の
消去操作で使用した負の電圧源が不必要になる。
されたソース15に対して内部生成の約10〜15Vの正の電
圧を印加することによって消去することも可能である
が、この場合、選択されたドレイン16がフロート状態に
され、選択されたコントロールゲート12が参照電圧又は
接地に接続される。かかる消去操作を用いれば、既述の
消去操作で使用した負の電圧源が不必要になる。
“フラッシュ消去”が行なわれる（全セルの記憶内容
が全く同時に消去される）場合には、アレイ中のドレイ
ン16のすべてがフロート状態にされ、ソース15のすべて
がVddの電圧に、そしてワードライン／コントロールゲ
ート12のすべてが−Veeの電圧に保たれる。
が全く同時に消去される）場合には、アレイ中のドレイ
ン16のすべてがフロート状態にされ、ソース15のすべて
がVddの電圧に、そしてワードライン／コントロールゲ
ート12のすべてが−Veeの電圧に保たれる。
プログラム書込み作動例（セル10aがプログラム書込
みされる場合）では、その作動中に書込み妨害の発生を
防ぐのに、第３図中のセル10bのように同一ワードライ
ンWL1上にある非選択のセルのすべてのソース15が、約
＋５〜7Vの範囲にある電圧Vb1に維持される。セル10bの
ような非選択のセルのドレイン16は、ソース〜ドレイン
間の電流を遮断すべくフロート状態にされる。ソース15
に印加された電圧Vb1により、上記動作例におけるセル1
0bを含め、各セルのトンネル酸化物19に作用する電界
が、フローティングゲート17を充電してしまう程度にま
で大きくなるのが防止される。
みされる場合）では、その作動中に書込み妨害の発生を
防ぐのに、第３図中のセル10bのように同一ワードライ
ンWL1上にある非選択のセルのすべてのソース15が、約
＋５〜7Vの範囲にある電圧Vb1に維持される。セル10bの
ような非選択のセルのドレイン16は、ソース〜ドレイン
間の電流を遮断すべくフロート状態にされる。ソース15
に印加された電圧Vb1により、上記動作例におけるセル1
0bを含め、各セルのトンネル酸化物19に作用する電界
が、フローティングゲート17を充電してしまう程度にま
で大きくなるのが防止される。
さらに、セルのソースが電圧Vb1に近い電圧である場
合に、プログラム書込み済みのセルのトンネル酸化物に
作用する高電界との関連で遭遇する“ビットラインスト
レス”、即ちプログラムの破壊も防止されなければなら
ない。かかる“ビットラインストレス”状態を防止する
目的で、第３図の非選択のワードライン／コントロール
ゲートWL0、WL2は、＋５〜＋10Vの範囲に維持され、こ
れにより、非選択の各セルのトンネル酸化物19に作用す
る電界を弱めることができる。第３図中、10cで示され
るような位置にあるプログラム書込み済みのセルに関し
ては、そのフローティングゲートが約−２〜−4Vの電圧
に保たれていて、それが原因で、10cのようなセルのソ
ースS1の電圧Vb1が＋５〜＋7Vの範囲となる場合には、
そこでのトンネル酸化物に作用する電界がそのセルのプ
ログラムを破壊することもあり得るが、ワードラインWL
2上に＋５〜＋10Vの範囲の電圧が乗っていると、電界が
弱められる。しかしながら、ワードライン／コントロー
ルゲート上の電圧は、フローティングゲートに電荷の乗
っていないセルのしきい値電圧Vtに変化をもたらす程度
に高くはない。
合に、プログラム書込み済みのセルのトンネル酸化物に
作用する高電界との関連で遭遇する“ビットラインスト
レス”、即ちプログラムの破壊も防止されなければなら
ない。かかる“ビットラインストレス”状態を防止する
目的で、第３図の非選択のワードライン／コントロール
ゲートWL0、WL2は、＋５〜＋10Vの範囲に維持され、こ
れにより、非選択の各セルのトンネル酸化物19に作用す
る電界を弱めることができる。第３図中、10cで示され
るような位置にあるプログラム書込み済みのセルに関し
ては、そのフローティングゲートが約−２〜−4Vの電圧
に保たれていて、それが原因で、10cのようなセルのソ
ースS1の電圧Vb1が＋５〜＋7Vの範囲となる場合には、
そこでのトンネル酸化物に作用する電界がそのセルのプ
ログラムを破壊することもあり得るが、ワードラインWL
2上に＋５〜＋10Vの範囲の電圧が乗っていると、電界が
弱められる。しかしながら、ワードライン／コントロー
ルゲート上の電圧は、フローティングゲートに電荷の乗
っていないセルのしきい値電圧Vtに変化をもたらす程度
に高くはない。
上述のセルは、低電圧でも読出し可能である。例え
ば、セルアレイの行（Ｘ方向）に関しては、選択された
ワードライン／コントロールゲートには＋3Vを付与し、
他のワードライン／コントロールゲートとソースのすべ
てを接地に保ち、そしてドレインのすべてに＋1.5Vを付
与すれば、読出し可能である。かかる状態では、１個の
セルのソース〜ドレイン間通路は、消去状態にあるセル
（フローティングゲート上に電荷が乗っていないセ
ル）、すなわち論理１を記憶しているセルに関しては導
通状態となる。一方、プログラムされた状態にあるセル
（フローティングゲートに負の電荷が乗っていて、高電
圧しきい値になっている）に関しては、導通状態となら
ず、論理０が記憶される。
ば、セルアレイの行（Ｘ方向）に関しては、選択された
ワードライン／コントロールゲートには＋3Vを付与し、
他のワードライン／コントロールゲートとソースのすべ
てを接地に保ち、そしてドレインのすべてに＋1.5Vを付
与すれば、読出し可能である。かかる状態では、１個の
セルのソース〜ドレイン間通路は、消去状態にあるセル
（フローティングゲート上に電荷が乗っていないセ
ル）、すなわち論理１を記憶しているセルに関しては導
通状態となる。一方、プログラムされた状態にあるセル
（フローティングゲートに負の電荷が乗っていて、高電
圧しきい値になっている）に関しては、導通状態となら
ず、論理０が記憶される。
続いて、第１図及び第2a〜2e図のデバイスの製造方法
の一実施例について、第4a〜4d図を参照しつつ以下に説
明する。出発材料はＰ型シリコンのスライスであり、基
板11はそれの微小部分である。スライスは、直径６イン
チのものが多いが、第１図に示されている部分では、僅
か数ミクロンの幅しかない。アレイ周辺の多数のトラン
ジスタは、多段の処理工程によって製作されるのである
が、ここでは言及されない。例えば、メモリデバイス
は、周辺のトランジスタ群を製作する際の前処理の一部
として、基板内に形成される複数のＮウエルと複数のＰ
ウエルとを有する相補形で電界効果形のものであっても
よい。本発明のセルアレイの製造に関する第１の工程
は、第4a図に示されるように、酸化膜30と窒化シリコン
膜31を施すことであり、それと同時的に上記両膜30、31
をフォトレジスト使用でパターン化してチャンネル領
域、トンネル領域、ソース、ドレイン及びビットライン
13となるべき箇所上に窒化物を残存させる一方、厚いフ
ィールド酸化物22（酸化分離が用いられる場合には、酸
化物21も（第2b図））の形成されるべき区画を露出させ
る。
の一実施例について、第4a〜4d図を参照しつつ以下に説
明する。出発材料はＰ型シリコンのスライスであり、基
板11はそれの微小部分である。スライスは、直径６イン
チのものが多いが、第１図に示されている部分では、僅
か数ミクロンの幅しかない。アレイ周辺の多数のトラン
ジスタは、多段の処理工程によって製作されるのである
が、ここでは言及されない。例えば、メモリデバイス
は、周辺のトランジスタ群を製作する際の前処理の一部
として、基板内に形成される複数のＮウエルと複数のＰ
ウエルとを有する相補形で電界効果形のものであっても
よい。本発明のセルアレイの製造に関する第１の工程
は、第4a図に示されるように、酸化膜30と窒化シリコン
膜31を施すことであり、それと同時的に上記両膜30、31
をフォトレジスト使用でパターン化してチャンネル領
域、トンネル領域、ソース、ドレイン及びビットライン
13となるべき箇所上に窒化物を残存させる一方、厚いフ
ィールド酸化物22（酸化分離が用いられる場合には、酸
化物21も（第2b図））の形成されるべき区画を露出させ
る。
約８×1012/cm2の分量で硼素のイオン打ち込みが行わ
れて、フィールド酸化物22（もしも、存在するならば、
酸化物21も（第2b図））の直下にＰ＋チャンネルストッ
プが生成される。次いで、約900℃の蒸気中に数時間晒
されることで、フィールド酸化物22が約9000Åの厚さに
成長する。この熱酸化物は窒化物31の両側縁部直下でも
成長し、急峻な段差移行ではなく、“鳥のくちばし"22a
が作られる。第4b図に移ると、窒化物31が除去されて、
ビットライン13が形成されるべき区画には、フォトレジ
ストのマスク使用で135KeVの電圧の下、約６×1015/cm2
の分量で砒素の打ち込みが行なわれ、これにより、複数
のソース／ドレイン領域と複数のビットラインが形成さ
れる。それに次いで、別の熱酸化物14が、Ｎ＋埋設ビッ
トラインの上面に約2500Åないし3500Åの厚さにまで成
長させられる。この間に約300Åの別の熱酸化物が、チ
ャンネル領域上を覆って成長し、（高濃度ドープされた
シリコン領域と低濃度ドープされたシリコン領域が同時
に酸化作用を受けた場合に生ずる差動的酸化によって、
一方は厚く、もう一方は薄く生長する。）これにより、
ソース／ドレイン領域とビットライン13上を覆って酸化
物14が形成される。かかる酸化は約800〜900℃の水蒸気
中で進行する。“鳥のくちばし"22aが形成される段差移
行領域18では、先に形成された熱酸化物の側縁部が砒素
の打ち込みをマスク阻止するので、濃度が低く、そこで
の酸化物成長は酸化物14あるいは酸化物22のそれよりも
少ない。
れて、フィールド酸化物22（もしも、存在するならば、
酸化物21も（第2b図））の直下にＰ＋チャンネルストッ
プが生成される。次いで、約900℃の蒸気中に数時間晒
されることで、フィールド酸化物22が約9000Åの厚さに
成長する。この熱酸化物は窒化物31の両側縁部直下でも
成長し、急峻な段差移行ではなく、“鳥のくちばし"22a
が作られる。第4b図に移ると、窒化物31が除去されて、
ビットライン13が形成されるべき区画には、フォトレジ
ストのマスク使用で135KeVの電圧の下、約６×1015/cm2
の分量で砒素の打ち込みが行なわれ、これにより、複数
のソース／ドレイン領域と複数のビットラインが形成さ
れる。それに次いで、別の熱酸化物14が、Ｎ＋埋設ビッ
トラインの上面に約2500Åないし3500Åの厚さにまで成
長させられる。この間に約300Åの別の熱酸化物が、チ
ャンネル領域上を覆って成長し、（高濃度ドープされた
シリコン領域と低濃度ドープされたシリコン領域が同時
に酸化作用を受けた場合に生ずる差動的酸化によって、
一方は厚く、もう一方は薄く生長する。）これにより、
ソース／ドレイン領域とビットライン13上を覆って酸化
物14が形成される。かかる酸化は約800〜900℃の水蒸気
中で進行する。“鳥のくちばし"22aが形成される段差移
行領域18では、先に形成された熱酸化物の側縁部が砒素
の打ち込みをマスク阻止するので、濃度が低く、そこで
の酸化物成長は酸化物14あるいは酸化物22のそれよりも
少ない。
第4c図を参照すると明らかなように、窓部19が段差移
行領域18内の酸化物中に開口している。これは、マスク
としてフォトレジストを用いて、段差移行領域18の酸化
物を貫通して元のシリコン層までエッチングを施し、そ
れから、トンネル窓19用に、比較的薄い酸化膜を再成長
させる。トンネル窓19の酸化が行なわれている間に、ゲ
ート酸化物20が約350Åに成長する。フィールドプレー
トの破壊電圧を上昇させるのに、このトンネル窓19中へ
の低濃度の燐の打ち込みを行うことは随意である。
行領域18内の酸化物中に開口している。これは、マスク
としてフォトレジストを用いて、段差移行領域18の酸化
物を貫通して元のシリコン層までエッチングを施し、そ
れから、トンネル窓19用に、比較的薄い酸化膜を再成長
させる。トンネル窓19の酸化が行なわれている間に、ゲ
ート酸化物20が約350Åに成長する。フィールドプレー
トの破壊電圧を上昇させるのに、このトンネル窓19中へ
の低濃度の燐の打ち込みを行うことは随意である。
段差移領域18の表面が曲面であることから、トンネル
窓19の幅に関しては、段差移行領域18を貫通する際のエ
ンチングの処理時間を変化させることで、制御可能であ
る。
窓19の幅に関しては、段差移行領域18を貫通する際のエ
ンチングの処理時間を変化させることで、制御可能であ
る。
シリコンスライス表面上に、Ｎ＋にドープされたポリ
シリコンの第１層が形成される。酸化物の膜あるいは酸
化物−窒化物−酸化物の膜34が２つの段違いのポリシリ
コン層を分離するのに形成される。ポリシリコンの第１
層は、フォトレジストを用いて画成され、その一部分が
複数のフローティングゲート17をも構成するようにＸ方
向に伸延するストリップとして残される。ポリシリコン
の第１層の画成後に行われる酸化は、ポリシリコンの第
１層の両側縁部にも及び、さらに水平構造のエンハンス
形トランジスタ36のゲート酸化物35も形成される。ポリ
シリコンの第２層が表面上に被着され、次いでＮ＋にド
ープされた後、フォトレジスト使用でパターン化され
て、ワードライン／コントロールゲート12が形成され
る。ワードライン／コントロールゲート12の画成に平行
して、ポリシリコンの第１層の両側縁部にエッチングが
施されて、その結果、フローティングゲート17のＸ方向
に伸延する両側縁部がコントロールゲート12の両側端部
に対して自己整合するようになる。各図面は正確な縮尺
の下で描かれてはいないし、特にポリシリコンの第１第
２層の厚味は、通常的な事例での酸化物層19、20、35の
厚味との対比では、ずっと厚く画かれていることに留意
されたい。
シリコンの第１層が形成される。酸化物の膜あるいは酸
化物−窒化物−酸化物の膜34が２つの段違いのポリシリ
コン層を分離するのに形成される。ポリシリコンの第１
層は、フォトレジストを用いて画成され、その一部分が
複数のフローティングゲート17をも構成するようにＸ方
向に伸延するストリップとして残される。ポリシリコン
の第１層の画成後に行われる酸化は、ポリシリコンの第
１層の両側縁部にも及び、さらに水平構造のエンハンス
形トランジスタ36のゲート酸化物35も形成される。ポリ
シリコンの第２層が表面上に被着され、次いでＮ＋にド
ープされた後、フォトレジスト使用でパターン化され
て、ワードライン／コントロールゲート12が形成され
る。ワードライン／コントロールゲート12の画成に平行
して、ポリシリコンの第１層の両側縁部にエッチングが
施されて、その結果、フローティングゲート17のＸ方向
に伸延する両側縁部がコントロールゲート12の両側端部
に対して自己整合するようになる。各図面は正確な縮尺
の下で描かれてはいないし、特にポリシリコンの第１第
２層の厚味は、通常的な事例での酸化物層19、20、35の
厚味との対比では、ずっと厚く画かれていることに留意
されたい。
もしも、分離区画21として接合分離が採用されるべき
であるならば、自己整合によるイオン打ち込みの処理工
程が、ワードライン／コントロールゲート12とフローテ
ィングゲート17である積層化ポリシリコンの第１第２両
層をマスクとして利用して行なわれることで、分離区画
21が形成される。そのためには、約70KeVで約1012/cm2
の分量で硼素のイオン打ち込みが行なわれるが、アニー
ルと酸化の後、このイオン打ち込みにより、フィールド
酸化物の直下でのチャンネルストップ用のイオン打ち込
みと全く同様にして、区画21の下方にＰ＋領域が生成さ
れる。
であるならば、自己整合によるイオン打ち込みの処理工
程が、ワードライン／コントロールゲート12とフローテ
ィングゲート17である積層化ポリシリコンの第１第２両
層をマスクとして利用して行なわれることで、分離区画
21が形成される。そのためには、約70KeVで約1012/cm2
の分量で硼素のイオン打ち込みが行なわれるが、アニー
ルと酸化の後、このイオン打ち込みにより、フィールド
酸化物の直下でのチャンネルストップ用のイオン打ち込
みと全く同様にして、区画21の下方にＰ＋領域が生成さ
れる。
トンネル窓が、ドレイン側から見てソースの反対側に
配置されている利点は、すでに述べたように、製造中の
マスク整合の精度が、上述の応用例で開示された諸方法
に比べて、大幅に緩和されることである。さらに重要な
利点を加えると、埋設Ｎ＋領域と基板との間の接合部に
おけるフィールドプレート破壊電圧が高められるが、そ
の理由は、Ｎ＋対Ｐの接合の両側縁部では、その上を覆
う酸化物が100Åのトンネル酸化物よりも厚いというこ
とに依拠する。
配置されている利点は、すでに述べたように、製造中の
マスク整合の精度が、上述の応用例で開示された諸方法
に比べて、大幅に緩和されることである。さらに重要な
利点を加えると、埋設Ｎ＋領域と基板との間の接合部に
おけるフィールドプレート破壊電圧が高められるが、そ
の理由は、Ｎ＋対Ｐの接合の両側縁部では、その上を覆
う酸化物が100Åのトンネル酸化物よりも厚いというこ
とに依拠する。
さらに付言するならば、全体的なセルサイズに関して
は、トンネル窓の整合を考慮する必要がないので、その
分だけ小さなものとすることができる。トンネルそれ自
体も、普通的な設計基準で許される最小のスペース以下
の狭い幅のものにすることができる。またこのセルで
は、基板収縮や再設計に際して、縮尺変更が可能であ
る。
は、トンネル窓の整合を考慮する必要がないので、その
分だけ小さなものとすることができる。トンネルそれ自
体も、普通的な設計基準で許される最小のスペース以下
の狭い幅のものにすることができる。またこのセルで
は、基板収縮や再設計に際して、縮尺変更が可能であ
る。
以上、本発明を図示の実施例に関連させて記述してき
たが、本記述は、ある限定された意味に解釈されるべき
ではない。図示の実施例の多彩な変形態様や本発明の他
の実施例も本記述を参考にすれば、当該技術分野に精通
した者にとって明らかであろう。それ故に、頭記の特許
請求の範囲は、本発明の真の範囲内に入るものとして、
いかなる変形態様や実施例をも包含するものである。
たが、本記述は、ある限定された意味に解釈されるべき
ではない。図示の実施例の多彩な変形態様や本発明の他
の実施例も本記述を参考にすれば、当該技術分野に精通
した者にとって明らかであろう。それ故に、頭記の特許
請求の範囲は、本発明の真の範囲内に入るものとして、
いかなる変形態様や実施例をも包含するものである。
本発明を要約すれば以下のとおりである。電気的消去
と電気的プログラム書込みが共にの可能なROM、即ちEEP
ROMが、フローティングゲート17を含んだ構造で、その
フローティングゲート17は、チャンネルやドレイン16側
から見てソース15の反対側に配置され、自己整合可能な
小形のトンネル窓19を有し、これにより、製造の容易化
とセル10の小形化を促進させるような“接続部なし”の
セル配置になっている。このセル10には、ビットライン
13とソース−ドレイン領域15、16が相対的に厚いシリコ
ン酸化層14直下に埋設されており、これにより、コント
ロールゲート12の静電容量とフローティングゲート17の
静電容量との比を好適な値にする。プログラムの書込み
と消去は、ソース15側から見てビットライン13の反対側
にあるトンネル窓19によって行なわれる。トンネル窓19
には、電子のトンネル効果を生じさせるべく、フローテ
ィングゲート17のそこ以外の部分に対面するものよりも
薄い絶縁体20が設けられている。
と電気的プログラム書込みが共にの可能なROM、即ちEEP
ROMが、フローティングゲート17を含んだ構造で、その
フローティングゲート17は、チャンネルやドレイン16側
から見てソース15の反対側に配置され、自己整合可能な
小形のトンネル窓19を有し、これにより、製造の容易化
とセル10の小形化を促進させるような“接続部なし”の
セル配置になっている。このセル10には、ビットライン
13とソース−ドレイン領域15、16が相対的に厚いシリコ
ン酸化層14直下に埋設されており、これにより、コント
ロールゲート12の静電容量とフローティングゲート17の
静電容量との比を好適な値にする。プログラムの書込み
と消去は、ソース15側から見てビットライン13の反対側
にあるトンネル窓19によって行なわれる。トンネル窓19
には、電子のトンネル効果を生じさせるべく、フローテ
ィングゲート17のそこ以外の部分に対面するものよりも
薄い絶縁体20が設けられている。
＜その他の開示事項＞ 以上の記載に関連して、さらに下記の各項を開示す
る。
る。
（１）メモリセル（10）にあって、該半導体基体（11）
がシリコンで、ソース領域とドレイン領域がＮ＋型であ
り、該フローティングゲート（17）と該コントロール・
ゲート（12）がポリシリコン層で作成され、該シリコン
酸化層（14）の厚みが、チャンネル区域にあるゲート絶
縁物（20）より格段に厚く、該コントロール・ゲート
（12）が、該面に沿って延展するワード線の延長の一部
分であり、該ソースとドレインの領域（15、16）が、該
ワード線に垂直な面に沿って延展するビット線の延長の
一部分であり、該コントロールゲート（12）がフローテ
ィングゲート（17）の縁端と同列に整列しており、該ソ
ース領域と該ドレイン領域（15、16）間には接触は存在
せず、セル（10）の近傍では複数の導電層が重層され、
該トンネル区域（19）の幅は酸化層蝕彫により調節可能
であり、該トンネル区域（19）は自然整列し、非選択セ
ル（10）のソース（15）は、プログラム動作中は正電圧
に保持され、同様状態のワード線（12）は、プログラム
動作中は正電位に保持される。
がシリコンで、ソース領域とドレイン領域がＮ＋型であ
り、該フローティングゲート（17）と該コントロール・
ゲート（12）がポリシリコン層で作成され、該シリコン
酸化層（14）の厚みが、チャンネル区域にあるゲート絶
縁物（20）より格段に厚く、該コントロール・ゲート
（12）が、該面に沿って延展するワード線の延長の一部
分であり、該ソースとドレインの領域（15、16）が、該
ワード線に垂直な面に沿って延展するビット線の延長の
一部分であり、該コントロールゲート（12）がフローテ
ィングゲート（17）の縁端と同列に整列しており、該ソ
ース領域と該ドレイン領域（15、16）間には接触は存在
せず、セル（10）の近傍では複数の導電層が重層され、
該トンネル区域（19）の幅は酸化層蝕彫により調節可能
であり、該トンネル区域（19）は自然整列し、非選択セ
ル（10）のソース（15）は、プログラム動作中は正電圧
に保持され、同様状態のワード線（12）は、プログラム
動作中は正電位に保持される。
（２）該半導体基体がＰ形シリコンであり、該不純物が
Ｎ形シリコンであり、該第１と第２の層はポリシリコン
層で、その厚みは該第２層より該第１層の方が厚く、該
第１と第２の広域酸化物の厚さは、該第１厚さより遥か
に厚く、低濃度燐イオン注入は、該トンネル窓中の該ゲ
ート酸化を、該第２厚さまで再成長させる。
Ｎ形シリコンであり、該第１と第２の層はポリシリコン
層で、その厚みは該第２層より該第１層の方が厚く、該
第１と第２の広域酸化物の厚さは、該第１厚さより遥か
に厚く、低濃度燐イオン注入は、該トンネル窓中の該ゲ
ート酸化を、該第２厚さまで再成長させる。
第１図は、本発明の一実施例として構成された、メモリ
セルを有する半導体チップの微小部分の平面図である。 第2a〜2e図は、第１図の半導体デバイスについて、ａ−
ａ、ｂ−ｂ、ｃ−ｃ、ｄ−ｄ、ｅ−ｅの各線に沿って切
断した、断面図である。 第３図は、第１、2a〜2e図のセルについての模式的電気
配線図である。 第4a〜4d図は、第１図、第2a〜2e図のデバイスの連続的
製造工程における断面を第2a図と対応させて、側面図で
示している。 10……セル 11……半導体基板 12……ワードライン／コントロールゲート 13……ビットライン 14……シリコン酸化層 15……ソース領域 16……ドレイン領域 17……フローティングゲート 18……段差移行領域 19……トンネル領域、トンネル酸化物 20……ゲート絶縁物 21……フィールド酸化物 22……フィールド酸化物 30……酸化膜 31……窒化膜
セルを有する半導体チップの微小部分の平面図である。 第2a〜2e図は、第１図の半導体デバイスについて、ａ−
ａ、ｂ−ｂ、ｃ−ｃ、ｄ−ｄ、ｅ−ｅの各線に沿って切
断した、断面図である。 第３図は、第１、2a〜2e図のセルについての模式的電気
配線図である。 第4a〜4d図は、第１図、第2a〜2e図のデバイスの連続的
製造工程における断面を第2a図と対応させて、側面図で
示している。 10……セル 11……半導体基板 12……ワードライン／コントロールゲート 13……ビットライン 14……シリコン酸化層 15……ソース領域 16……ドレイン領域 17……フローティングゲート 18……段差移行領域 19……トンネル領域、トンネル酸化物 20……ゲート絶縁物 21……フィールド酸化物 22……フィールド酸化物 30……酸化膜 31……窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247 H01L 27/10 434 G11C 17/00 307
Claims (2)
- 【請求項１】電気的消去と電気的プログラム書込みが共
に可能なフローティングゲート形メモリセル10におい
て、 半導体基板11の一面上で、高濃度にドープされ、下地体
である基板11の導電型と反対の導電型を呈し、該基板面
上の比較的厚い酸化シリコン層14の下に埋設され、該基
板面上で、チャンネル領域によって互いに分離された各
別のソース領域15とドレイン領域16と、 該チャンネル領域の少くとも一部を覆い、かつソース領
域15上の酸化シリコン層14の上方まで延在し、さらにゲ
ート絶縁物20によって、該基板面上のチャンネル領域か
ら分離されたフローティングゲート17と、 該ソース領域15に隣接し、該チャンネル領域側から見て
ソース領域の反対側にあり、該フローティングゲート17
によってその上方を覆われ、そこでの絶縁層の厚さが、
チャンネル領域での該ゲート絶縁層20の厚さよりも格段
に小さいトンネル絶縁層によって該フローティングゲー
ト17から分離されたトンネル領域19と、 該フローティングゲート17、該ソース領域15、該ドレイ
ン領域16の上方を覆って該基板面上に沿って延在し、絶
縁層34によって該フローティングゲート17から分離され
たコントロールゲート12と、 から成る電気的消去と電気的プログラム書込みが可能な
メモリセル。 - 【請求項２】電気的消去と電気的プログラム書込みが共
に可能なフローティングゲート形メモリセル群が半導体
基板の同一面に行と列の状態に配列されて成るメモリア
レイの製法において、 半導体基板の同一面に酸化防止剤層を生成し、該基板面
上で、ソース領域、ドレイン領域、チャンネル領域の各
々と、該チャンネル領域側から見て反対側の該ソース領
域上のトンネル領域とが覆われるようにパターンを作成
し、 該基板面上の該酸化防止剤で覆われていない箇所に酸化
膜を生長させて、第１のフィールド酸化物を生成し、 該基板面上で、ソース領域とドレイン領域に不純物を選
択的にイオン注入して、列沿いにソース領域とドレイン
領域を形成し、 該基板面上に第２のフィールド酸化物を成長させて、該
ソース領域と該ドレイン領域上に厚い熱酸化物膜を形成
し、 該基板面上で、該チャンネル領域と該トンネル領域上
に、第１、第２のフィールド酸化物のそれよりは格段に
小さい第１の厚さまで、ゲート酸化膜を成長させ、該ト
ンネル領域上の該ゲート酸化膜中に窓部を穿設し、該窓
部中に第１の厚さよりは格段に小さい第２の厚さまで、
該ゲート酸化膜を再成長させて、そこにトンネル窓部を
設け、該トンネル窓部を、一側面で第１のフィールド酸
化物に自己整合させ、反対側面で第２のフィールド酸化
物に自己整合させ、 該基板面上に第１の導電層を形成し、第１の導電層にパ
ターンを形成して、該チャンネル領域上を覆って、該ソ
ース領域と第１のフィールド酸化物にも部分的に重畳す
るようにフローティングゲートを残存させ、 第１の導電層の上に重層し、かつ第１の導電層から絶縁
して、該基板面上に、第２の導電層を形成して、該フロ
ーティングゲート上にコントロールゲートを設けるとい
う諸工程から成る電気的消去と電気的プログラム書込み
が可能なメモリセルアレイの製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US21952988A | 1988-07-15 | 1988-07-15 | |
| US219,529 | 1988-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02161778A JPH02161778A (ja) | 1990-06-21 |
| JP2810708B2 true JP2810708B2 (ja) | 1998-10-15 |
Family
ID=22819640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183540A Expired - Fee Related JP2810708B2 (ja) | 1988-07-15 | 1989-07-15 | 電気的消去・書込み可能な読取専用メモリ（ｒｏｍ）用セル並びにその製法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0350771B1 (ja) |
| JP (1) | JP2810708B2 (ja) |
| KR (1) | KR0139806B1 (ja) |
| DE (1) | DE68918771T2 (ja) |
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|---|---|---|---|---|
| IT1252214B (it) * | 1991-12-13 | 1995-06-05 | Sgs Thomson Microelectronics | Procedimento per la definizione di porzioni di ossido sottile particolarmente per celle di memoria a sola lettura programmabili e cancellabile elettricamente. |
| JP5415135B2 (ja) * | 2009-04-16 | 2014-02-12 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4466174A (en) * | 1981-12-28 | 1984-08-21 | Texas Instruments Incorporated | Method for fabricating MESFET device using a double LOCOS process |
| EP0105802A3 (en) * | 1982-09-30 | 1986-02-26 | Fairchild Semiconductor Corporation | Programmable read only memory |
| DE3481667D1 (de) * | 1983-08-29 | 1990-04-19 | Seeq Technology Inc | Mos-speicherzelle mit schwimmendem gate und verfahren zu ihrer verfertigung. |
| FR2620847A1 (fr) * | 1987-09-18 | 1989-03-24 | Thomson Semiconducteurs | Procede d'auto-alignement des grilles flottantes de transistors a grille flottante d'une memoire non volatile et memoire obtenue selon ce procede |
-
1989
- 1989-07-04 EP EP89112200A patent/EP0350771B1/en not_active Expired - Lifetime
- 1989-07-04 DE DE68918771T patent/DE68918771T2/de not_active Expired - Fee Related
- 1989-07-15 JP JP1183540A patent/JP2810708B2/ja not_active Expired - Fee Related
- 1989-07-15 KR KR1019890010151A patent/KR0139806B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02161778A (ja) | 1990-06-21 |
| EP0350771B1 (en) | 1994-10-12 |
| DE68918771D1 (de) | 1994-11-17 |
| KR900002313A (ko) | 1990-02-28 |
| EP0350771A2 (en) | 1990-01-17 |
| DE68918771T2 (de) | 1995-02-16 |
| EP0350771A3 (en) | 1992-09-02 |
| KR0139806B1 (ko) | 1998-07-15 |
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