KR970054231A - 비휘발성 메모리 셀 및 그 제조방법 - Google Patents

비휘발성 메모리 셀 및 그 제조방법 Download PDF

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Abstract

개선된 비휘발성 메모리 셀 및 그 제조방법에 관한 것으로, 이 비휘발성 메모리 셀은 제1 도전형 기판; 제1 도전형 기판의 표면내에 위치되고, 제2 도전형 소오스와 드레인 및 소오스와 드레인 사이에 위치된 채널영역을 포함하는 액티브 영역(Active Region); 기판의 표면상에서 소오스와 드레인 사이에 걸쳐서 형성되고, 인버스 T형상(Inverse T-shape)을 갖는 플로팅 게이트; 그리고 인버스 T형상을 갖는 플로팅 게이트의 표면상에 형성되는 콘트롤 게이트로 구성되고, 그 제조방법은 제1 도전형 기판상에 게이트 절연층으로서의 제1 절연층과, 제1 도전체층을 차례로 형성하는 스텝; 오픈영역(Open Region)을 갖는 제1 마스크를 제1 도전체층의 표면상에 덮는 스텝; 제2 도전체층을 제1 마스크 표면상 및 오픈영역내에 형성하고 나서 제1 마스크의 표면까지 에치백하여 상기 오픈영역내에 제2 도전체 패턴을 형성하는 스텝; 상기 제1 마스크를 제거하고 제2도전체층 패턴과 노출된 제1 도전체층의 표면상에 제2 절연층과 제3 도전체층울 차례로 형성하는 스텝; 제1 마스크의 오픈영역 보다 넓은 폭을 갖는 제2 마스크를 제2 도전체층 패턴상측에 위치된 제3 도전체층상에 씌운 후, 제3 도전체층과 제2 절연층 및 제1 도전체층을 함께 패터닝하여 제1 도전체 패턴과 커패시터 절련층으로서의 제2 절연체 패턴 및 콘트롤 게이트로서의 제3 도전체 패턴을 형성하는 스텝; 그리고 제3 도전체 패턴을 이온주입 마스크로 사용하여 제2 도전형의 불순물을 기판내에 주입하여 기판의 표면내에 일정간격을 두고 소오스와 드레인으로서의 불순물 확산영역을 형성하는 스텝들을 포함한다.

Description

비휘발성 메모리 셀 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 개념도.
제4도(a)는 본 발명의 제1실시예에 따른 비휘발성 메모리 셀의 평면도.
제4도(b는 제4도(a)의 A-A'선에 따른 단면도.
제4도(c)는 제4도(a)의 B-B'선에 따른 단면도.

Claims (25)

  1. 제1 도전형 기판; 제1 도전형 기판의 표면내에 위치되고, 제2 도전형 소오스와 드레인 및 소오스와 드레인 사이에 위치된 채널영역을 포함하는 액티브 영역(Active Region); 상기 기판의 표면상에서 소오스와 드레인 사이에 걸쳐서 형성되고, 인버스 T형상(Inverse T-shape)을 갖는 플로팅 게이트; 그리고 상기 인버스 T형상을 갖는 플로팅 게이트의 표면상에 형성되는 콘트롤 게이트로 구성됨을 특징으로 하는 비휘발성 메모리 셀.
  2. 제1항에 있어서, 액티브 영역과 콘트롤 게이트는 서로 직교되게 형성되는 것을 특징으로 하는 비휘발성 메모리 셀.
  3. 제1항에 있어서, 기판과 플로팅 게이트 사이에 형성되고 전자의 터널링이 가능하도록 얇은 두께를 갖는 게이트 절연층; 그리고 플로팅 게이트와 콘트롤 게이트 사이에 형성되고 그들은 서로 절연시키는 커패시터 절연층이 더 구비됨을 특징으로 하는 비휘발성 메모리 셀.
  4. 제3항에 있어서, 게이트 절연층은 실리콘 산화막(SiO2)임을 특징으로 하는 비휘발성 메모리 셀.
  5. 제3항에 있어서, 플로팅 게이트와 콘트롤 게이트를 절연시키는 층은 실리콘 산화막(SiO2)임을 특징으로 하는 비휘발성 메모리 셀.
  6. 제3항에 있어서, 플로팅 게이트와 콘트롤 게이트를 절연시키는 층은 실리콘 산화막/질화막/실리콘 산화막으로 구성된 적층구조의 절연막임을 특징으로 하는 비휘발성 메모리 셀.
  7. 제3항에 있어서, 플로팅 게이트와 콘트롤 게이트를 절연시키는 층은 질화막/실리콘 산화막으로 구성된 적층구조의 절연막임을 특징으로 하는 비휘발성 메모리 셀.
  8. 제1항에 있어서, 콘트롤 게이트의 연장방향으로 기판의 표면내에 플로팅 게이트의 양측에서 각각 채널스톱 영역이 더 구비됨을 특징으로 하는 비휘발성 메모리 셀.
  9. 제8항에 있어서, 플로팅 게이트의 양측에지 부분들은 각 인접하는 채널스톱 영역들과 중첩되는 것을 특징으로 하는 비휘발성 메모리 셀.
  10. 제1항에 있어서, 제1도전형 기판은 P형 폴리실리콘, 제2 도전형 소오스와 드레인 N+형 불순물 확산영역들이고, 플로팅 게이트와 콘트롤 게이트는 N+형 폴리실리콘임을 특징으로 하는 비휘발성 메모리 셀.
  11. 제1항에 있어서, 인버스 T형상을 갖는 플로팅 게이트의 상측부분의 높이(h)는 콘트롤 게이트와 플로팅 게이트 사이의 원하는 커패시턴스 값을 얻기 위해 조절될 수 있음을 특징으로 하는 비휘발성 메모리 셀.
  12. 제1 도전형 기판; 제1 도전형 기판의 표면내에 위치되고, 제2 도전형 소오스와 드레인 및 드레인 사이에 위치된 채널영역을 포함하는 액티브 영역; 상기 기판의 표면상에서 소오스와 드레인 사이에 걸쳐서 형성되고, 액티브 영역의 연장방향과 동일방향으로 인버스 T형상을 갖는 플로팅 게이트; 그리고 상기 인버스 T형상을 갖는 플로팅 게이트의 표면상에 형성되고 액티브 영역에 대해 직교하여 배치되는 콘트롤 게이트로 구성됨을 특징으로 하는 비휘발성 메모리 셀.
  13. 제1 도전형 기판; 제1 도전형 기판의 표면내에 위치되고, 제2 도전형 소오스와 드레인 및 소오스와 드레인 사이에 위치된 채널영역을 포함하는 액티브 영역; 상기 기판의 표면상에서 소오스와 드레인 사이에 걸쳐서 형성되고, 액티브 영역의 연장방향과 직교되는 방향으로 인버스 T형상을 갖는 플로팅 게이트; 그리고 상기 플로팅 게이트의 표면상에 형성되고 액티브 영역의 연장방향과 직교되는 방향으로 배치되는 콘트롤 게이트로 구성됨을 특징으로 하는 비휘발성 메모리 셀.
  14. 제1 도전형 기판상에 게이트 절연층으로서의 제1 절연층과, 제1 도전체층을 차례로 형성하는 스텝; 오픈영역(Open Region)을 갖는 제1 마스크를 제1 도전체층의 표면상에 덮는 스텝; 제2 도전체층을 제1 마스크 표면상 및 오픈영역내에 형성하고 나서 제1 마스크의 표면까지 에치백하여 상기 오픈영역내에 제2 도전체 패턴을 형성하는 스텝; 상기 제1 마스크를 제거하고 제2 도전체층 패턴과 노출된 제1 도전체층의 표면상에 제2 절연층과 제3 도전체층을 차례로 형성하는 스텝; 제1 마스크의 오픈영역 보다 넓은 폭을 갖는 제2 마스크를 제2 도전체층 패턴 상측에 위치된 제3 도전체층상에 씌운후, 제3 도전체층과 제2 절연층 및 제1 도전체층을 함께 피터닝 하여 제1 도전체 패턴과 커패시터 절연층으로서의 제1 절연체 패턴 및 콘트롤 게이트로서의 제3 도전체 패턴을 형성하는 스텝; 그리고 제3 도전체 패턴을 이온주입 마스크로 사용하여 제2 도전형의 불순물을 기판내에 주입하여 기판의 표면내에 일정간격을 두고 소오스와 드레인으로서의 불순물 확산영역들을 형성하는 스텝을 구비함을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  15. 제14항에 있어서, 제1 절연층은 전자의 터널링이 가능하도록 충분히 얇은 두께를 가는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  16. 제14항에 있어서, 제1 절연층은 열적산화법 및 CVD법 중 하나의 의해 성장됨을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  17. 제16항에 있어서, 열적산화법은 LOCOS(Local Oxidation of Silicon)법임을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  18. 제14항에 있어서, 제1 절연층은 실리콘 산화막임을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  19. 제14항에 있어서, 제1 도전체 패턴은 제2 도전체 패턴과 함께 인버스 T형상의 플로팅 게이트를 구성함을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  20. 제14항에 있어서, 제1 도전형 기판은 P형 실리콘 기판이고, 제2 도전형 소오스와 드레인은 N+형 불순물 확산영역임을 특징으로 하는 특징으로 하는 비휘발성 메모리 셀 제조방법.
  21. 제14항에 있어서, 제1 마스크의 오픈영역은 제3 도전체층의 연장방향과 동일방항으로 연장됨을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  22. 제14항에 있어서, 제1 마스크의 오픈영역은 제3 도전체의 연장방향과 직교되는 방향으로 연장됨을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  23. 제14항에 있어서, 제1, 제2 및 제3 도전층은 N+형 폴리실리콘임을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  24. 제14항에 있어서, 제2 절연층은 실리콘 산화막 또는 적층절연막으로 형성됨을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  25. 제24항에 있어서, 적층절연층은 실리콘 산화막/질화막/실리콘 산화막(O/N/O)과 질화막/실리콘 산화막(N/O)중 어느 하나임을 특징으로 하는 비휘발성 메모리 셀 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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