KR0139806B1 - 자체-정렬터널을 갖고있는 전기적으로 소거 가능하고 전기적으로 프로그램가능한 판독 전용 메모리 및 그 제조방법 - Google Patents
자체-정렬터널을 갖고있는 전기적으로 소거 가능하고 전기적으로 프로그램가능한 판독 전용 메모리 및 그 제조방법Info
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Abstract
내용 없음
Description
제1도는 본 발명의 한 실시예에 따른 메모리 셀을 갖고 있는 반도체 칩의 작은 부분의 평면도.
제2a도 내지 제2e도는 제1도의 a-a, b-b, c-c, d-d 및 e-e를 따라 절취하여 도시한 제1도의 반도체 디바이스의 정단면도.
제3도는 제1도 및 제2a도 내지 제2e도의 셀의 전기적 개략도.
제4a도 내지 제4d도는 연속적인 제조 단계에서의 제1도 및 제2a도 내지 제2e도의 디바이스의, 제2a도에 대응하는 정단면도.
*도면의 주요부분에 대한 부호의 설명
10: 메모리 셀 11: 실리콘 기판
12: 워드라인/제어 게이트 13: 비트 라인
14: 열 실리콘 산화물 15: 소스 영역
16: 드레인 영역 17: 부동 게이트
19: 터널 영역 20: 게이트 절연체
21 : 필드 자체-정렬 주입 영역 22 : 필드 산화물 영역
30: 산화물 피막 31: 실리콘 질화물 피막
34: 절연체 피막 35: 게이트 산화물
36: 증강형 트랜지스터
본 발명은 반도체 메모리 디바이스에 관한 것으로, 특히, 부동게이트형(floating-gate type)의 전기적으로 소거가능하고 전기적으로 프로그램가능한 ROM(판독-전용-메모리), 및 이러한 디바이스를 제조하기 위한 방법에 관한 것이다.
EPROM, 또는 전기적으로 프로그램가능한 ROM은 부동 게이트 구조를 갖는 전계 효과(field-effect) 디바이스이다. EPROM 부동게이트는 각각의 셀의 소스, 드레인 및 제어 게이트에 적당한 전압을 인가하고, 소스-드레인 경로를 통하여 고전류를 발생시키고, 고온 전자에 의해서 부동 게이트를 충전시킴으로써 프로그램된다. EPROM 디바이스 형태는 자외선(ultraviolet light)에 의해 소거되어, 반도체칩 위에 석영 창(quartz window)을 갖고 있는 디바이스 팩키지(package)를 필요로 한다. 이 형태의 팩키지는 DRAM(dynamic-random-access-memory: 동적 등속 호출 메모리)과 같은 다른 메모리 디바이스에 사용된 통상적인 플라스틱 팩키지(plastic-package)에 비해 비싸다. 이런 이유로, EPROM은 일반적으로 플라스틱 팩키지 디바이스보다 훨씬 비싸다. 이 형태의 EPROM 디바이스 및 그 제조 방법은 예를 들어 미합중국 특허 제3,984,822호, 제4,142,926호, 제4,258,466호, 제4,376,947호, 제4,326,331호, 제4,313,362호 또는 제4,373,248호에 기술되어 있다. 본 발명에서 특히 관심을 쏟고 있는 것은 특허 제4,258,466와 유사한 방법에 의해 제조되지만 오프셋 부동 게이트를 갖고 있는 EPROM이 도시되어 있는, 존 에프. 쉬렉크(John F. Schreck)가 1986. 2. 18자 출원하고, 1988. 6. 7자 허여되었으며, 텍사스 인스트루먼츠 인코포레이티드에게 양도된 미합중국 특허 제4,750,024호이다.
EPROM, 또는 전기적으로 소거가능하고 전기적으로 프로그램가능한 ROM은 통상적으로 표준 EPROM보다 상당히 큰 셀 크기를 필요로 하고, 보다 복잡한 제조 프로세스를 필요로 하는 다수의 프로세스에 의해 제조되어 왔다. EEPROM은 팩키징 경비를 감소시키는 불투명한 플라스틱 팩키지 내에 장착될 수 있다. 그렇지만, EEPROM은 보다 큰 셀 크기, 및 보다 복잡한 제조 프로세스로 인하여 EPROM에 비해 기본 비트당(per-bit basis) 경비가 보다 비싸다.
플래쉬(flash) EEPROM은 셀이 개별적으로 소거되지 않기 때문에 표준 EEPROM에 비해 셀 크기가 작다는 장점을 갖고 있다. 그 대신, 셀의 어레이가 집단(bulk)으로 소거된다.
현재 유용한 플래쉬 EEPROM은 프로그래밍 및 소거용의 1개의 전원 공급기와 판독용의 다른 1개의 전원 공급기, 즉 2개의 전원공급기를 필요로 한다. 전형적으로, 프로그래밍 및 소거용으로 12볼트 전원 공급기가 사용되고 판독 동작 중에는 5볼트 전원 공급기가 사용된다. 그러나, 프로그래밍, 소거 및 판독 동작 전체용으로 단일의 비교적 저-전압 공급기를 사용하는 것이 바람직하다.
계류중인 미합중국 특허 출원 제219,530호 및 제219,528호 내에 기술된 EEPROM은 더욱 개량된 구조물, 및 크기가 감소되고 제조하기가 용이한 셀을 제조하기 위한 방법을 제공하므로, 칩에 대해 1개의 비교적 낮은 전압(약 +5V)의 전원 공급기가 필요한 디바이스를 만들 수 있다. 그럼에도 불구하고, 몇가지 경우에, 소스 영역의 연부 밑에 있는 소스-기판 공유 영역에서의 항복 전압의 향상이 후술한 바와 같이, 이러한 디바이스 내에서 가능하다고 믿어진다.
본 발명의 주요 목적은 제조가 용이해지고 신뢰성이 향상되도록 터널이 자체-정렬되는 EEPROM을 제공하기 위한 것이다. 또한, 본 발명의 목적은 셀 크기가 감소되고, 제어 게이트와 부동 게이트 사이의 결합이 향상된 EEPROM을 제공하기 위한 것이다. 다른 목적은 기입 동작중에 프로그램된 셀의 디프로그래밍(deprogramming)인, 비트라인 응력에 대한 셀 저항의 프로비젼(provision)을 포함하고, 향상된 필드-플레이트 항복 전압을 포함한다. 본 발명의 다른 목적은 저렴한 불투명 플라스틱 팩키지내에 팩키지될 수 있는 전기적으로 프로그램 가능한 메모리, 또는 전기적으로 소거가능 하고 전기적으로 프로그램가능한 메모리를 제공하기 위한 것이다. 다른 목적은 통상적인 설계 룰(rule)에 의해 허용된 최소 간격보다 작은 칫수를 갖고 있는 터널 창(tunnel window)를 형성하기 위한 방법을 사용하므로 셀 크기를 더 작게 하고 스케일링을 용이하게 하는 전기적으로 소거가능한 메모리를 제조하는 개량된 방법을 제공하기 위한 것이다. 또한, 본 발명의 목적은 프로그래밍 및 소거를 위해 단일 저-전압 외부 전원을 사용 하므로, 시스템이 단일 외부 전원을 갖는 온-보드(on-board) 또는 회로내 프로그래밍과 메모리 디바이스를 호한가능케 하는 비-휘발성 메모리를 제공하기 위한 것이다. 부수적인 목적은 프로그래밍 및 소거를 위해 고전류를 필요로 하지 않는 전기적으로 프로그램가능한 메모리를 제공하기 위한 것이다.
본 발명의 한 실시예에 따르면, 전기적으로 소거 가능한 PROM 또는 EEPROM은 부동 게이트 트랜지스터와 병합된 증강형(enhancement) 트랜지스터를 사용하여 구성된다. 부동-게이트 트랜지스터는 채널 영역으로부터 떨어져 소스상에 배치된 작은 자체-정렬 터널 창을 갖는다. 이 EEPROM 디바이스는 무-접촉(contact-free) 셀레이아웃을 갖고 있으므로, 제조의 용이성을 향상시키고 셀의 크기를 감소시킨다. 이 디바이스는 비교적 두꺼운 실리콘 산화물 하부에 매입되는 비트라인(소스/드레인 영역)을 갖고 있어, 제어 게이트 대 부동 게이트 캐패시턴스의 비율을 양호하게 한다. 프로그래밍 및 소거는 채널 및 드레인으로부터 비트라인의 반대측 상의 터널 창 영역을 사용하여 달성된다. 이 터널 창은 포울러-노드헤임(Fower-Nordheim) 터널링을 허용하도록 부동 게이트의 잔여 부분보다 얇은 유전체를 갖는다. 가상 접지 회로 레이아웃(virtual-ground circuit layout)보다는 전용 드레인 및 접지 라인을 사용하고, 인접 셀의 비트라인들 사이를 분리시키기 위해 두꺼운 산화물을 사용함으로써, 부동 게이트는 인접 비트라인들과 분리 영역들 상으로 연장될 수 있어, 양호한 결합비를 갖는다.
본 발명의 특징은 새로운 형태는 첨부된 특허청구 범위 내에 기술되어 있으나, 본 발명 자체 뿐만 아니라, 본 발명의 다른 목적 및 장점은 첨부된 도면과 관련하여 고찰할 때, 본 발명의 특정 실시예의 다음 설명을 참조함으로써 잘 이해할 수 있게 된다.
제1도, 제2a도 내지 제2e도 및 제3도를 참조하면, 전기적으로 소거가능하고 전기적으로 프로그램가능한 메모리 셀(10)의 어레이가 실리콘 기판(11)의 한 면에 형성된 것으로 도시되어 있다. 기판의 매우 작은 부분만이 도면에 도시되어 있으나, 이 셀들은 매우 많은 수의 이러한 셀들의 어레이의 일부분이라는 것을 알 수 있다. 다수의 워드라인/제어 게이트(12)는 기판(11)의 면을 따라 연장되는 제2 레벨의 다결정 실리콘(폴리실리콘) 스트립에 의해 형성되고, 비트라인(13)은 면 내의 두꺼운 열(thermal) 실리콘 산화물층(14) 하부에 형성된다. 이 매입된 비트라인(13)은 각각의 셀(10)에 대한 소스 영역(15) 및 드레인 영역(16)을 생성시킨다. 각각의 셀의 부동게이트(17)은 셀(10)의 약 절반 정도를 지나고 1개의 비트 라인을 지나서 연장되며 다른 인접 비트라인(13) 위로 연장되는 제 1 레벨의 폴리실리콘층에 의해 형성된다. 셀의 부동 게이트(17)의 2개의 수평 또는 X-방향 연부들은 워드라인(12)의 연부와 정렬된다.
본 발명에 따르면, 프로그래밍 및 소거용 터널 영역(19)는, 터널창이 소스(15)와 드레인(16) 사이의 채널 영역내의 소스 근처에 있는, 상술한 계류중인 미합중국 특허 출원 제219,530호 및 제219,528호에 도시한 셀에 비해, 드레인(16) 및 채널과 반대인 소스 측에서, 각 셀의 소스(15)에 인접하여 형성된다. 이 터널창(19)에서의 실리콘 산화물은 채널에서의 약 350Å의 유전체 피막(20)에 비해, 또는 직렬 증강형 트랜지스터에 대한 약 500Å에 비해 약 100Å 정도 더 얇다. 프로그래밍 및 소거는 이러한 구조물을 사용하여 비교적 낮은 외부-인가 전압하에서 수행된다. 층(12)와 층(17) 사이의 결합은 부동 게이트가 비트라인(13)과 분리 영역(22)를 지나 외부로 연장되기 때문에, 부동게이트(17)과 소스(15) 또는 기판(11) 사이의 결합에 비해 더욱 양호하다. 그러므로, 제어게이트(12)와 소스(15) 사이에 인가된 프로그래밍/소거 전압의 대부분은 부동 게이트(17)과 소스(15) 사이에 나타나게 된다. 셀(10)은 소스/드레인 접촉이 셀 자체의 부근에서 전혀 필요하지 않으므로 무-접촉이라고 불린다.
영역(21)은 셀들을 서로 Y-방향으로 분리시키기 위해 사용된다. 이 영역(21)은 상술한 계류중인 미합중국 특허 출원 제219,530호의 영역(21)과 유사한 두꺼운 필드 산화물 영역으로 될 수 있거나, 상술한 계류중인 미합중국 특허 출원 제219,528호내에 기술된 바와 같이 P-형 불순물이 주입될 수 있다. LOCOS 두꺼운 필드 산화물의 스트립 (22)는 X-방향으로 셀들 사이의 비트라인(13)을 분리시킨다. 셀의 어레이는 가상-접지-회로 형태가 아니라는 것을 주의해야 한다. 즉, 각각의 컬럼(Y-방향 셀)에 대한 2개의 비트라인(13) 또는 컬럼 라인(1개는 소스용, 1개는 드레인용), 즉, 전용 접지라인으로 되는 1개의 비트라인, 및 입력/출력 및 감지 라인으로 되는 1개의 비트라인이 있다.
제1도, 제2a도 내지 제2e도 및 제3도의 EEPROM 셀은 선택된 셀(10)의 소스(15)에 관련해서 약 +16V 내지 +18V의 선택된 워드라인(12)에 인가된 전압 Vpp로 프로그램된다. 선택된 셀(10)의 소스(15)는 접지 또는 그 외의 다른 기준 전압으로 있게 된다. 예를 들어, 제3도에 있어서, 셀(10a)가 프로그램되도록 선택되면, WL1로 표시된 선택된 워드라인(12)는 +Vpp로 되고, S0로 표시된 선택된 소스는 접지된다. 전압 +Vpp는 칩 상의 충전 펌프(charge pump)로 내부적으로 발생될 수 있는데, 이 때 외부적으로 인가된 공급전압은 비교적 작은 정(+)전위, 약 +5V를 갖게 된다. (이 예에서 D0으로 표시된) 선택된 드레인(16)은 프로그래밍 상태하에서 부동하게 되므로, 소스-드레인 경로를 통과하는 전류가 거의 또는 전혀 존재하지 않게 된다. (약 100Å의 두께를 가진) 터널 산화물(19)를 가로지르는 포울러 노드헤임 터널링(Fowler-Nordheim tunneling)은 선택된 셀(10a)의 부동 게이트(17)을 충전시켜, 약 10msec 길이의 프로그래밍 펄스 후에, 약 3 내지 6 볼트의 임계 전압 Vt를 전이(shift)시킨다.
선택된 셀은 선택된 워드라인/제어 게이트(12) 상에 약 -10V의 (내부적으로 발생된) 전압Vee를 인가하고, 소스(15) 또는 비트라인(13) 상에 +5V의 전압을 인가함으로써 소거된다. 드레인(16) [다른 비트라인(13)]은 부동 상태로 된다. 소거 터널링 중에, 제어게이트(12)가 소스(15)에 대해서 부(-)로 되기 때문에, 전자는 부동게이트(17)에서 소스(15)로 흐른다.
선택적으로, 선택된 셀은 약 +10 내지 15볼트의 내부 발생된 전압을 선택된 소스(15)에 인가시킴으로써 소거될 수 있으므로, 선택된 드레인(16)을 부동상태로 되게 하고, 선택된 제어게이트(12)를 기준 전위 또는 0볼트에 접속 시키게 된다. 소거를 위해 이 방법을 사용하면, 상술한 절차내에 사용된 부(-)전압 공급의 필요성이 제거된다.
플래쉬 소거가 실행될 때(모든 셀이 동시에 소거될 때), 어레이 내의 모든 드레인(16)은 부동 상태로 되고, 모든 소스(15)는 전위 Vdd로 있게 되며, 모든 워드라인/제어 게이트(12)는 전위 -Vee로 있게 된다.
[셀(10a)가 프로그램되는] 프로그래밍 예 중에 기입-방해(write-disturb) 상태를 방지하기 위해서, 제3도의 동일한 워드라인 WL1 상의 셀(10b)와 같은 선택되지 않은 셀의 모든 소스(15)는 약 +5 내지 7볼트의 범위인 전압 Vb1로 유지된다. (10b)와 같은 선택되지 않은 셀의 드레인(16)은 부동 상태로 되어, 소정의 소스-드레인 전류를 흐르지 못하게 한다. 소스(15)에 인가된 전압 Vb1은 시험셀(10b)를 포함하는 셀의 터널 산화물(19)에 걸린 전계가 부동게이트(17)을 충전하기에 충분히 크게 되지 못하게 된다.
다른 회피될 상태는, 셀의 소스가 전위 Vb1에 가까운 전위로 있을 때, 프로그램된 셀의 터널 산화물에 걸린 고전계와 관련된 비트라인 응력(bitline stress) 또는 디프로그래밍이다. 이 비트라인 응력 상태를 방지하기 위해서, 제3도의 선택되지 않은 워드라인/제어 게이트 WL0 및 WL2는 약 +5 내지 10 볼트 범위의 전압으로 유지되므로, 각각의 선택되지 않은 프로그램된 셀의 터널 산화물(19)에 걸린 전계를 감소시키게 된다. (10c)와 같은 프로그램된 셀은 자체의 부동 게이트 상에 -2 내지 -4 볼트 정도의 전위를 갖고 있으므로, 이러한 셀(10c)의 소스(S1) 상의 전압 Vb1이 +5 내지 7 볼트 범위에 있을 때 터널 산화물에 걸린 전계는 셀을 디프로그래밍하는 경향이 있으나, 워드라인 WL2 상의 +5 내지 10 볼트 범위 내의 전압에 의해, 전계는 감소된다. 그러나, 워드라인/제어게이트상의 이 전압은 자체의 부동 게이트 상에 전혀 전하가 없는 셀내의 임계 전압 Vt를 변화시킬 정도로 크지 않다.
상술한 셀은 저전압에서 판독될 수 있다. 예를 들어, 셀의 로우(row)는 선택된 워드라인/제어 게이트 상에 +3V, 다른 워드라인/제어 게이트 전체에 0볼트, 소스 전체에 0볼트, 및 드레인 전체에 +1.5 볼트를 설정함으로써 판독될 수 있다. 이 상태에서, 셀의 소스-드레인 경로는 소거 상태(셀은 자체의 부동 게이트 상에 0전하를 갖는다)내의 셀과 도통된다. 즉, 논리 1을 저장한다. [고전압 임계 상태로 프로그램되고, 부동 게이트 상에 부(-)전하를 갖고 있는] 프로그램된 셀은 도통되지 않는다. 즉, 논리 0을 저장한다.
제1도 및 제2a도 내지 제2e도의 디바이스를 제조하기 위한 방법에 대해서, 제4a도 내지 제4d도를 참조하여 기술하겠다. 개시 물질은 기판(11)이 아주 작은 부분으로 된 P-형 실리콘의 슬라이스(slice)이다. 이 슬라이스는 직경이 약 15.24 cm(6인치)이지만, 제1도에 도시한 부분은 단지 수 미크론의 폭으로 되어 있다. 다수의 프로세스 단계 들이 어레이 주변에 트랜지스터들을 발생시키기 위해 수행되지만, 본 명세서에서는 이에 대해 기술하지 않겠다. 예를 들어, 메모리 디바이스는 주변 트랜지스터를 발생시키기 위한 종래의 프로세스의 일부로서 기판(11) 내에 형성된 N-웰(well) 및 P-웰을 갖고 있는 상보(complementary) 전계-효과형으로 될 수 있다. 본 발명의 셀 어레이에 관련된 제1단계는 제4a도에서 알 수 있는 바와 같이 산화물 및 실리콘 질화물 피막(30 및 31)을 제공하고, 두꺼운 필드 산화물(22) [및 (21), 산화물 분리가 사용되는 경우]가 형성될 영역을 노출시키면서 채널 영역, 터널 영역, 소스, 드레인, 및 비트라인(13)으로 되는 것 위에 질화물을 남기기 위해 포토레지스트를 사용하여 이 피막을 패터닝 (patterning)하는 것이다. 필드 산화물(22) [및 (21), 제공가능한 경우] 하부에 P+ 정지 영역을 발생시키기 위해 약 8×1012cm-2도세이지(dosage)의 붕소(boron) 주입이 수행된다. 이때, 이 필드 산화물은 여러 시간 동안, 약 900℃에서 증기에 노출시킴으로써 약 9000Å의 두께로 성장된다. 열산화물은 질화물(31)의 연부 하부에서 성장되어, 가파른 전이(sharp transition) 대신에 버드스 비크(bird's beak)를 발생 시킨다.
이제, 제4b도를 참조하면, 질화물(31)이 제거되고, 비트라인(13)이 형성될 영역에서, 소스/드레인 영역 및 비트라인을 발생시키기 위해, 주입 마스크로서 포토레지스트를 사용하여 135KeV에서 약 6×1015cm-2의 도세이지로 비소(arsenic) 주입이 수행된다. 그 다음, 다른 열 산화물(14)가 N+매입 비트라인 위에 약 2500 내지 3500Å의 두께로 표면 상에 성장되는데, 이 때에는 소스/드레인 영역 및 비트라인(13) 위에 산화물층(14)를 생성하도록 약 300Å의 열산화물이 [농후하게 도프된 실리콘 및 희박하게 도프된 실리콘이 동시에 산화되도록 노출될 때 발생하는 차등 산화(differential oxidation)로 인해] 채널 영역 위에 성장된다. 이러한 산화는 약 800 내지 900℃에서 증기 내에서 수행된다. 버드스 비크(22a)가 형성된 전이 영역에서, 본래 형성된 열산화물의 연부는 비소 주입을 마스크하므로, 농도가 낮고, 그 영역에서의 산화물 성장이 산화물(14) 또는 산화물(22)의 성장보다 적게 된다.
제4c도를 참조하면, 창(19)는 전이 영역(18)내의 산화물 내로 개방된다. 이것은 마스크로서 포토레지스트를 사용하고 벗겨진 실리콘(bare silicon)에 전이 영역(18)의 산화물을 통하여 에칭한 다음, 터널 창(19)의 산화 중에, 게이트 산화물(20)은 약 350Å으로 성장된다. 선택적으로, 필드 플레이트 항복 전압을 증강시키기 위해 터널 창(19) 내로 희박하게 인 주입될 수 있다.
전이 영역(18)의 만곡 표면으로 인해, 터널 창(19)의 폭은 전이영역(18)을 통한 에칭 시간의 길이를 변화시킴으로써 제어될 수 있다.
N+ 도우프된 제1 폴리실리콘층이 이제 실리콘 슬라이스의 표면에 제공되고, 산화물 또는 산화물-질화물-산화물 피막(34)가 2개의 폴리실리콘 레벨을 분리시키도록 제공된다. 제1 레벨 폴리실리콘은 Y-방향으로 기다란 스트립을 남기도록 포토레지스트를 사용하여 정해지는데, 이 스트립의 일부는 부동 게이트(17)로 된다. 제1 레벨 폴리실리콘이 정해진 후에 수행되는 산화는 제1 레벨 폴리실리콘의 연부를 덮고, 일련의 증강형 트랜지스터 (36)용의 게이트 산화물(35)를 발생시킨다. 제2 폴리실리콘층이 피착되어, N+ 도프되며, 워드라인/제어 게이트(12)를 발생시키기 위해 포토레지스트를 사용하여 패턴화된다. 워드라인/제어 게이트가 정해지는 것과 동시에, 제1 레벨 폴리실리콘의 연부가 에칭되므로, 부동 게이트의 기다란 X-방향 연부는 제어 게이트의 연부와 자기-정합(self-aligned)된다. 도면들은 일정한 축적 비율로 도시한 것이 아니고, 특히 제1 및 제2 폴리실리콘층의 두께는 일반적으로 산화물층(19, 20 및 35)의 두께보다 더 두껍다.
영역(21)을 분리시키기 위해 접합 분리가 사용될 경우, 분리영역(21)을 생성하기 위해, 워드라인/제어 게이트(12) 및 부동게이트(17)의 적층된 폴리실리콘-1 및 폴리실리콘-2 층을 마스크로서 사용하는 자기-정합 이온 주입 단계가 수행된다. 이 목적을 위해, 붕소가 약 70 KeV에서 약 1012cm-2의 도세이지로 주입된다. 어닐링 및 산화 후, 이러한 주입은 채널 정지부가 필드 산화물 하부에 주입되는 것과 매우 유사하게, 영역(21) 하부에 P+영역을 생성한다.
상술한 바와 같이, 드레인으로부터 소스의 반대측 상에 터널 윈도우를 배치시키는 것의 한가지 장점은, 제조시의 마스크의 정렬이 상술한 특허 출원서에 기술된 방법에 비해 덜 제한적이라는 것이다. 또한, 중요한 장점은 매입 N+영역과 기판 사이의 접합부의 필드-플레이트 항복 전압이, N+대 P 접합부의 양 측면상에서, 상부 산화물의 두께가 100Å의 터널 산화물의 두께보다 더 두껍다는 사실로 인해 증강된다는 것이다. 또한, 전체 셀 크기는 터널에 대한 정렬이 고려될 필요가 없기 때문에, 감소될 수 있다. 터널 자체는 통상적인 설계 룰에 의해 허용된 최소 간격보다 작은 폭을 가질 수 있다. 또한, 셀은 바-쉬링크(bar-shrink) 또는 재설계시에 스케일링할 수 있다.
지금까지, 예시적인 실시예를 참조하여 본 발명에 대해서 기술하였지만, 이 설명은 제한적 의미를 갖지는 않는다. 본 분야에 숙련된 기술자들은 본 발명을 여러 가지 형태로 변형시킬 수 있다.
Claims (16)
- 전기적으로 소거가능하고, 전기적으로 프로그램가능한 부동 게이트 메모리 셀(10)에 있어서, 반도체 본체(11)의 한 면 내에 형성되고, 각각 상기 반도체 본체(11)의 하부 물질과 반대인 전도성-형태의 농후하게 도프된 영역으로 되며, 각각 상기 반도체 본체 면 상의 비교적 두꺼운 실리콘 산화물층(14) 하부에 매입되는 소스 영역(15) 및 드레인 영역(16), 채널 영역의 최소한 일부분 위에 있고 소스 영역(15) 위의 상기 실리콘 산화물층(14) 위로 연장되고, 게이트 절연체(20)에 의해 상기반도체 본체 면의 상기 채널 영역으로부터 분리되는 부동 게이트(17), 상기 소스 영역(15)에 인접하지만, 상기 채널 영역으로부터 상기 소스 영역(15)의 대향 측상에 있는 터널 영역(19), 및 상기 부동 게이트(17)과 상기 소스 및 드레인 영역(15, 16) 위로 상기 반도체 본체 면을 따라 연장되고, 절연체 피막(34)에 의해 상기 부동 게이트(17)로부터 분리되는 제어 게이트(12)로 구성되고, 상기 소스 영역(15)가 채널 영역에 의해 상기 반도체 본체면상의 상기 드레인 영역(16)으로부터 이격되며, 부동 게이트(17)이 상기 터널 영역(19)를 위로 연장되고, 터널 절연체에 의해 상기 터널 영역(19)로부터 분리되며,상기 터널 영역에서의 상기 터널 절연체의 두께가 채널 영역에서의 상기 게이트 절연체(20)의 두께보다 얇은 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 상기 반도체(11)이 실리콘이고, 상기 소스 및 드레인 영역(15, 16)이 N+ 형인 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 상기 부동 게이트(17) 및 상기 제어 게이트 (12)가 다결정 실리콘층인 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 상기 실리콘 산화물층(14)가 상기 채널 영역에서의 상기 게이트 절연체(20)보다 더 두꺼운 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 상기 제어 게이트(12)가 상기 반도체 본체 면을 따라 연장되는 기다란 워드 라인(12)의 일부분이고, 상기 소스 및 드레인 영역(15, 16)이 상기 워드 라인에 수직인 반도체 본체 면을 따라 연장되는 기다란 비트 라인(11)의 일부분인 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 상기 제어 게이트(12)가 상기 부동게이트(17)의 연부와 정렬되는 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 상기 소스 또는 드레인 영역(15, 16)과 상기 셀(10) 근방의 상부 도체층 사이에 접촉부가 형성되지 않는 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 상기 터널 영역(19)의 폭이 산화물 에칭에 의해 조정될 수 있는 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 상기 터널 영역(19)가 자체-정렬되는 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 비선택 셀(10)의 소스(15)가 프로그래밍중에 정(+) 전압으로 유지되는 것을 특징으로 하는 메모리 셀(10).
- 제1항에 있어서, 비선택 셀(10)의 워드 라인(12)가 프로그래밍중에 정(+) 전압으로 유지되는 것을 특징으로 하는 메모리 셀(10).
- 반도체 본체의 한 면내의 열 라인 및 이 면 상의 행 라인을 포함하는 전기적으로 소거가능하고, 프로그램가능한 부동 게이트 메모리 셀 어레이의 제조 방법에 있어서, 내산화 물질층을 상기 반도체 본체 면에 제공하고, 이 상기 면의 소스와 드레인 영역 및 상기 면의 채널 영역이 덮혀지고, 채널 영역과 반대인 소스 영역측 상의 상기 소스 영역상에 배치된 상기 반도체 면의 터널 영역이 덮혀지도록 상기 내산화 물질층을 패터닝하는 단계, 상기 반도체 면이 상기 내산화 물질로 덮혀지지 않는 제1 필드 산화물을 생성하도록 상기 반도체 면상에 산화물 피막을 성장시키는 단계, 상기 열 라인의 영역을 따라 소스 및 드레인 영역을 생성하도록 상기 반도체 면 내로 불순물을 선택적으로 주입시키는 단계, 상기 소스 및 드레인 영역상에 두꺼운 열 산화물 피막을 형성하도록 상기 반도체 면상에 제2 필드 산화물을 성장시키는 단계, 상기 제1 및 제2 필드 산화물보다 작은 제1 두께로, 상기 채널 영역 및 상기 터널 영역 상의 상기 반도체 면 상에 게이트 산화물 피막을 성장시킨 다음, 상기 터널 영역상의 상기 게이트 산화물 피막의 창을 개방시키고, 한측상의 상기 제1 필드 산화물 및 다른 측상의 상기 제2 필드 산화물과 자체 정렬되는 터널 창을 제공함으로써 상기 제1 두께보다 상당히 얇은 제2 두께로 상기 창내의 게이트 산화물을 재성장시키는 단계, 상기 반도체 면 상에 제1 도전층을 제공하고, 상기 채널 영역상에 있고 상기 소스 영역과 상기 제1 필드 산화물에 부분적으로 중첩하는 부동 게이트를 남기도록 상기 제1 도전층을 패터닝하는 단계, 및 상기 부동 게이트 상에 제어 게이트를 생성하도록 상기 제1 도전층 상부에 놓여 있고, 상기 제1 도전층으로부터 절연된 상기 반도체 면 상에 제2 도전층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 상기 반도체 본체가 P-형 실리콘이고, 상기 불순물이 N-형 실리콘인 것을 특징으로 하는 방법.
- 제12항에 있어서, 상기 제1 및 제2 층이 단결정 실리콘인 것을 특징으로 하는 방법.
- 제12항에 있어서, 상기 제1 두께가 상기 제2 두께보다 크고, 상기 제1 및 제2 필드 산화물의 두께가 상기 제1 두께보다 큰 것을 특징으로 하는 방법.
- 제12항에 있어서, 상기 터널 창내의 상기 게이트 산화물을 상기 제2 두께로 재성장시키기 전에 희박한 인 주입이 수행되는 것을 특징으로 하는 방법.
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