KR890004319B1

KR890004319B1 - 직-병렬 및 병-직렬 공용 변환회로

Info

Publication number: KR890004319B1
Application number: KR1019870002595A
Authority: KR
Inventors: 변형구
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-03-21
Filing date: 1987-03-21
Publication date: 1989-10-30
Also published as: KR880012027A

Abstract

내용 없음.

Description

직-병렬 및 병-직렬 공용 변환회로

제1도는 직렬데이터를 병렬데이터로 변환시키는 종래의 직-병렬 변환기.

제2도는 제1도의 동작을 설명하기 위한 중요부분의 입출력 파형을 도시한 도면.

제3도는 병렬데이터를 직렬데이터로 변환시키는 병-직렬 변환기를 도시한 도면.

제4도는 제3도의 입출력 파형도.

제5도는 본 발명에 따른 회로도.

제6a도, 제6b도는 제5도의 회로동작을 설명하기위한 것으로서 제6a도는 직-병렬 변환때, 제6b도는 병-직렬 변환때 주요부분의 입출력 파형을 나타낸다.

* 도면의 주요부분에 대한 부호의 설명

FF₁-FF₈: D형 플립플롭 MUT₁-MUT₈: 멀티플렉서

B₀-B₈: 버퍼 LAT : 래치부

CK : 클럭펄스 CLK : 래치 클럭펄스

본 발명은 하나의 변환기로 직렬데이터를 병렬데이터로 변환시킴과 아울러 병렬데이터를 직렬데이터로 변환시킬 수 있는 변환회로에 관한 것이다.

일반적으로 디지탈 회로상에서 시스템의 사양에 따라 직렬데이터를 병렬데이터로 변환시켜 전송시키는 직-병렬변환기는 제1도에 도시된 바와같이 입력단자(IN)에 제2도에 도시된 IN파형과 같은 8비트 직렬데이터가 D형 플립플롭(F₁)의 입력단자가 입력되면 D형 플립플롭(F₁)의 출력단자(Q)에서는 제2도의 CLK₁과 같은 클럭펄스에 의해서 래치되어 래치회로(LAT)에 최상위비트(MSB)가 입력되며, 다른 D형 플립플롭(F₂-F₈)의 출력단자(Q)도 클럭펄스(CLK₁)에 의해서 차례로 래치되어 래치회로(LAT)에 입력이 최하위비트(LSB)까지 입력이 된다.

래치회로(LAT)에 입력된 8비트 데이터는 제2도의 CLK₂와 같은 래치클럭펄스에 의해서 8비트 데이터를 래치시켜 출력단자(D₀-D₇)에는 제2도의 OUT와 같은 병렬데이터를 출력시켜 전송시킨다.

한편, 병렬데이터를 직렬데이터로 변환시키는 콘버터회로는 제3도에 도시한 바와같이 D형 플립플롭(F_1-F₈)과 멀티플렉서(M_1-M₇)로 구성이 되며 그 동작을 살펴보면, 병-직렬변환기의 입력단자(D_0-D₇)에 제4도의 IN과 같은 병렬데이터가 입력이 되면 최하위비트를 입력으로 하는 D형 플립플롭(F₁)은 제4도의 CLK와 같은 클럭펄스(CLK)에 의해서 입력단자(D)에 인가된 데이터를 래치시켜 멀티플렉서(M₁)의 일측입력단자(S)에 인가한다.

상기 멀티플렉서(M₁)의 타측입력단자(P)에는 입력단자(D₁)에 인가되는 데이터와 일측입력단자(S)에 인가된 데이터는 제4도의 P/S와 같은 셀렉트신호에 의해서 두 데이터가 멀티플렉싱되어 다음단의 D형 플립플롭(F₂)의 입력단자(D)에 입력이 되어 결국 D형 플립플롭(F₈)의 출력단자(Q)에서는 제4도의 OUT와 같은 직렬 8비트 데이터가 출력이 된다.

디지탈 데이터 전송에서 데이터 처리단위는 4비트 혹은 8비트, (32비트, 16비트)등의 단위로 데이터를 처리하지만 블럭(BLOCK)간의 데이터 상호교환시는 송신단에서 단일전송라인을 통한 직렬 데이터를 전송하고 수신단에서는 데이터단위 만큼을 받아서 병렬로 변환 처리하게 된다.

이런과정에서 단일방향으로만의 전송시에는 송신측에서 병렬데이터를 직렬데이터로 변환시키면 되고, 반대로 수신측에서는 직렬데이터를 다시 병렬데어터로 변환시키도록 구성하면 된다. 그런데 양방향의 데이터전송시에는 직-병렬변환기 및 병-직렬변환기를 모두 구성해야하는바, 예컨데 전술한바 있는 제1도에 도시된 직-병렬변환기와 제3도에 도시된 병-직렬변환기를 이용하여 양방향성 데이터 전송변환기를 구성한다면 회로구성자체가 복잡해지고 이에따라 전체시스템이 차지하는 부피가 커서 소형경박하는데 어려운 문제가 되었다.

따라서 본 발명은 상기와 같은 제반결점을 해소하고자 발명한것으로써 하나의 콘버터로써 직렬데이터를 병렬데이터로 변환시키고 반대로 병렬데이터를 직렬데이터로 변환시키는 일체화된 변환기를 제공하는데 그 목적이 있다.

상기한 목적을 달성할 수 있는 본 발명의 실시예를 첨부된 도면 제5도 및 제6도를 참조하여 상세히 기술하면 다음과 같다.

도면 제5도는 본 발명의 회로를 나타내는 일실시예로써 그 구성을 살펴보면, 병-직렬변환시 직렬출력데이터를 직렬데이터 입력단(SD)으로 내보내며, 반대로 직-병렬변환시는 라인을 차단시켜 직렬데이터 입력단(SD)으로 들어오는 데이터와 충돌을 방지하는 수단으로써 인네이블신호(EN₁)가 "하이"레벨일때 동작하는 버퍼(BO)와 직-병렬변환시 병렬로 변환된 데이터를 병렬데이터단(PD)으로 출력시키며, 반대로 병-직렬변환시는 출력라인을 차단시켜 병렬데이터단(PD)으로 들어오는 데니터와 충돌을 방지하기위한 수단으로써 인네이블신호(EN₂)가 "하이"레벨일때 동작하는 버퍼(B₁-B₈)와 입력단자(S) (P)에 인가되는 직렬 또는 병렬데이터를 입력선택신호(P/S)에 의해서 선택하여 멀티플렉싱하는 멀티플렉서(MUT₁-MUT₈)와 상기한 멀티플렉서(MUT₁-MUT₈)에서 멀티플렉싱되어 출력된 데이터를 받아 클럭펄스(CK)에 의해서 래치시키는 D형 플립플롭(FF₁-FF₈) 및 D형 플립플롭(FF₁-FF₈)의 출력단자(Q)에서 출력되는 데이터를 받아 래치클럭펄스(CLK)에 의해서 래치시키는 래치부(LAT)로 본 발명의 변환기가 구성이 된다.

상기한 바와같은 구성을 가진 본 발명의 회로동작을 첨부된 도면 제6도를 인용하여 상세히 설명한다.

먼저 본 발명의 회로동작에서 직렬데이터를 병렬데이터로 변환시키는 과정을 제6-a도를 인용하여 살펴보면, 직렬입력데이터단(SD)에 제6a도의 IN과 같은 직렬데이터(8비트)가 인가되고 버퍼(BO)의 인네이블단자에 제6a도의 EN₁과 같은 "로우"레벨이 인가되면 버퍼(BO)가 디스에이블되므로 직렬데이터는 멀티플렉서(MUT₁)의 입력단자(S)에 인가된다.

이때 멀티플렉서(MUT₁) 및 멀티플렉서(MUT₂-MUT₈)의 입력선택단자에는 제6-a도의 P/S와 같은 "로우"신호가 인가되므로 멀티플렉서(MUT₁) 및 멀티플렉서(MUT₂-MUT₈)는 입력단자(S)에 인가되는 데이터를 선택하여 멀티플렉싱한다.

멀티플렉서(MUT₁)에서 멀티플렉싱된 데이터는 D형 플립플롭(FF₁)의 입력단자(D)에 인가되며, D형 플립플롭(FF₁)의 입력단자(D)에 인가된 데이터는 제6-a도의 CK와 같은 클럭펄스에 의해 래치되어 출력단자(Q)에서 출려된 데이터는 멀티플렉서(MUT₂)의 입력단자(S) 및 래치부(LAT)의 입력단자(I₀)에 각각 인가된다.

멀티플렉서(MUT₂)의 입력단자(S)에 인가된 데이터는 멀티플렉싱되어 D형 플립플롭(FF₂)의 입력단자(D)에 인가되며, 여기에서 래치된 출력데이터는 멀티플렉서(MUT₃)의 입력단자(S) 및 래치부(LAT)의 입력단자(I₁)에 각각 입력이 되고 나머지 멀티플렉서(MUT₄-MUT₈) 및 D형 플립플롭(FF₃-FF₇)은 상기와 같은 동작을 수행직렬데이터를 종속적으로 시프트시킨다.

그리고 D형 플립플롭(FF₈)에서 래치된 출력은 버퍼(BO)가 디스에이블되어 있으므로 출력데이터가 래치부(LAT)의 입력단자(I₇)에 입력이 된다. 래치부(LAT)에 입력된 직렬데이터는 제6-a도의 CLK와 같은 래치 클럭펄스(CLK)에 의해서 래치되어 직렬데이터가 병렬데이터로 변환되어 출력단자(C₀-C₇)에서 동시에 출력이 된다.

래치부(LAT)에서 출력되는 병렬데이터는 제6-a도의 EN₂과 같은 인네이블신호에 의해서 인네이블된 버퍼(B₁-B₈)을 각각 통하여 병렬데이터 출력단(PD)으로 출력이 된다.

다음은 본 발명의 회로동작에서 병렬데이터를 직렬데이터로 변환시키는 과정을 제6b도를 인용하여 설명한다. 병렬데이터단(PD)에 제6b도의 IN과 같이 입력되는 병렬데이터는 멀티플렉서(MUT₁-MUT₈)의 입력단자(P)에 각각 인가도며, 이때 멀티플렉서(MUT₁-MUT₈)의 입력선택단자에는 제6b도의 P/S와 같은 입력선택신호(P/S)가 후술하는 D형 플립플롭(F_1-F₈)의 클럭단자(CK)에 인가되는 클럭펄스(CK)의 1구간만 "하이"레벨이 되는바, 이 구간동안 멀티플렉서(MUT₁-MUT₈)는 입력단자(P)에 인가된 데이터를 멀티플렉싱하여 D형 플립플롭(F_1-F₈)의 입력단자(D)에 입력시킨다.

이와같이 D형 플립플롭(F_1-F₈)의 입력단자(D)에 데이터가 입력되는 순간 최상위비트(MSB)는 제6b도의 EN₁과 같은 "하이" 신호에 의해서 인네이블된 버퍼(B₀)를 통해 직렬출력단(SD)로 전송이 이루어지고 있으며, 7개의 클럭(SK)등만 병렬데이터의 직렬전송이 이루어진다.

그리고 다시 다음 병렬데이터가 세팅되는 시점에서 입력선택신호(P/S)을 인가하면 연속해서 병렬데이터를 직렬데이터로 전송시킨다.

상호한 바와같이 동작하는 본 발명의 작용 효과는 하나의 변환기로 직렬데이터를 병렬데이터로 변환하고, 또 병렬데이터를 직렬데이터로 변환시켜 전송할 수 있는 장점이 있다.

Claims

입력단자(S) (P)에 인가되는 데이터를 입력선택신호(P/S)에 의해서 선택하여 멀티플렉싱하는 멀티플렉서(MUT₁-MUT₈)의 출력을 입력 데이터로하여 클럭펄스(CK)에 의해 시프트시키는 D형 플립플롭(FF_1-FF₈)과, 상기한 D형 플립플롭(FF_1-FF₈)에서 출력되는 데이터를 받아 래치클럭펄스(CLK)에 의해서 래치시키는 래치부(LAT)와, 병렬데이터를 직렬데이터로 변환시키거나 반대로 직렬데이터를 병렬데이터로 변환시킬때 입력단에 들어오는 데이터와 충돌을 방지하기 위한 수단으로 사용되는 버퍼(B₀-B₈)등을 구비하여 이루어진 것을 특징으로 하는 직-병렬 및 병-직렬 공용변환회로.