SU843269A1 - Устройство дл формировани кода - Google Patents
Устройство дл формировани кода Download PDFInfo
- Publication number
- SU843269A1 SU843269A1 SU792817682A SU2817682A SU843269A1 SU 843269 A1 SU843269 A1 SU 843269A1 SU 792817682 A SU792817682 A SU 792817682A SU 2817682 A SU2817682 A SU 2817682A SU 843269 A1 SU843269 A1 SU 843269A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- block
- counter
- code
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ КОДА
1
Изобретение относитс к радиотехнике н может использоватьс , например, дл адаптивного преобразовани двоичной информации в код посто нного веса в системах радиосв зи с адаптацией по скорости передачи .
Известно устройство дл формировани кода, содержащее первый счетчик, выход которого через первый логический блок подключен к первому входу регистра сдвига, второй вход которого соединен с выходом первого элемента ИЛИ, один вход которого соединен с первым входом первого счетчика, с вторым входом первого логического блока, третьим входом регистра сдвига и выходом второго счетчика 1.
Однако известное устройство не обеспечивает достаточной точности формировани кода.
Цель изобретени - повышение точности формировани .
Поставленна цель достигаетс тем, что в устройство дл формировани кода, содержащее первый счетчик, выход которого через первый логический блок подключен к первому входу регистра сдвига, второй вход
которого соединен с выходом первого элемента ИЛИ, один вход которого соединен с первым входом первого счетчика, вторым входом первого логического блока, третьим входом регистра сдвига и выходом второго счетчика, введены блок управлени , второй элемент ИЛИ, три блока элементов И, рещающий блок, сумматор и второй логический блок, выход которого через сумматор подключен к первому входу решающего блока, первый выход которого соединен с
входом блока управлени , первый выход которого подключен к второму входу решающего блока, второй выход которого соединен с втор,ым входом первого счетчика, одним входом первого блока элементов И и первым входом второго счетчика, к второму вхоДУ которого подключен выход второго элемента ИЛИ, входы которого соединены с выходами второго блока элементов И, один вход которого соединен с вторым выходом блока управлени , третьим входом логического блока и одним входом третьего блока элементов И, выходы которого подключены к другим входам первого элемента ИЛИ, причем соответствующие выходы регистра сдвига подключены к другим входам блоков элементов И, а третий выход решающего блока соединен с входом втор.ого логического блока. . На чертеже приведена структурна электрическа схема предлагаемого устройства. Устройство содержит первый счетчик 1, первый логический блок 2, регистр 3 сдвига , первый элемент ИЛИ 4, второй счетчик 5, блок 6 управлени , второй элемент ИЛИ 7, три блока 8, 9 и 10 элементов И, решающий блок 11, сумматор 12, второй логический блок 13. Устройство работает следующим образом. Допустим, имеетс п 24 канала, ш 12, т. е. на 24 позици х передаютс ко довые слова посто нного веса m 12, следовательно всего, может быть передана 2704156 кодовых слов. В известном устройстве дл этого прищлось бы хранить в логическом блоке более 100000 представителей . В предлагаемом устройстве все п позиций разбиваютс на несколько групп, т. е. в данном случае все п 24 позиции разбиваютс на 4 группы по п i 6 символов и на каждой группе генерируетс С| кодовых слов посто нного веса m 3, так что во всех четырех группах суммарный вес ока; зываетс равным 12. Поскольку функци Са достигаетс максимума при b а/2, то целесообразно всегда разбивать таким образом , чтобы это условие соблюдалось. Дл генерировани всех кодовых Jcлoв кода С 5 достаточно помнить всего Св 20/6 t 4 представител следующего вида: 111000, 110100, 1100.10, 101010. Сдвиг этих представителей образует все кодовые слова кода посто нного веса С,. Четыре таких кода Сб образуют (С|) (20) 1, кодовых слов. Если теперь в процессе работы адаптивНОИ системы св зи длительность символа увеличиваетс так, что вместо 24 можно использовать 25 частотных подканалов, то вместо одного из кодов С, используетс код С, если можно использовать 26 позиций, то два кода С и т. д. Пусть, например, число частотных позиций мен етс от 24 до 32, тогда необходимо использовать коды от Cf/i до Cg и в логическом блоке помнить четыре представител кода С, п ть представителей кода С, и семь представителей кода Cg, всего 16 представителей, что значительно меньше числа 10, необходимого дл кода CjJ. При переходе от кода С к коду С, число передаваемых кодовых слов мен етс от 1,6 10 до (С|) (56) Sr 9,2-10, т. е. адаптивно растет скорость передачи, что компенсирует ее снижение за счет увеличени длительности символа. В исходном состо нии в первом логическом блоке 2 записаны все представители используемых кодов посто нного веса (например , в услови х рассмотренного примерно 16 представителей). Со входа 14 в сумматор 12 записываетс исходное двоичное число, которое должно быть преобразовано в код посто нного веса. Со входа 15 поступают в блок 6 управлени управл ющие сигналы , которые свидетельствуют о том, какими кодами посто нного веса следует работать . Пусть, например, вначале необходимо работать кодами С|. Сигналы с блока 6 управлени поступают на блоки 9 и 10 элементов И, разреща прохождение сигнала через те элементы И, которые присоединены к щестому элементу регистра 3 сдвига . Из логического блока 2 в регистр 3 сдвига записываетс первый представитель кода Сз 111000. Далее по сигналу с блока 6 управлени начинает работать рещающий блок 11. Поскольку С| 20, и используютс четыре таких последовательного передаваемых кода , то это эквивалентно передаче четырех разр дов кода с основанием 20, и следовательно , задача заключаетс в определении коэффициентов в записи исходного числа вида flio(20)o + i|(20) + г(20)« + е(з(20)з, где все otj 20. Поэтому рещающий блок 11 содержит р д логических элементов, которые поочередно определ ют, вл етс ли записанное в сумматоре 12 число больщим, чем 20, затем 20 и т. д. пусть, например, записанное в сумматоре 12 число В 20 .Тогда с соответствующего опознавател решающего блока 11 сигнал поступает на логический блок 13, по сигналу с которого из сумматора 12 вычитаетс число 20. Одновременно производитс сдвиг в регистре 3 сдвига, так что в нем оказываетс записаным следующее слово кода посто нного веса. Циклический сдвиг в регистре 3 сдвига происходит с обратной св зью через блок 10 элементов И и элемент ИЛИ 4. Одновременно символы «1 через блок 9 элементов И и элемент ИЛИ 7 поступают в счетчик 5 веса. После осуществлени п-1 сдвига счетчик 5 веса фиксирует наличие m символов «1 сигнал с его выхода обнул ет содержание регистра 3 сдвига, записывает в него новое значение представител из логического блока 2 и переводит счетчик 1 представителей в следующее состо ние, выбира тем самым нового представител в логическом блоке 2. Так происходит до тех пор, пока записанное в решающем блоке 11 число не оказываетс меньше 20. В этот момент с другого выхода решающего блока 11 поступает сигнал на блок 8 элементов И, и первое слово кода посто нного веса, соответствующее коэффициенту а.з в записи исходного числа, поступает на выход 16.
Одновременно этот же сигнал обнул ет счетчик 5 веса и счетчик 1 представителей, так что логический блок 2 вновь записывает первого представител .
Теперь в сумматоре 12 осталось записанным число BI . В работу вступает второй опознаватель решающего блока 11, который сравнивает число Bi с .величиной 20. Пусть например, . Тогда сразу с этого опознавател решающего блока 11 поступает сигнал на входы счетчика 5 веса и счетчика 1 представителей , подтвержда их нулевое состо ние, а также на вход блока 8 элементов И и на выход 16 поступает следующее кодовое слово кода С, соответствующее cii 0. Затем число Bt сравниваетс с 20 и если В 1 20, то аналогично определ етс коэффициент cti и соответствующее кодовое слово поступает на выход 16.
Если в какой-то момент времени оказываетс возможным использовать больше 24 подканалов, то соответствующий сигнал со входа 15 поступает в блок 6 управлени .. В зависимости от числа подканалов с блока 6 управлени подаютс разрещающие сигналы на входы соответствующих элементов И из блоков 9 и 10 элементов И, а сигналом в логический блок 2 разрешаетс запись соответствующих представителей в регистр 3 сдвига. В остальном работа устройства аналогична .
Таким образом, предлагаемое устройство может работать в адаптивном режиме, т. е. может использоватьс в системах. с адаптацией по скорости передачи, когда вследствие увеличени длительности передаваемых символов и сужени их спектра можно увеличить число передаваемых сигналов, кроме того предлагаемое устройство гораздо проще, чем устройство дл кода С 4Формула изобретени
Устройство дл формировани кода, содержащее первый счетчик, выход которого через первый логический блок подключен к 5 первому входу регистра сдвига, второй вход которого соединен с выходом первого элемента ИЛИ, один вход которого соединен с первым входом первого счетчика, вторым входом первого логического блока, третьим входом регистра сдвига и выходом второго
0 счетчика, отличающеес тем, что, с целью повышени точности формировани , введены блок управлени , второй элемент ИЛИ, три блока элементов И, рещающий блок, сумматор и второй логический блок, выход которого через сумматор подключен к первому входу рещающего блока, первый выход которого соединен с входом блока управлени , первый выход которого подключен к второму входу решающего блока, второй выход которого соединен с вторым входом первого
0 счетчика, одним входом первого блока элементов И и первым входом второго счетчика, к второму входу которого подключен выход второго элемента ИЛИ, входы которого соединены с выходами второго блока элементов И, один вход которого соединен с вто рым выходом блока управлени , третьим входом логического блока и одним входом третьего блока элементов И, выходы которого подключены к другим входам первого элемента ИЛИ, причем соответствующие вы- ходы регистра сдвига подключены к дру гим входам блоков элементов И, а третий выход рещающего блока соединен с входом второго логического блока.
Источники информации, прин тые во внимание при экспертизе
1. Авторское свидетельство СССР № 448.592, кл. Н 03 К 13/03, 1972 (прототип ).
Claims (1)
- Формула изобретенияУстройство для формирования кода, содержащее первый счетчик, выход которого через первый логический блок подключен к 5 первому входу регистра сдвига, второй вход которого соединен с выходом первого элемента ИЛИ, один вход которого соединен с первым входом первого счетчика, вторым входом первого логического блока, третьим входом регистра сдвига и выходом второго Ю счетчика, отличающееся тем, что, с целью повышения точности формирования, введены блок управления, второй элемент ИЛИ, три блока элементов И, решающий блок, сумматор и второй логический блок, выход ко15 торого через сумматор подключен к первому входу решающего блока, первый выход которого соединен с входом блока управления, первый выход которого подключен к второму входу решающего блока, второй выход которого соединен с вторым входом первого счетчика, одним входом первого блока элементов И и первым входом второго счетчика, к второму входу которого подключен выход второго элемента ИЛЙ, входы которого соединены с выходами второго блока элементов И, один вход которого соединен с вторым выходом блока управления, третьим входом логического блока и одним входом третьего блока элементов И, выходы которого подключены к другим входам первого элемента ИЛИ, причем соответствующие выходы регистра сдвига подключены к другим входам блоков элементов И, а третий выход решающего блока соединен с входом второго логического блока.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792817682A SU843269A1 (ru) | 1979-09-05 | 1979-09-05 | Устройство дл формировани кода |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792817682A SU843269A1 (ru) | 1979-09-05 | 1979-09-05 | Устройство дл формировани кода |
Publications (1)
Publication Number | Publication Date |
---|---|
SU843269A1 true SU843269A1 (ru) | 1981-06-30 |
Family
ID=20849781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792817682A SU843269A1 (ru) | 1979-09-05 | 1979-09-05 | Устройство дл формировани кода |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU843269A1 (ru) |
-
1979
- 1979-09-05 SU SU792817682A patent/SU843269A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0098153B1 (en) | Digital data code conversion circuit for variable-word-length data code | |
US5382955A (en) | Error tolerant thermometer-to-binary encoder | |
US3754237A (en) | Communication system using binary to multi-level and multi-level to binary coded pulse conversion | |
US5696791A (en) | Apparatus and method for decoding a sequence of digitally encoded data | |
US4377806A (en) | Parallel to serial converter | |
GB2049371A (en) | Modulating and demodulating binary data signals | |
US3588364A (en) | Adaptive encoder and decoder | |
GB1210563A (en) | Data conversion circuit | |
US4155070A (en) | Code-converter with preservation of parity | |
GB2193865A (en) | Maximum length shift register sequence generator | |
SU843269A1 (ru) | Устройство дл формировани кода | |
GB2229610B (en) | Pcm communication system | |
SU558658A3 (ru) | Устройство дл передачи цифровой информации | |
JPS586344B2 (ja) | フゴウカソウチ | |
EP0193592B1 (en) | Method and apparatus for processing digital signals prior to recording | |
GB1200680A (en) | Electrical data transmission system | |
US3134971A (en) | Analog-to-digital converter | |
SU1086449A1 (ru) | Устройство дл преобразовани кодов в системе передачи данных | |
SU647682A1 (ru) | Преобразователь кода с посто нным весом в двоичный код | |
CA1101557A (en) | Code-converter with preservation of parity | |
JPS594255A (ja) | 可変長符号に対する符号変換回路 | |
SU734687A1 (ru) | Микропрограммное устройство управлени | |
RU2051407C1 (ru) | Способ суммирования цифровых сигналов | |
JPS5730452A (en) | Variable-length code transmission system | |
GB1560834A (en) | Apparatus for generating at an output terminal thereof a succession of output bits representative of information contained in an arbitrary sequence of information bits applied to an input terminal thereof |