SU1416998A1 - Тестопригодное цифровое устройство - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении удоботестируемьк цифровых устройств , в особенности вьшолненньк в виде больших интегральных схем, и аппаратуры на их основе. Цель - увеличение контрол . Устройство I подключено входами 4 и выходами 5 к диагностируемому блоку 25 и выполн ет системные функции под управлением входа 14 системной синхронизации. В тестовом режиме люба  группа регистров может быть переведена в режим сдвига информации, поступающей с тестового входа 11 на выход 12. Состо ние остальных регистров при этом не измен етс . Выбор регистров определ етс  содержимым регистра 9 управлени . Триггер 8 позвол ет передавать информацию с входа 11 непосредственно на выход 12 и используетс  при наращивании устройства. Управление работой в тестовом режиме осуществл е.тс  шифратором 13 управлени  под воздействием входов 16 и 17 режима работы и входа 15 тестовой синхронизации. Группа мультиплексоров 3 и мультиплексор 10 обеспечивают необходимую конфигурацию цепочки сдвига информации . Устройство позвол ет повысить информативность контрол  при значительном уменьшении числа внешних св зей , а также объедин ть несколько таких устройств с возможностью одновре - менного выполнени  штатного режима и режима контрол , что расшир ет его функциональные возможности. 3 ил. S (Л 4 о: со со 00

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  построени  удоботестируемых цифровых устройств, в особенности вьтолненных в виде больших интегральных cxe, и аппаратуры на их основе.

Цель изобретени  - увеличение глубины контрол .

На фиг.1 представлена структурна  схема устройства, подключенного к диагностируемому блоку; на фиг.2 - схема шифратора; на фиг.З - пример наращивани  устройства.

Тестопригодное цифровое устройство 1 содержит группу из m последовательно-параллельных регистров 2, группу из m мультиплексоров 3, параллельные информационные вход 4 и выход 5 и последовательные вход 6 . и выход 7 регистра 2 (i l,m), триггер 8, m-разр дный сдвиговый регистр 9 управлени , мультиплексор 10, последовательный вход 11 задани  теста устройства, используемый дл  выбора устройства, подбора регистров 2 группы, ввода тестовой информации и соединенный с последовательным входом регистра 2,, информационным входом мультиплексора 3, информационньм входом регистра 9 управлени , D-входом триггера 8 и информационным входом мультиплексора 10, последовательный выход 12,  вл ющийс  выходом текущего состо ни  контрольных точек устройства, шифратор 13, вход 14 системной синхронизации вход 15 тестовой синхронизации , входы 16 и 17 задани  режима работы , выход-18 шифратора 13 подключе к входу синхронизации триггера 8, выход 19 шифратора 13 подключен к вход синхронизации регистра 9 управлени , выход триггера 8 подключен к входу

20шифратора 13, параллельный выход регистра 9 образует т-разр дный вход

21шифратора 13, выход 22,- (,m) пгафратора 13 подключен к управл ющим

,входам мультиплексора 3 и регистра 2|, выход 231 (,т) шифратора 13 подключен к входу синхронизации регистра 2, выход 24 шифратора 13  вл етс  управл ющим входом мультиплексора 10.

Входы 4; и выходы 5; (,т) устройства подключены к диагностируемом блоку 25, имеющему входы-выходы 26.

.

н у

4169982

Шифратор 13 содержит двоичный де- вшфратор 27 с выходами 28-31, элементы И 32-35, элемент НЕ 36, элемент И-ШМ 37, элементы И 38 и 39, элемент

ИЛИ-НЕ 40, элементы И 41- (,т), элементы И-ИЛИ 42,- и 43; (,т). Выход 28 шифратора 27, выход 44 элемента И-ИЛИ 37, выход 45 элемента

д и 33 и выход 46 элемента И 35 образуют выход 24 шифратора 13.

Устройство 1 и блок 25 могут быть выполнены в виде единого функционально законченного модул , например в

15 виде большой интегральной схемы, регистрова  часть которой соответствует устройству 1, а комбинационна 

часть - блоку 25.

Каждый из регистров 2 (,т) вы20 полден в виде сдвигового регистра с возможностью параллельной записи и считывани  информации. Режиму сдвига соответствует состо ние высокого логического уровн  на выходе 22.шифра25 тора 13, при этом на выход мультиплексора 3/; поступает информаци  с последовательного выхода регистра 2.. Низкий логический уровень на выходе 22- шифратора 13 обеспечивает про30 хождение на выход мультиплексора 3 информации с выхода мультиплексора 3}.;, (на выход мультиплексора 3 в этом случае поступает информаци  с входа 11 устройства). Триггер 8 и

35 все регистры устройства измен ют свое состо ние по переднему фронту сигнала на соответствующем входе синхронизации (переходу из низкого логического уровн  в высокий).

40 Устройство работает в четырех режимах , определ емых информацией на. входах 16 и 17: Выбор устройства, Выбор регистров, Сдвиг, Функ

ционирование ,

В режиме Выбор устройства на входах 16 и 17 присутствует комбинаци  00, на выходе 28 дешифратора 27 формируетс  уровень логической единицы, подключающий выход триггера 8 к выходу 12 устройства через мультиплексор 10. Информаци  с входа 11 задани  теста устройства записываетс  в триггер 8 под действием синхросигнала , поступающего с входа 15 тестовой синхронизации устройства на выход 18 блока 13 через элемент И 32. Установка триггера 8 в единичное состо ние означает выбор устройства дл  проведени  диагностических процедур.

В режиме Выбор регистров на входы 16 и 17 устройства подаетс  комбинаци  01, формирующа  на выходе 29 шифратора 27 уровень логической едипочку , включенную между входом 11 и выходом 12 устройства, объедин ютс  только те регистры, которым соответ ствует единичное состо ние соответс

ницы, а на выходах 28-31 - логическо-, вующего разр да регистра 9 управлепочку , включенную между входом 11 и выходом 12 устройства, объедин ютс  только те регистры, которым соответствует единичное состо ние соответст

го нул . При единичном состо нии триггера 8 в блоке 13 на выходе 45 элемента И 33 формируетс  уровень логической единицы, а на выходе 44 элемента И-ИЛИ 37 и на выходе 46 элемента И 35 - логического нул , что обеспечивает подключение последовательного выхода регистра 9 управл,е- ни  к выходу 12 устройства. Информаци  с входа 1 устройства последовательно записываетс  в регистр 9 управлени  под действием синхросигнала, поступающего с входа 15 тестовой синхронизации на выход 19 шифратора 13 через элемент И 38. При нулевом состо нии триггера 8 на выходе 44 элемента И-ИЛИ 37 формируетс  уровень логической единицы, а на выходе 45 элемента И.33 и на выходе 46 элемен- та И 35 - логического нул , что обе-- спечивает подключение входа П устройства к выходу 12.

В режиме Сдвиг на входы 16 и 17 устройства подаетс  комбинаци  10, формирующа  на выходе 30 дешифратора 27 уровень логической единицы, а на выходах 28 - 3J - логического нул . При .единичном состо нии триггера 8 на выходе 46 элемента .И 35 формируетс  -уровень логической единицы, а на выходе 44 элемента И-ИЛИ 37 и выходе 45 элемента И 33 - логического нул , что обеспечивает подключение выхода мультиплексора 3, к выходу 12 устройства . Наличие единичного состо ни  разр да (,т) регистра 9 управлени  приводит к по влению высокого логического уровн  на выходах соответствующих элементов И 41| и И-ИЛИ 42., что обеспечивает перевод в сдвиговый режим регистра 2 ., подключение его последовательного выхода 7{ к выходу мультиплексора 3 ; и прохождение синхросигнала с входа 15 тестовой синхронизации на выход 23 шифратора 13 через элемент И-ИЛИ 43-. Нулевое.состо ние разр да 21|регист ра 9 управлени  приводит к отключению входа 15 тестовой синхронизации от входа 23; шифратора 13, при этом  а выход мультиплексора 3- поступает информаци  с выхода мультиплексора 3. Таким образом, в сдвиговую це-

ни . Информаци  в них пводитс  под действием синхросигнала на входе 15 тестовой синхронизации, сос то ние ос- 0 тальных регистров при этом не измен етс . При нулевом состо нии триггера

8на выходе 44 элемента И-ИЛИ 3/ формируетс  уровень логической единицы, а на выходе 45 элемента И 33 и выхо5 де 46 элемента И 35 - логического нул , что обеспечивает подключение входа 11 устройства к выходу 12.

В режиме Функционирование на входы 16 и 17 устройства подаетс 

0 комбинаци  11, формирующа  на выходе 31 дешифратора 27 уровень логической единицы, а на выходах 28-30 - логи ческого нул . На всех выходах 22 элементов И 4 присутствуют уровни

5 логического нул , что обеспечивает отсутствие сдвигового режима регистров 2о При единичном состо нии триггера 8 на выходе элемента И 34 формируетс  уровень логической единицы.

0 Наличие единичного состо ни  разр да 21J (,т) регистра 9 управлени  приводит к по влению высокого логического уровн  на выходе элемента И-ИЛИ

.42 j, что обеспечивает прохождение I .-

5 синхросигнала с входа 15 тестовой

синхронизации на выход 23, шифратора 13. Таким образом, параллельна  за- ,пись информации с входов 4 осуществл етс  только в те регистры, кото- рътм соответствует единичное состо ние соответствующего разр да регистра

9згправлени .

Чередование режимов Сдвиг и Функционирование обеспечивает ввод тестовой информации в выбранную группу регистров, выполнение операции блоком 25 и вывод результата. При этом состо ние остальных регистров остаетс  неизменным.

При нулевом состо нии триггера 8 в режимах Сдвиг и Функционирование и при любом состо нии триггера 8 в режимах Выбор устройства и Выбор регистров на все выходы шифра- тора 13 может поступать синхросигнал с входа 14 системной синхронизахщи, все выходы 22 наход тс  в нулевом состо нии. Это обеспечивает выполне5

0

514

пие системных (рабочих) функций блоком 25 в совокупности с регистрами 2 При едииичнсм значении триггера 8 в режимах Сдвиг и Функциолирование Прохождение синхросигнала с входа 14 системной синхронизации на выходы 23 шифратора 13 блокируетс .

Рассмотрим возможности наращивани  устройства. На фиг.З представлен пример объединени  модулей, выполненных в соответствии с фиг,1, в группу (например, объединение больших интегральных схем на плате) Вход 1 и выход 12  вл ютс  соответственно последовательными входом и выходом, входы 14 и 15 соответственно входами системной и тестовой синхронизации,, :входы 6 и 17 - входами режима рабо- :ты. При этом количество входов не за- |висит от количества модулей в группе :Из информационных св зей внутри груп- пы условно показана только одна - св зь между выходным регистром 2 :модул  1 и входным регистром 2 мо Дул  Ц.

Каждый из модулей может быть про- диагностирован независимо от осталь- ньк посредством установки в режиме Выбор.устройства триггера в одном из модулей в единичное состо ние, в остальных - в нулевое. После этого тестова  информаци  в невыбранных модул х будет поступать с последона- тельного входа 11 непосредственно на последовательный выход 125 обеспечива  подключение последователы ых входа 1i и выхода 12 группы к выбранному модулю. Така  возможность обеспечивает простоту построени  тестовой последовательности дл  группы модулей на основ-е тестовьш последовательностей , сформированных дл  диагностировани  каждого из модулей.

Дл  диагностировани  св зей между модул ьш достаточно в сдвигов по цепочку группы включить только входные и выходные ре гистры. Например, при диагностировании св зи 11 в режиме Выбор устройства триггер 8 в каждом из модулей 1/2. и 1 устанавливаетс  в единичное состо ние, а в модул х i и Ц - в нулевое Затем в режиме Выбор регистров в регистрах 9 управлени  модулей f) и 1 в единичное состо ние устанавливаютс  разр ды, соответствующие регистрам 2 „, и 2. После этого диагностирование осущест86

вл етс  чередованием режимов Сдвиг и Ф икдионирование.

Наличие триттера 8 позвол ет осу- , ществл ть диагностирование одного или нескольких модулей одновременно с вьтолнением остальными модул ми системных функций под действием входа 17 системной синхронизации.

Claims (1)

1. Формула изобретени 

   Тестопригодное цифровое устройство , содержащее группу из m последо- вательно-параллельных регистров (где m - число групп контрольных точек контролируемого блока), параллельные информационные входы и выходы которых  вл ютс  информационными входами и выходами устройства дл  подключени  к выходам и входам контролируемого цифрового блока соответственно, первый информационный вход первого регистра группы соединен с входом за- Дани  теста устройства, отличающеес  тем, что, с целью увеличени  глубины контрол , в него введены группа мультиплексоров, т-разр д- нъш сдвиговый регистр управлени , триггер шифратор, мультиплексор, причем последовательный выход i-ro (,.зш). последовательно-параллельного регистра группы соединен с первым информационным входом соответ- ствутощего мультиплексора группы, второй информационный вход первого мультиплексора группы соединен с входом задани  теста устройства и с первым информационным входом мультиплексора, с последовательным информационным входом га-разр дного сдвигового регист- ра управлени  и D-входом триггера соответственно , выход которого соединен с вторым информационным входом 1 1ультипл.ексора и первым стробирующим входом шифратора, первый и второй информационные входы которого  вл ютс  первым и вторым входами задани  режима работы устройства соответст- ве но, первый и второй синхровходы устройства соединены с третьим и четвертым информационными входами шифра - тора соответственно, первый выход которого соединен с синхровходом триг- гера, второй выход шифратора соединен с синхровходом т-разр дного сдвигового регистра управлени , группа разр дных выходов которого соединена с гр тхпой информационных входов шифра 14

   тора, перва  группа выходов которого соединена с группой управл ющих входов мультиплексоров группы и с входами задани  режима последовательно- параллельных регистров группы, выход i-ro мультиплексора группы соединен с вторым информационным входом (i+l)-ro мультиплексора группы и последовательным информационным входом (i+l)-ro последовательно-параллельного регистра группы, последовательный выход т-го последовательно-параллельного регистра группы соединен с первым информационньм входом т-го мультиплексора группы, выход

   15

   J8 19 70 2ft Tim 72i /Лт 2bi

   лй/

   6998

   которого соединен с третьим информационным входом мультиплексора, четвертый информационный вход которого соединен с последовательным выходом т-разр дного сдвигового регистра управлени , выходы второй группы шифратора соединены с синхровходами последовательно-параллельных регистров группы, треть  группа выходов шифратора соединена с группой управл ющих входов мультиплексора, выход которого  вл етс  выходом текущего состо ни , групп контрольных точек устройства .

   0

   15

   /4

   /J/rr

   4

   //

   / 15 16 J7

   /

   Фиг.Ъ