KR0137957Y1 - 코드변환 회로 - Google Patents

Abstract

본 고안은 코드변환회로에 관한 것으로, 종래에는 에프에스케이 송,수신기와 멘체스터 송,수신기는 데이타를 주고받는 형식이 다르고, 또한 에프에스케이 송신기와 멘체스터 수신기 사이에는 인터페이스회로가 없었기 때문에 종래에는 에프에스케이 송,수신기와 멘체스터 송,수신기는 각각 쌍으로만 사용할 수 있을뿐, 에프에스케이송신기와 멘체스터 수신기를 연결하여 사용할 수 없었다. 본 고안은 이러한 종래의 문제점을 해결하기 위해 에프에스케이 코드화된 제품이 있을 경우 이를 멘체스터코드로 바꾸어서 다른 제품과 연결할 수 있도록 한 코드변환회로를 안출한 것이다.

Description

코드변환 회로

제1도는 본 고안 코드변환회로의 블럭도.

제2도의 (a)내지 (c)는 코드변환동작시의 파형을 나타낸 도로서,

(a)는 에프에스테이신호 파형도.

(b)는 멘체스터신호 파형도.

(c)는 중간단계 신호 파형도.

제3도의 (a)내지 (f)는 제1도에 있어서 각부 신호 파형도로서,

(a)는 에프에스케이신호 파형도.

(b)는 클럭발생부의 출력 파형도.

(c)는 로직변환부의 출력 파형도.

(d)는 클럭변환부의 출력 파형도.

(e)는 래치부의 출력 파형도.

(f)는 파형형성부의 출력 파형도

제4도는 제1도에 있어서, 로직변환부의 논리조합을 나타낸 진리표.

* 도면의 주요부분에 대한 부호의 설명

100 : 4비트시프트레지스터 101 : 클럭발생부

102 : 로직변환부 103 : 클럭변환부

104 : 래치부 105 : 파형형성부

본 고안은 코드변환회로에 관한 것으로, 특히 에프에스케이( FSK: Frequency Shift Key)코드를 멘체스터(Manchester)코드로 변환 하는데 적당하도록 한 코드변환회로에 관한 것이다.

에프에스케이 송,수신기와 멘체스터 송,수신기는 데이타를 주고받는 형식이 다르고,또한 에프에스케이 송신기와 멘체스터 수신기 사이에는 인터페이스회로가 없었기 때문에 종래에는 에프에스케이 송,수신기와 멘체스터 송,수신기는 각각 쌍으로만 사용할 수 있을뿐, 에프에스케이송신기와 멘체스터 수신기를 연결하여 사용할 수 없었다.

본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 에프에스케이 코드화된 제품이 있을 경우 이를 멘체스터코드로 바꾸어서 다른 제어품과 연결할 수 있도록 한 코드변환회로를 제공하는데 있다.

상기 본 고안의 목적을 해결하기 위한 코드변환회로는 에프에스케이데이타신호를 클럭신호에 따라 시프트하는 시프트레지스터와, 에프에스케이 데이타를 샘플링 하기 위해 에프에스케이신호의 소정배수의 클럭신호를 상기 시프트레지스터에 출력하는 클럭발생부와, 상기 시프트레지스터의 출력신호를 조합하여 소정의 로직신호를 출력하는 로직변환부와, 상기 로직변환부의 출력데이타를 정확히 판단하기 위해 상기 클럭발생부의 클럭신호를 에프에스케이신호의 소정배수의 클럭신호로 변환하는 클럭변환부와, 상기 로직변환부의 출력을 상기 클럭변환부의 출력파형에 동기 시키어 출력하는 래치부와, 상기 래치부의 출력을 상기 클럭발생부의 클럭신호에 따라 멘체스터신호로 출력하는 파형형성부로 구성한 것을 특징으로 한다.

이하, 본 고안의 작용 및 효과에 관하여 일실시예를 도시한 제1도 내지 제4도를 참조하여 상세히 설명하면 다음과 같다.

제1도는 본 고안의 일실시예시도로서, 이에 도시한 바와같이 입력된 에프에스케이 데이타신호를 클럭신호에 따라 시프트하는 4비트시프트레지스터(100)와, 입력된 에프에스케이 데이타를 샘플링 하기 위해 통신속도의 4배에 해당하는 클럭신호를 상기 4비트시프트레지스터(100)에 출력하는 클럭발생부(101)와, 상기 4비트시프트레지스터(100)의 출력신호를 조합하여 소정의 로직신호를 출력하는 로직변환부(102)와,상기 로직변환부(102)의 출력데이타를 정확히 판단하기 위해 상기 클럭발생부(101)의 클럭신호를 통신속도의 2배의 클럭신호로 변환하는 클럭변환부(103)와, 상기 로직변환부(102)의 출력을 상기 클럭변환부(103)의 출력파형에 동기 시키어 출력하는 래치부(104)와, 상기 래치부(104)의 출력을 상기 클럭발생부(101)의 클럭신호에 따라 멘체스터신호(Msig)로 출력하는 파형형성부(105)로 구성한다.

이와같이 구성한 본 고안의 일실시예시도의 작용에 관하여 설명하면 다음과 같다.

먼저, 에프에스케이신호(FSK)는 제2도의 (a)에 도시한 바와 같이 데이타가 '0'인 경우는 10MHZ로, 데이타가 '1'인 경우에는 5MHZ 등으로 주파수 형태로 전송한다.

반면에, 멘체스터신호(Msig)는 제2도의 (b)에 도시한 바와 같이 데이타를 '하이(1)','로우(2)'인 로직형태로 전송한에프에스케이다.

따라서, 에프에스케이신호(FSK)를 멘체스터신호(Msig)로 변환하기 위해서는 먼저, 에프에스케이신호(FSK)를 중간단계 파형인 제2도의 (c)에 도시한 바와같은 파형으로 변환한 다음, 멘체스터 파형으로 변환한다.

상기 중간단계 파형으로 변환하는 이유는 입력되는 에프에스케이신호가 2싸이클 정도가 되어야만 '1' 또는 '0' 가를 판단할 수 있기 때문이다.

상기 제2도에서 'low'는 데이타가 '1' 또는 '0'인 에프에스케이신호의 1/2주기동안 OV에서 5V 로 변하는 것이고, 'high'는 1/2주기동안 5V에서 OV 로 변하는 것을 말한다.

좀더 자세히 설명하면, 제3도의 (a)에 도시한 바와같은 에프에스케이신호(FSK)가 입력되면, 클럭발생부(101)에서 에프에스케이신호( FSK) 속도의 4배에 해당하는 제3도의 (b)에 도시한 바와같은 클럭신호를 4비트시프트레지스터(100)에 출력한다.

이에따라 4비트시프트레지스터(100)는 처음 4클럭의 상승에지까지 에프에스케이신호를 차례대로 입력받는다. 그러면 상기 4비트시프트레지스터(100)의 출력단자( outO-out3)의 상태는 5V,0V,5V,0V가 된다.

상기 4비트시프트레지스터(100)의 출력을 입력받은 로직변환부(102)는 제4도에 도시한 바와같은 논리조합 진리표에 의해 5V 즉, '하이'신호를 출력하고 이는 래치부(104)에 인가되는데, 연속적인 로직변환부(102)의 출력파형은 제3도의 (c)에 도시한 바와같다.

한편, 클럭변환부(103)는 상기 클럭발생부(101)의 출력파형을 제3도의 (c)에 도시한 바와같이 에프에스케이신호의 2배에 해당하는 클럭신호로 변환하여 상기 래치부(104)에 인가한다. 따라서, 상기 래치부(104)에 래치된 신호는 상기 클럭전환부의 다음 상승에지까지는 변하지 않게 되는데, 그 출력파형은 제3도의 (e)에 도시한 바와같다.

상기 래치부(104)의 출력신호를 입력받은 파형형성부(105)는 이를 제3도의 (f)에 도시한 바와같이 파형으로 만들어 맨체스터신호( Msig)로 출력한다.

이상에서 상세히 설명한 바와같이 본 고안은 멘체스터신호 수신기에서 에프에스케이신호 송신기로부터의 데이타신호를 수신할 수 있어, 에프에스케이 코드화된 제품이 있을 경우 이를 멘체스터코드로 바꾸어서 다른 멘체스터신호제품과 연결하여 사용할 수 있는 효과가 있다.

Claims (1)

1. 입력된 에프에스케이 데이타신호를 클럭신호에 따라 시프트하는 시프트레지스터와, 입력된 에프에스케이 데이타를 샘프링 하기 위해 에프에스케이신호보다 소정배수 만큼 빠른 클럭신호를 상기 시프트레지스터에 출력하는 클럭발생부와, 상기 시프트레지스터의 출력신호를 조합하여 소정의 로직신호를 출력하는 로직변환부와, 상기 로직변환부의 출력데이타를 정확히 판단하기 위해 상기 클럭발생부의 클럭신호를 에프에스케이신호의 소정배수 만큼 빠른 클럭신호로 변환하는 클럭변환부와, 상기 로직변환부의 출력을 상기 클럭변환부의 출력파형에 동기 시키어 출력하는 래치부와, 상기 래치부의 출력을 상기 클럭발생부의 클럭신호에 따라 멘체스터신호로 출력하는 파형형성부로 구성한 것을 특징으로 하는 코드변환회로.