KR100605827B1

KR100605827B1 - 인코더 및 디코더

Info

Publication number: KR100605827B1
Application number: KR1019997006491A
Authority: KR
Inventors: 좁스죄백카앤더스; 엘러비피터; 모크타리메흐란
Original assignee: 텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date: 1997-01-17
Filing date: 1998-01-15
Publication date: 2006-07-31
Also published as: EP0953245A1; SE517770C2; US6232895B1; WO1998032266A1; US6642864B1; CA2278534A1; TW340278B; SE9700125L; CN1154309C; AU5685898A; JP2001508972A; HK1026990A1; CN1250565A; JP3963483B2; KR20000070263A; CA2278534C; SE9700125D0

Abstract

본 발명은 블록 코드를 사용하여 직렬 데이터를 부호화하고 복호화하는 것에 관한 것이다. N 비트 그룹에 속한 직렬 비트 스트림, 소위 워드(O)를 2N 비트 그룹에 속한 직렬 출력 데이터, 소위 코드 워드(KO)로 부호화하는 것은 코드 워드(KO)의 2N 비트 중 N 비트가 변경되지 않거나 반전된 N 비트 입력 데이터를 포함하는 방법으로 논리 회로에 의해 실행되고, 코드 워드(KO)의 나머지 비트는 통계적으로 볼 때, 코드 워드(KO)가 1과 거의 동일한 수의 0을 포함하도록 결정되는 것이 바람직하며, 각각의 코드 워드(KO)가 각 워드(O)에 대해 고유하고, 코드 워드(KO) 중 적어도 하나는 심지어 비트 스트림 시프트 처리에서 고유하다. 또한, 복호화는 유사한 논리 회로의 부호화, 및 소정의 방법으로 착신 코드 워드와 논리 회로에서 부호화된 코드 워드의 비교를 포함한다.

부호화, 디코딩, 코드 워드, 2진 카운터, 논리 회로.

Description

인코더 및 디코더{ENCODER AND DECODER}

본 발명은 블록 코드를 사용하여 직렬 데이터를 부호화하는 장치 및 방법, 제각기 부호화 데이터의 직병렬 변환 및 복호화하는 장치 및 방법과, 적어도 하나의 송신기 측에서 상기 부호화 기능 및, 적어도 하나의 수신기 측에서 상기 복호화 기능을 이용하는 전송 시스템, 특히 다채널 광섬유 시스템에 관한 것이다.

블록 코드를 사용하는 직렬 데이터 비트 스트림의 부호화, 특히 채널 부호화는 데이터 비트 스트림을 다수의 워드 또는 다수의 블록으로 분할함으로써 실행될 수 있으며, 여기서 각 블록에는, 블록내의 데이터 비트에만 의존하는 다수의 체크 비트가 부가된다.

부호화는, 종종, 인코더의 입력에서 직병렬 변환에 의해 실행되고 나서, 논리 연산, 즉 체크 비트를 부가하는 실제 부호화 처리가 실행된다. 최종적으로, 병직렬 변환은 인코더 출력에서 실행된다. 입력에서 직렬 비트 스트림의 판독 입력(read-in)을 트리거하기 위해 클록 펄스가 사용되고, 즉 클록 펄스의 각 정의(positive) 에지 또는 부의(negative) 에지에서 판독 입력이 발생한다.

그러나, 고 전송 속도, 예컨대 Gbit/s 범위의 광학적 고속 시스템에서 블록 부호화를 실행하는 것은 곤란하다. 특히, 간단한 부호화의 논리 연산, 및 고 속도를 가능하게 하는 동기 논리 연산을 실행하는 것은 곤란하다. 또한, 직병렬 변환 및 병직렬 변환은 제각기 제한 요소를 구성할 수 있다. 더욱이, 전송 시스템에 포함된 증폭기에 관해서는 하측 및 상측 차단 주파수에 대해 필요성이 높지 않은 부호화 처리가 요구된다.

그 중에서도, 이것은, 특히 고속의 광전송의 경우에 직류의 안정성을 유지하는 부호화, 즉 0과 거의 동일한 수의 1을 포함하는 부호화, 및 동일 종류, 예컨대 1 또는 0의 연속 심벌의 최대 수가 낮은 부호화를 요구한다.

본 발명의 목적은 이 때문에 블록 코드를 사용하여 고 전송 속도, 특히 Gbit/s 범위에서 부호화 및 복호화하는 장치 및 방법을 제공하는 것이다.

이것은, 직병렬 변환기, 논리 회로 및 병직렬 변환기를 포함하는 인코더의 도움으로 N 비트 그룹에 속한 직렬 비트 스트림의 입력 데이터를 2N 비트 그룹에 속한 직렬 부호화 데이터로 부호화함으로써 달성된다. 복호화는, 직병렬 변환기, 논리 회로, 비교기 및 병직렬 변환기를 포함하는 디코더에 의해 실시된다.

인코더의 논리 회로는, 2N 비트 중 N 비트의 부호화 데이터가 변경되지 않거나 반전된 N 비트 입력 데이터로 이루어지도록 구성되며, 여기서 잔여 비트는, 통계적으로 볼 때, 부호화 데이터의 그룹이 1과 거의 동일한 수의 0을 포함하도록 결정되며, 부호화 데이터의 각 그룹은 부호화되지 않은 데이터의 각 그룹에 대해 고유한(unique) 것이고, 부호화된 데이터의 그룹 중 적어도 하나의 그룹은 비트 스트림의 시프트 처리에 고유한 것이다.

디코더는 부호화 워드가 판독 입력되어, 직병렬 변환되도록 구성된다. 상기 N 비트의 부호화되지 않은 데이터는 분리되어, 한 번 더 부호화된다. 이것은, 상술한 인코더의 논리 회로와 동일한 디코더의 논리 회로에 의해 실시된다. 디코더의 논리 회로에서 부호화된 다수의 코드 워드는 디코더에 착신하는 다수의 코드 워드와 비교된다. 이 비교가 미리 정해진 결과를 나타낼 때, N 비트로부터 분리된 비부호화 데이터는 병직렬 변환된다.

본 발명의 다른 목적은, 복호화할 시에 부호화 데이터의 간단한 비동기 판독 입력 및 직병렬 변환을 제공하는 것이다.

본 발명의 제 3 목적은, 복호화할 시에, 직병렬 변환 처리가 부호화할 시에 사용되는 것과 동일한 주파수의 클록 펄스 또는 클록 신호를 사용할 수 있도록 하는 것이다.

바람직하게는, 클로킹(clocking)을 위해 클록 신호의 정의 에지 및 부의 에지의 양방을 이용하는 직병렬 변환기가 사용되며, 이의 주파수는 부호화 직렬 비트 스트림의 비트 속도 값의 1/2이다. 또한, 직병렬 변환기는, 편리하게도, 직렬 비트 스트림에서의 모든 비트를 판독하고, 판독 입력된 각 비트에 대해 최종 판독 입력된 2N 비트의 완전한 디멀티플렉싱을 실행하도록 구성된다.
이와 같은 직병렬 변환기는, 예컨대, 제 1 시프트 레지스터, 및 이와 병렬로 구성된 제 2 시프트 레지스터를 이용하여 실시될 수 있으며, 각 레지스터는 2N 개의 래치 및 2N 개의 선택기를 포함한다. 제 1 시프트 레지스터에서의 다수의 래치는, 처음부터, 하나씩 걸려 저 레벨의 클록 신호에서 클로킹되고, 하나씩 걸려 고 레벨의 클록 신호에서 클로킹되도록 구성된다. 제 2 시프트 레지스터에서의 다수의 래치는, 두번째부터, 하나씩 걸려 저 레벨의 클록 신호에서 클로킹되고, 하나씩 걸려 고 레벨의 클록 신호에서 클로킹되도록 구성된다. 선택기는 클록 신호의 각 에지 후에 클로킹되지 않는 이들 래치로부터 데이터를 선택하도록 구성되는 것이 발함직하다.

본 발명의 하나의 이점은, 고속의 전송 속도 및 초고속의 전송 속도에서도 간단하고 신뢰성 있는 부호화 및 복호화를 제공하는 것이다.

본 발명의 다른 이점은, 완전한 디멀티플렉싱이 디코더로 판독 입력된 각 비트에 대해 실행된다는 것이다. 이것은, 부호화 데이터의 판독 입력을 간단하게 하여, 어떠한 사전 동기의 필요성없이 달성된다.

본 발명의 또 다른 이점은, 디코더가 클록 신호의 양(both) 에지를 사용할 수 있어, 결과적으로 인코더 및 디코더의 양자 모두가 상호 동일한 주파수의 클록 신호에 의해 실시될 수 있다는 것이다.

본 발명의 또 다른 이점은, 직류 안정성이 유지되고, 연속 심벌, 즉 1 또는 0의 최대 수가 제한되기 때문에, 시스템에서 증폭기의 하측 차단 주파수에 대한 요구가 경감된다는 것이다.
본 발명은 첨부 도면을 참조하여 더 상세히 설명될 것이며, 이 도면은 본 발명을 설명하기 위해 의도되어, 이의 범위를 한정하는 것으로 해석되지 않는다.

도 1은 본 발명에 따른 블록 코드를 사용하여 직렬 데이터를 부호화하는 인코더를 도시한다.

도 2는 도 1에 도시된 인코더에 의해 부호화된 직렬 데이터를 복호화하는 디코더를 도시한다.

도 3은 본 발명에 따른 직병렬 변환기를 도시한다.

도 4는 직병렬 변환기에 관한 기능 테이블이다.

도 5는 직병렬 변환기의 제 2 실시예를 도시한다.

도 6은 직병렬 변환기의 제 2 실시예에 관한 기능 테이블이다.

도 7은 인코더의 제 1 실시예에 대한 코드 테이블이다.

도 8은 인코더에 대한 논리 기능을 도시한다.

도 9는 인코더의 제 2 실시예에 대한 코드 테이블이다.

도 10은 인코더의 제 2 실시예에 대한 논리 기능를 도시한다.

도 11은 클록 신호가 전송 채널로 전송되는 본 발명에 따른 동기 전송 시스템을 도시한다.

도 12는 클록 신호가 수신기 측에서 1 이상의 데이터 채널로부터 재생되는 본 발명에 따른 비동기 전송 시스템을 도시한다.

도 1은 본 발명의 인코더(K)를 도시한다. 인코더는 직병렬 변환기(SP01), 논리 회로 및 병직렬 변환기(PS01)를 포함한다. 클록(C1k)으로부터의 클록 신호는 동기 목적을 위해 요구된다.

직병렬 변환기(SP01)는, N 비트의 그룹, 소위 다수의 워드(0)에서의 착신 데이터를, 예컨대 클록(C1k)으로부터 도달하는 클록 신호의 각 정의 에지 또는 부의 에지에서 판독하는 시프트 레지스터에 기초할 수 있으며, 이것에 의해 직병렬 변환이 행해진다. 클록 신호는 구형파 또는 사인파의 형상을 가질 수 있다. 그 다음, 부호화될 각 워드(0)는, 클록 신호의 제 N 주기마다 시프트 레지스터의 제 2 스테이지로 이동된다. 이 샘플링 신호는, 예컨대 분주기 형태의 2진 카운터에 의해 제 N 주기마다 발생된다. 또한, 반전값은 직병렬 변환기(SP01)의 출력에서 획득할 수 있다.

논리 회로는 워드에서 샘플링된 데이터의 N 비트를 판독하여, 체크 비트라 칭하는 N 비트의 보수부를 작성한다. 비부호화 워드의 비트와 함께, 2N 비트 코드, 소위 코드 워드(K0)가 작성된다. 논리 회로는, 예컨대 NOR-NOR 또는 AND-OR과 같이, 기능적으로 완전한 2 레벨 게이트 구조를 포함하는 것이 바람직할 것이다.

코드의 특성은, 이하에서 설명되는 하드웨어와 함께 설명될 것이다. 그 다음, 코드는 광섬유 통신에 바람직하게 적응하도록 특징지워질 수 있다.

코드 특성:

1. 부호화 데이터는, 비부호화 데이터의 2배의 비트를 포함할 수 있다. 이것은, 부호화 측에서 사용된 클록 대역폭과 동일한 클록 대역폭이 복호화 측에서 사용되도록 하기 위한 것이다. 이하의 두 예에서, 4 비트의 데이터를 포함하는 워드(0)는 8 비트를 포함하는 코드 워드(KO)로 부호화된다.

2. 코드 워드(K0)에서 절반의 비트는, 워드(0)에 포함된 비트를 포함하는 것이 바람직하다. 선택적으로, 특히, 반전 데이터가 직병렬 변환기의 출력에서 획득될 경우, 코드 워드(K0)에서 절반의 비트는 이들 반전 데이터를 포함할 수 있다. 이들 비트는, 본질적으로, 코드 워드(K0)의 최초의 절반에 설정될 수 있다. 이것은, 멀티플렉싱이 개시할 수 있기 전에 데이터를 정렬하기 위해, 버퍼, 예컨대 파이프 라인 스테이지(pipe-lining stage)를 필요로 하지 않을 시에, 병직렬 변환기(PS01)를 훨씬 더 간단하게 할 수 있기 때문이다.

3. 작성된 코드는, 바람직하게는, 소위 직류 안정성을 특징으로 하며, 즉 코드는 1과 동일한 수의 0을 포함해야 한다. 이 필요 조건은, 직류 안정성이 시스템에 포함된 증폭기의 낮은 하측 차단 주파수 또는 다이나믹 특성을 필요로 하기 때문이다. 직류 안정성은, 바람직하게는, 통계적이거나 또는 엄밀해질 것이다. 개별적인 코드 워드가 상이한 수의 0 및 1을 포함할지라도, 통계적인 직류 안정성은, 코드 워드가 0과 동일한 수의 1을 평균적으로 포함해야 하는 것을 의미한다. 엄밀한 직류 안정성은, 각각의 개별적인 코드 워드가 0과 동일한 수의 1을 포함해야 하는 것을 의미한다. 또한, 작성된 코드는, 디코더에서 충분히 높은 하측 차단 주파수를 보증하기 위해 상호 동일한 종류 즉 1 또는 0의 예측 가능한 최대 수의 연속 심벌을 포함해야 할 것이다.

4. 각각의 코드 워드는, 물론, 각 워드에 고유한 것이어야 한다.

5. 최고로 가능한 범위까지 복호화 메커니즘을 간략화하기 위해, 착신 비트 스트림에서만 동기가 실시될 수 있는 것이 필요하다. 따라서, 자기 동기 코드(self-synchronising code)를 사용할 필요가 있으며, 즉 발생된 코드는, 복호화 전에 데이터 시프트 절차가 발생할 지라도 그 자신의 특성을 포함해야 한다. 원칙적으로, 예컨대, 하나의 단일 코드 워드가 데이터 비트 스트림에서 시프트 처리에 고유한 것이거나, 또는 오로지 1 및 오로지 0을 포함하는 다수의 워드에 대한 코드 워드가 고유한 것이도록 하는데 충분하다. 더욱 엄밀한 필요 조건은, 모든 코드 워드가 비트 스트림 시프트 처리에 고유한 것일 필요가 있다. 디코더에서 동기를 픽업(pick up)하는 논리가 더욱 간단해진다.

필요하지는 않지만, 하드웨어 실시를 간단하게 할 수 있는 다른 코드 특성은, 코드 워드(K0)에서 2N 비트 중 적어도 하나의 비트가 워드(O)에서 N 비트 중 하나의 비트의 반전된 값으로 구성된다는 것이다. 반전된 비트로 구성되는 코드 워드(KO)에서의 비트의 수, 즉 입력 데이터는, 바람직하게는, 다른 조건을 고려하여 최대화된다. 반전된 값이 직병렬 변환기(SP01)의 출력으로서 직접 획득할 수 있을 시에 논리 회로는 더욱 간단하게 될 수 있다.

병직렬 변환기(PS01)는 선택기 트리(tree)에 의해 실시될 수 있다. 부호화 데이터의 제 1 비트가 비부호화 비트와 동일하다는 사실은, 즉 이들 비트가 어떠한 형식의 논리 절차의 대상이 아니라는 사실은, 멀티플렉싱 절차가 샘플링 바로 후에 실행하도록 하는 반면, 코드의 다른 절반은 논리 회로를 통해 처리된다. 이것은 코드의 추가적인 저장을 불필요하게 한다.

log₂ N비트의 2진 카운터를 포함하는 2진 카운터는, 직병렬 변환기(SP01) 및 병직렬 변환기(PSO1)로의 클록 신호를 발생시키는데 필요하다. 이 카운터는 시퀀스 "2로 분할(divide-by-two)" 구조를 사용하여 실시된다.

지연 블록(D)은, 데이터 및 클록 간의 동기 및 정렬에 사용되는 시간 지연을 발생시킨다. 시간 지연은 주파수, 기술 및 논리 회로의 설계에 의존한다. 지연 블록(D)은 어떤 상황에서는 불필요하다. 본 발명의 부호화 방법은 매우 간단한 실시 및 신뢰성 있는 전송을 제공한다.

디코더

도 2는 본 발명의 디코더(AK)를 도시한다. 이 디코더는, 특히, 인코더(K) 및 디코더(AK) 간의 전송 채널에서 잡음이 부가되는 인코더로부터 코드 워드(K0)를 포함하는 코드 워드(KO')를 복호하도록 의도된다. 이 디코더는, 직병렬 변환기(SP02), 논리 회로, 비교기 및 병직렬 변환기(PS02)를 포함한다. 클록(C1k)으로부터의 클록 신호는 동기를 위해 사용된다.

직병렬 변환기(SP02)는, 인코더(K)에서 직병렬 변환기(SP01)의 속도의 2배로 코드 워드를 판독 입력할 필요가 있다. 이것은, 통상의 직병렬 변환기 및 이중 주파수 클록에 의해 달성될 수 있지만, 결과적으로 인코더의 전자 부품의 특성 및, 인코더를 실시하기 위한 기술에서 불필요한 제한이 발생된다. 더욱이, 착신 비트 스트림을 조사하여, 상기 비트 스트림을 정확히 동기시킬 필요도 있다. 본 발명의 직병렬 변환기(SP02)는 이하에서 별도의 부문에서 설명된다.

논리 회로는 인코더(K)를 참조하여 설명된 논리 회로와 동일하다. 입력 데이터는, 인코더의 입력에서 원래 N 비부호화 데이터 비트(0)로부터 발생되는 2N 부호화 데이터 비트(KO')의 절반(0')과 동일하다.

출력 데이터(K0")는, 비교기에서 직병렬 변환기(SP02)로부터의 샘플 데이터(KO')와 비트마다 비교된다. 이 비교는 특히 체크 비트와 관련하여 행해진다.

비트마다의 비교가 소정의 결과를 제공하면, 예컨대 이 비트가 일치하면, 비부호화 또는 복호화 데이터 워드(0')는 병직렬 변환기 (PS02)에서 샘플링되어, 직렬 비트 스트림으로 다시 변환된다.

인코더의 직-병렬 변환기

본 발명에 따르면, 직병렬 변환기(SP02)는, 직병렬 변환기(SP02)에 접속된 클록 주파수보다 2배 큰 비트 속도로 직렬 비트 스트림에서 비트를 디멀티플렉싱한다. 코드 워드가 2ν의 비트 속도를 갖는 것으로 추정한다. 그 후, 주파수(ν), 즉 원래 비부호화 비트 스트림의 주파수와 동일한 주파수를 갖는 클록에 의해 클로킹이 가능하다. 이러한 해결책은 정의 클록 신호 에지 및 부의 클록 신호 에지의 양방을 사용하여 발견된다. 또한, 직병렬 변환기(SP02)는, 직렬 비트 스트림에서 모든 비트를 판독하여, 판독 입력되는 각 비트에 대해 최후 판독 입력된 2N 비트의 완전한 디멀티플렉싱을 실행하도록 구성된다. 이것에 의해 동기는 보다 간단하게 될 수 있다.

직병렬 변환기(SP02)는 특히 아래에 설명된 방법으로 실시될 수 있다.

본 발명에 따라 도 3에는, 4 비트의 코드 워드(KO')용으로 의도된 직병렬 변환기(SP02)가 도시된다. 변환기(SP02)는, 제 1 시프트 레지스터(SR1) 및 제 2 시프트 레지스터(SR2)를 포함하며, 양자 모두의 길이가 4이고, 4개의 선택기(S1, S2, S3, S4)를 갖는다. 제 1 시프트 레지스터(SR1)는 4개의 래치(L11, L22, L31, L42)를 포함하고, 제 2 시프트 레지스터(SR2)는 4개의 래치(L12, L21, L32, L41)를 포함한다.

래치(Lx1, x=1, 2, 3, 4)는 낮은 클록 신호 레벨에서 클로킹되도록 구성된다. 따라서, 래치(Lx2, x=1, 2, 3, 4)는 높은 클록 신호 레벨에서 클로킹되도록 구성된다.

따라서, 직병렬 변환기(SP02)의 각 세그먼트는 2개의 래치를 포함하며, 이 중 제 1 래치(Lx1)는 낮은 클록 레벨에서 클로킹되어, 결과적으로 투과 모드에 있게 된다. 제 2 래치(Lx2)는 블록 모드(blocked mode)에 있게 된다. 투과 모드에 있는 래치는 불안정하고, 블록 래치는 안정하다. 블록 래치는 래치 입력상의 데이터 변화에 민감하지 않다.

선택기(S1, S2, S3, S4)는 레벨 트리거되어, 높은 클록 신호 레벨에서는 래치(Lx1)로부터 데이터를 선택하고, 낮은 클록 신호 레벨에서는 래치(Lx2)로부터 데이터를 선택하도록 구성된다.

선택기 입력은 A 및 B로 표시된다. A 입력은 래치(Lx1)의 출력에 접속되고, B 입력은 래치(Lx2)의 출력에 접속된다. 클록 신호는 정확히 안정한 선택기 입력을 선택하기 위해 사용되며, 이것에 의해 클록 신호의 에지 사이에서 안정한 데이터를 획득한다. 이론적으로, 직병렬 변환기(SP02)의 기능을 유지하는 동안에, 불안정한 선택기 입력을 선택하는 것도 가능하다.

도 3에서는, N=2이지만, 직병렬 변환기(SP02)는 N에 용이하게 스케일(scale)될 수 있다. 임의의 N의 경우에, 직병렬 변환기(SP02)는 4N 래치 및 2N 선택기를 포함한다.

이제 도 4를 참조로 직병렬 변환기(SP02)의 동작 방법이 더 상세히 설명될 것이다.

4 비트(KO')의 그룹에서의 부호화 데이터의 직렬 비트 스트림은 직병렬 변환기(SP02)의 입력에 도달한다. 값(a1, a2, a3, a4)은 주어진 시점에서 출력(u41, u31, u21, u11)에 존재한다.

정의 클록 신호 에지가 발생하며, 즉 클록 신호는 로우(low) 상태에서 하이(high) 상태로 통과한다. 따라서, 래치(Lx1, x=4, 3, 2 및 1)는 블로킹되어, 이들 데이터를 출력에 유지한다. 하나의 비트 데이터는 래치(L12)에 의해 판독 입력되며, 이것에 의해 모든 래치(Lx2, x=4, 3, 2 및 1)는 1 단계씩 값을 시프트하거나 오른쪽으로 증가시킴으로써, 값(a2, a3, a4, a5)이 출력(u42, u32, u22, u12) 상에 획득된다. 이들 래치는 소위 투과 상태에 있다. 선택기(S4, S3, S2, S1)는, 클록 신호가 하이 상태에 있을 때에, 각각의 출력(u41, u31, u21, u11) 상에, 입력(A)에서 발견되는 값, 즉 출력(U4, U3, U2, U1) 상에 존재하는 값을 갖는다. 따라서, 값(a1, a2, a3 및 a4)은 출력(U4, U3, U2, U1)에서 획득된다.

그 후, 부의 플랭크(flank)가 나타나, 클록 신호는 하이 상태에서 로우 상태로 통과한다. 이 때 다음이 적용된다: 래치(Lx1)가 투과되고, 값(a3, a4, a5, a6)이 출력(u41, u31, u21, u11)에서 획득된다. 래치(Lx2)는 블로킹되고, 값(a2, a3, a4, a5)은 출력(u42, u32, u22 및 u12) 상에 유지된다. 선택기(S4, S3, S2, S1)는, 이들 출력(U4, U3, U2, U1) 상에서, 입력(B)에 존재한 값, 즉 u42, u32, u22, u12로부터의 값을 갖는다. 따라서, 값(a2, a3, a4, a5)은 출력(U4, U3, U2, U1)에서 획득된다.

이해될 수 있는 바와 같이, 값(a3, a4, a5 및 a6)은, 다음 클록 신호의 에지 후에 출력(U4, U3, U2, U1)에서 획득되고, 값(a4, a5, a6 및 a7)은 다음 클록 신호의 에지에서 획득된다. 따라서, 판독 입력된 최후의 4 비트의 완전한 디멀티플렉싱은 클록 신호의 각각의 정의 에지 및 음의 에지 후에 획득된다. 원칙적으로, 선택기(S4, S3, S2, S1)는 래치의 불안정한 출력을 선택할 수 있다. 그러나, 이것은, 특히, 출력에서 일시적인(transient) 위험을 초래하여, 이 방법을 불확실하게 한다.

도 5는, 또한 4 비트를 포함하는 코드 워드(KO')의 직병렬 변환을 위해 의도되는 직병렬 변환기(SP0102)의 다른 실시예를 도시한다. 이 변환기는, 2개의 MS 플립-플롭(MS11, MS21)을 포함하는 제 1 시프트 레지스터, 2개의 MS 플립-플롭(MS12, MS22)을 포함하는 제 2 시프트 레지스터, 및 4개의 선택기(S101, S103, S102, S104)를 포함한다.

이 실시예에서, 다수의 MS 플립-플롭 또는 진실로 에지-트리거되는 적어도 다수의 플립-플롭, 즉 에지 후에 도달하는 입력 데이터의 변화에 민감하지 않은 플립-플롭을 사용할 필요가 있다.

시프트 레지스터(SR101, SR102)는 병렬로 배열된다. 제 1 시프트 레지스터(SR101)에서는 MS 플립-플롭(MS11, MS21)이 클록 신호의 정의 에지에서 클로킹되고, 제 2 시프트 레지스터(SR102)에서는 MS 플립-플롭(MS12, MS22)이 클록 신호의 부의 에지에서 클로킹되도록 구성된다.

선택기 입력은 A 및 B로 표시된다. A 입력은, 순차적으로, MS 플립-플롭(MS11, MS12, MS21, MS22)의 출력(v11, v12, v21, v22)에 접속된다. B 입력은, 순차적으로, MS 플립-플롭(MS12, MS11, MS22, MS21)의 출력(v12, v11, v22, v21)에 접속된다. 선택기(S101, S102, S103, S104)는, 클록 신호가 하이일 시에는 A 입력으로부터 데이터를 선택하고, 클록 신호가 로우일 시에는 B 입력으로부터 데이터를 선택하도록 구성된다. 선택기(S101, S102, S103, S104)의 출력은 V1, V2, V3, V4로 표시된다.

도 6은 직병렬 변환기(SP0102)의 실시예에 대한 기능 테이블이다.

제안된 코드 실시는, 클록 신호의 양 에지를 사용하며, 이것에 의해 2배의 클록 주파수의 필요성을 없앤다. 본 발명에 따르면, 직병렬 변환기는 임의의 N으로 사용하기 위해 스케일될 수 있다.

부호화된 신호에서 비트 스트림의 주파수를 2배로 하고, 연속 심벌, 즉 1 또는 0의 수를 제한하고 최소화함으로써, 사용된 증폭기의 하측 차단 주파수에 대한 요구가 경감된다. 이것은 이들 증폭기의 구조를 매우 용이하게 한다.

최후의 판독 입력된 2N 비트의 완전한 디멀티플렉싱이 판독 입력된 각 비트에 대해 실행되기 때문에, 데이터의 판독과 관련하여 복잡한 동기 논리는 회피된다.

코드 테이블 및 논리 기능의 예

본 발명에 따른 코드 테이블 및 논리 기능의 가능한 구성에 대한 2개의 예는 도 7 내지 도 10을 참조하여 이하에 설명될 것이다.

다음의 코드 필요 조건은 양 예에 적용 가능하다.

ㆍ코드 길이는 4, 즉 N=4이고, 코드 워드 길이는 8, 즉 2N=8일 수 있다.

ㆍ코드 워드(KO)에서 8 비트 중 4 비트는 4 비트의 입력 데이터로 구성되고, 이들 비트는 본질적으로 코드 워드(KO)의 선두에서 발견된다.

ㆍ상이한 16 워드의 가능성을 나타내는 16 코드 워드(KO)는 물론 상이할 수 있다.

ㆍ코드 워드(KO)에서 8 비트 중 적어도 1 비트는 4 비트의 입력 데이터 중 하나의 반전된 값을 포함한다.

제 1 예에서는, 다음의 요구가 코드에 설정된다.

ㆍ코드는 엄밀히 직류 안전성일 필요가 있다.

ㆍ비트 스트림 시프트 처리에서 0000 및 1111의 코드 워드만이 고유한 것일 필요가 있다.

작성된 코드 테이블은 도 7에 도시되고, 논리 회로에 필요한 대응하는 기능은 도 8에 도시된다. 도시된 바와 같이, 4 비부호화 비트는 위치(1, 2, 3 및 5)에 존재한다. 이것은, 본질적으로, 코드 순서(KO)의 선두에 배치되기 때문에 허용된다. 모든 비부호화 비트가 최초에 도래하고, 엄밀한 직류 안정성이 확립되며, 테이블에서의 모든 코드 워드가 비트 스트림 시프트 처리에서 고유한 것일 필요 조건은, 기능 코드로 귀결되지 않는다는 것을 나타낼 수 있다. 필요 조건은 그 자체가 상반된다.

도 3 및 도 5에 도시된 직병렬 변환기(SP02, SP0102)는, 이 변환기가 N=4에 적용하기 위해 다시 스케일될 시에, 이 예에 따라 부호화 데이터를 완전히 복호화하기 위해 사용될 수 있다는 것에 주목해야 한다.

제 2 예에서는, 다음의 코드 필요 조건이 상술한 필요 조건에 부가하여 적용된다.

ㆍ코드는 통계적으로 직류 안정성을 요구한다.

ㆍ모든 코드 워드(K0)는 비트 스트림 시프트 처리에서 고유한 것일 필요가 있다.

작성된 코드 테이블은 도 9에 도시되고, 대응하는 논리 회로의 기능은 도 10에 도시된다.

양 코드 테이블은 반전 가능하고, 즉 워드(0)가 반전되면, 코드 워드(K0)도 반전된다. 이것은 특히 광 전송 시스템에 바람직하다.

전송 시스템

상술한 인코더 및 디코더는, 전송 시스템, 특히 다중 채널 광섬유 전송 시스템에서 채널 부호화에 편리하게 사용될 수 있다. 이와 같은 2개의 시스템은 아래에 설명될 것이다.

1. 도 11에 도시된 바와 같이, 하나의 채널이 클록 신호를 전송하는 동기 전송.

2. 도 12에 도시된 바와 같이, 클록 신호가 수신기에서 1 이상의 데이터 채널로부터 재생되는 비동기 전송.

동기 전송 시스템 및 비동기 전송 시스템은 양자 모두 송신기 측(S) 및 수신기 측(M)을 포함한다.

동기의 경우에, 전송 시스템은 5개의 전송 채널을 포함하며, 이 중 4개의 채널(T)은 데이터 송신 채널이고, 하나의 채널(C1kT)은 클록 신호(C1k)를 전송하기 위해 사용된다. 각 채널은, 송신기 측(S) 및 수신기 측(M)의 양방의 증폭기(F)에 접속된다. 각 데이터 채널은, 송신기 측(S)상의 인코더(A), 및 수신기 측(M)상의 디코더(AK)에 접속된다. 이들 인코더(K) 및 디코더(AK)는 상술한 종류이다. 디코더(AK)는, 도 3에 도시되고, 상술한 바와 같이, 직병렬 변환기(SP02)를 포함하는 것이 바람직할 것이다. 전송된 클록 신호(C1k)는 디코더(AK)에 착신하는 데이터를 동기시키기 위해 사용된다.

비동기의 경우에, 전송 시스템은 4개의 채널(T)을 포함하며, 모든 채널은 데이터 송신을 위해 의도된다. 이 경우에, 각 채널은, 송신기 측(S) 및 수신기 측(M)의 양방의 증폭기(F)에도 접속된다. 또한, 이 경우에, 각 채널은 송신기 측(S)상의 인코더(K) 및 수신기 측(M)상의 디코더(AK)에 접속된다. 디코더(AK)는, 상술한 바와 같이, 직병렬 변환기(SP02)를 포함하는 것이 바람직할 것이다. 수신기 측의 1 이상의 데이터 채널로부터, 디코더(AK)에 착신하는 데이터를 동기시키기 위해 클록 신호(C1k)를 재생하는 것이 필요하다. 이것은, 클록 재생 기능(C1kÅ)에서, 예컨대 위상 고정 루프 구조에 의해 실시된다.

본 발명이 선택된 임의 수의 채널에 의해 실시될 수도 있다는 것을 이해할 수 있지만, 도 11 및 도 12는 4 채널에서의 데이터 전송용의 시스템을 도시한다. 각 채널은 송신기 측(S)의 인코더(K) 및 수신기 측의 디코더(AK)를 포함한다.

동기 전송의 경우에, 하측 차단 주파수는, 주로, 수신기 측(M)의 증폭기(F)의 성능에 의해 결정된다. 비동기 전송의 경우에는, 하측 차단 주파수는 클록 재생 기능(C1kÅ)에 의해 결정된다.

본 발명에 따른 채널 부호화에 의해, 하측 차단 주파수는 위로 이동되어, 어느 정도까지는 관련된 부호화의 구성에 의존한다. 그 다음, 데이터를 상실(loose)하지 않고, 단지 1 또는 단지 0으로만 구성되는 선택된 수의 워드를 전송하는 것이 가능해진다.

복잡한 부호화 하드웨어 및 복호화 하드웨어의 필요성은, 시스템 클록 주파수를 증가시킬 필요없이, 부호 특성을 정확히 정의함으로써 최소화될 수 있다. 또한, 비트 에러 주파수는 지능형 코드를 도입함으로써 경감될 수 있다.

본 발명은, 블록 코드를 사용하여 고 전송 속도, 특히 Gbit/s 범위의 전송 속도로 복잡하지 않고, 신뢰성 있는 부호화 및 복호화하는 장치 및 방법을 포함한다.

본 발명은 상술한 그리고 예시된 실시예에 한정되지 않고 변형은 다음 청구의 범위내에서 이루어질 수 있는 것으로 이해될 것이다.

Claims

N 비트의 그룹인 다수의 워드(O)의 입력 데이터의 직렬 비트 스트림을, 2N 비트의 그룹인 다수의 코드 워드(KO)의 직렬 출력 데이터로 부호화하는 인코더(K)로서, 직병렬 변환기(SP01), 논리 회로 및 병직렬 변환기(PSO1)를 포함하는 인코더(K)에 있어서,

상기 코드 워드(K0)의 2N 비트 중 N 비트는 변경되지 않거나 반전된 N 비트의 입력 데이터로 이루어지고,

상기 코드 워드(KO)의 2N 비트 중 잔여 비트는, 상기 코드 워드(KO)가 1과 동일한 갯수의 0을 포함하고, 각 코드 워드(K0)가 각 워드(O)에 대해 고유하며, 하나 이상의 코드 워드(KO)는 비트 스트림 시프트 처리에 관련하여서도 고유한 것이도록 구성되는 것을 특징으로 하는 인코더.
제 1 항에 있어서,

상기 인코더는 상기 코드 워드(KO)가 1과 동일한 갯수의 0을 포함하도록 구성되는 것을 특징으로 하는 인코더.
제 1 항에 있어서,

상기 인코더는 각 코드 워드(KO)가 1과 동일한 갯수의 0을 포함하도록 구성되는 것을 특징으로 하는 인코더.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 인코더는 0 및 1만을 포함하는 상기 워드(O)에 대한 코드 워드(KO)가 비트 스트림 시프트 처리에서 고유하도록 구성되는 것을 특징으로 하는 인코더.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 인코더는 모든 코드 워드(KO)가 비트 스트림 시프트 처리에서 고유하도록 구성되는 것을 특징으로 하는 인코더.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 인코더는 상기 코드 워드(KO)의 2N 비트 중 적어도 하나가 상기 N 비트의 입력 데이터 중 하나의 반전된 값을 포함하는 것을 특징으로 하는 인코더.
제 6 항에 있어서,

상기 인코더는 입력 데이터의 반전된 비트로 이루어지는 코드 워드(KO)의 비트 수가 최대화되도록 구성되는 것을 특징으로 하는 인코더.
제 6 항에 있어서,

상기 인코더는 상기 직병렬 변환기(SP01)에서 상기 코드 워드(KO)의 반전된 비트가 획득되도록 구성되는 것을 특징으로 하는 인코더.
제 8 항에 있어서,

상기 인코더는 상기 N 비트의 입력 데이터가 상기 코드 워드(KO)의 처음 절반에 배치되도록 구성되는 것을 특징으로 하는 인코더.
제 9 항에 있어서,

상기 인코더는 반전 가능한 다수의 워드(O)가 다수의 코드 워드(KO)로 부호화되도록 구성되며, 상기 코드 워드(KO)도 반전 가능한 것을 특징으로 하는 인코더.
제 10 항에 있어서,

상기 논리 회로는 2 게이트의 깊이를 갖는 것을 특징으로 하는 인코더.
제 11 항에 있어서,

상기 인코더는 상기 워드(O)가 4 비트를 포함하고, 상기 코드 워드(KO)가 8 비트를 포함하도록 구성되는 것을 특징으로 하는 인코더.
주파수(2ν)의 직렬 비트 스트림에서 다수의 비트를 디멀티플렉싱하는 직병렬 변환기(SPO2, SPO102)에 있어서,

상기 변환기는, 클로킹 주파수(ν)의 클록 신호의 정의 에지 및 부의 에지를 사용하고, 상기 직렬 비트 스트림의 모든 비트를 판독하여, 판독 입력되는 각 비트에 대해 최후에 판독 입력된 2N 비트의 완전한 디멀티플렉싱을 실행하도록 구성되는 것을 특징으로 하는 직병렬 변환기.
제 13 항에 있어서,

상기 변환기는

2N 래치(L11, L22, L31, L42)를 갖는 제 1 시프트 레지스터(SR1), 및 2N 래치(L12, L21, L32, L41)를 갖는 제 2 시프트 레지스터 (SR2), 및 2N 선택기(S1, S2, S3, S4)를 포함하는데,

상기 시프트 레지스터(SR1, SR2)는 병렬로 배치되고,

상기 제 1 시프트 레지스터(SR1)의 래치(L11, L22, L31, L42)는 낮은 클록 신호 레벨에서 택일적으로 (L11, L31)에 클로킹되고, 높은 클록 신호 레벨에서는 택일적으로 (L22, L42)에 클로킹되도록 구성되며,

상기 제 2 시프트 레지스터(SR2)의 래치(L12, L21, L32, L41)는 높은 클록 신호 레벨에서 택일적으로 (L12, L32)에 클로킹되고, 낮은 클록 신호 레벨에서는 택일적으로 (L21, L41)에 클로킹되도록 구성되며,

상기 선택기(S1, S2, S3, S4)는 각 클록 신호의 에지 후에 클로킹되지 않는 상기 래치로부터 데이터를 선택하도록 구성되는 것을 특징으로 하는 직병렬 변환기.
제 13 항에 있어서,

상기 변환기는 N개의 MS 플립-플롭(MS11, MS21)을 갖는 제 1 시프트 레지스터(SR101), 및 N개의 MS 플립-플롭(MS12, MS22)을 갖는 제 2 시프트 레지스터 (SR102), 및 2N개의 선택기(S101, S102, S103, S104)를 포함하는데,

상기 시프트 레지스터(SR101, SR102)는 병렬로 배치되고,

상기 제 1 시프트 레지스터(SR101)의 MS 플립-플롭(MS11, MS21)은 클록 신호의 정의 에지에서 클로킹되도록 구성되며,

상기 제 2 시프트 레지스터(SR102)의 MS 플립-플롭(MS12, MS22)은 클록 신호의 부의 에지에서 클로킹되도록 구성되고,

상기 선택기(S101, S102, S103, S104)는, 상기 클록 신호의 정의 에지 후에, 선택적인 각 선택기(S101, S103)가 상기 제 1 시프트 레지스터(SR101)로부터 데이터를 선택하고, 다른 선택적인 각 선택기(S102, S104)가 상기 제 2 시프트 레지스터(SR102)로부터 데이터를 선택하도록 구성되며, 역 조건은 클록 신호의 부의 에지 후에 적용하는 것을 특징으로 하는 직병렬 변환기.
2N 비트의 코드 워드의 그룹에 배열된 입력 데이터의 직렬 부호화 비트 스트림을 N 비트의 데이터 워드에 배열된 직렬 출력 데이터로 복호화하는 디코더로서, 상기 코드 워드는 제 1 항에 따른 인코더에 의해 부호화되는 관련된 코드 워드인 디코더에 있어서,

상기 코드 워드를 수신하는 직병렬 변환기로서, 상기 코드 워드는 상기 데이터 워드의 비트에 논리적으로 관련되고, 부호화 방법에 의해 작성되는 코드 워드의 비트와 조합된 상기 데이터 워드로부터 변경되지 않거나 반전된 데이터 워드의 비트를 포함하는 직병렬 변환기,

상기 데이터 워드의 비트를 수신하고, 상기 비트로부터 체크 비트를 병렬과 논리적으로 작성하는 논리 회로로서, 상기 부호화 방법을 사용하여 상기 체크 비트를 작성하도록 상기 코드 워드의 비트를 작성하는데 사용되는 논리 회로,

상기 체크 비트를 상기 코드 워드의 비트와 비교하는 비교기 및,

상기 비교기에서 비교가 미리 정해진 결과를 제공하는 경우에, 직렬 출력 데이터 워드를 형성하도록 상기 직병렬 변환기로부터 상기 데이터 워드 비트의 출력을 병직렬 변환하도록 구성되는 병직렬 변환기를 포함하는 것을 특징으로 하는 디코더.
제 16 항에 있어서,

상기 디코더는 제 13 항 내지 제 15 항 중 어느 한 항에 따른 직병렬 변환기(SP02)를 포함하는 것을 특징으로 하는 디코더.
전송 시스템에 있어서,

상기 시스템은 제 1 항에 따른 하나 이상의 인코더 및 제 16 항에 따른 하나 이상의 디코더를 포함하는 것을 특징으로 하는 전송 시스템.
제 18 항에 있어서,

상기 시스템은 제 17 항에 따른 하나 이상의 직병렬 변환기(SP02)를 포함하는 것을 특징으로 하는 전송 시스템.
제 18 항에 있어서,

상기 시스템은 클록 신호가 전송 채널에서 송신을 위해 의도되는 클록을 포함하는 것을 특징으로 하는 전송 시스템.
제 18 항에 있어서,

상기 시스템은 수신기 측의 클록 재생 기능을 포함하는 것을 특징으로 하는 전송 시스템.
2N 비트의 코드 워드의 그룹의 입력 데이터의 직렬 부호화 비트 스트림을 N 비트의 다수의 입력 테이터의 직렬 출력 데이터로 복호화하는 방법으로서, 상기 코드 워드는 상기 데이터 워드 비트와 논리적으로 관련된 코드 워드 비트와 조합된 상기 데이터 워드로부터 변경되지 않거나 반전된 데이터 워드 비트를 포함하며, 상기 코드 워드는, 제 21 항의 시스템에 의해 부호화된 후에, 통신 채널을 통해 전송되는 중에 잡음으로 노출되는 상기 복호화 방법에 있어서,

클로킹 신호를 디코더 회로에 제공하고, 주파수(ν)의 클록 신호의 정의 플랭크 및 부의 플랭크의 양방의 클로킹을 이용하는 동안에 상기 코드 워드의 모든 비트를 판독하여, 판독 입력된 각 비트에 대해 최후에 판독 입력된 2N 비트의 완전한 디멀티플렉싱을 실행함으로써 상기 코드 워드를 디멀티플렉싱하는 단계,

다수의 데이터 워드를 형성하도록 상기 코드 워드의 코드 워드 비트로부터 상기 코드 워드의 데이터 워드 비트를 분리하는 단계,

상기 데이터 워드 비트로부터 체크 비트를 논리적으로 작성하는 단계,

미리 정해진 방식으로 상기 코드 워드의 코드 워드 비트를 논리적으로 작성한 체크 비트와 비교하는 단계 및,

상기 비교가 미리 정해진 결과를 제공하는 경우에 상기 데이터 워드를 병직렬 변환하는 단계를 포함하는 것을 특징으로 하는 복호화 방법.
삭제
삭제