KR20230112144A - 반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의제조 장치, 전자 부품 및 전자 기기 - Google Patents

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KR20230112144A
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layer
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substrate
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타케시 카미카와
카츠아키 마사키
유이치로 하야시
토시히로 코바야시
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교세라 가부시키가이샤
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Abstract

반도체 기판은 베이스 기판과, 개구부 및 마스크부를 갖는 마스크층과, GaN계 반도체를 포함하는 GaN계 반도체층을 구비하고 있다. GaN계 반도체층은 마스크부 상에 위치하고 있는 제 1 부분과, 개구부 상에 위치함과 아울러, GaN계 반도체층을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도가 제 1 부분보다 작은 제 2 부분을 갖고 있다.

Description

반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의 제조 장치, 전자 부품 및 전자 기기
본 개시는 반도체 기판, 반도체 기판의 제조 방법, 전자 부품 및 전자 기기에 관한 것이고, 보다 상세하게는 질화 갈륨계 반도체 소자에 적용할 수 있는 반도체 기판 및 그 제조 방법, 및 질화 갈륨계 반도체 소자를 포함하는 전자 부품 및 전자 기기에 관한 것이다.
GaN(질화 갈륨)을 사용한 반도체 장치는, 일반적으로 Si(실리콘)로 이루어지는 반도체 장치보다 전력 변환 효율이 높다. 이것에 의해, GaN을 사용한 반도체 장치는, Si로 이루어지는 반도체 장치보다 전력 손실이 적으므로, 에너지 절약 효과가 기대된다.
종래, GaN을 사용한 반도체 장치를 제조하기 위해서, GaN계 반도체 소자를 형성하는 기술에 관한 연구가 행해지고 있다. 일반적으로, 반도체 박막 성장에 의해 기판 상에 형성된 GaN계 박막은 관통 전위 등의 결함(결정 격자에 있어서의 결함)을 많이 갖고 있다.
그러한 GaN계 박막에 있어서의 관통 전위를 저감하는 기술로서, ELO(Epitaxial Lateral Overgrowth)법 등의 선택 성장 기술이 알려져 있다(예를 들면, 특허문헌 1, 특허문헌 2, 비특허문헌 1을 참조).
구체적으로는, 비특허문헌 1에는 사파이어 기판 상에 GaN 하지층과, 개구부를 갖는 산화 실리콘(SiO2)층을 이 순서대로 형성한 하지 기판을 사용하고, ELO법에 의해 GaN계 반도체층을 형성하는 기술에 대해서 기재되어 있다.
일본국 특허공개 2013-251304호 공보 일본국 특허공개 2011-66398호 공보
A.Usui, H.Sunakawa, A.Sasaki, and A.Yamaguchi, "Thick GaN Epitaxial Growth with Low Dislocation Density by Hydride Vapor Phase Epitaxy", Japanese Journal of Applied Physics, 1997년 7월 15일, vol.36, Pt.2, No.7B, p.L899-L902
본 개시의 일형태에 있어서의 반도체 기판은 베이스 기판과, 상기 베이스 기판 상에 위치함과 아울러, 개구부 및 마스크부를 갖는 마스크층과, 상기 개구부에 노출된 상기 베이스 기판 상으로부터 상기 마스크부 상에 걸쳐서 위치하고 있는 GaN계 반도체를 포함하는 반도체층을 구비하고 있다. 상기 반도체층은 상기 마스크부 상에 위치하고 있는 제 1 부분과, 상기 개구부 상에 위치하고 있음과 아울러, 상기 반도체층을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도가 상기 제 1 부분보다 작은 제 2 부분을 갖고 있다.
또한, 본 개시의 일형태에 있어서의 반도체 기판은 베이스 기판과, 상기 베이스 기판 상에 위치함과 아울러, 개구부 및 마스크부를 갖는 마스크층과, 상기 개구부에 노출된 상기 베이스 기판 상으로부터 상기 마스크부 상에 걸쳐서 위치하고 있는 GaN계 반도체를 포함하는 반도체층을 구비하고 있다. 상기 반도체층은 상기 마스크부 상에 위치하는 제 1 부분을 포함하고, 상기 제 1 부분에 비관통 전위가 포함되고, 상기 제 1 부분의 관통 전위 밀도가 5×106/cm2 이하이다.
또한, 본 개시의 일형태에 있어서의 반도체 기판의 제조 방법은 베이스 기판과, 상기 베이스 기판보다 상층에 위치함과 아울러, 개구부 및 마스크부를 갖는 마스크층을 포함하는 템플레이트 기판을 준비하는 공정과, 상기 마스크부 상에 위치하고, GaN계 반도체를 포함하는 제 1 부분과, 상기 개구부 상에 위치하고, GaN계 반도체를 포함하는 제 2 부분을, 상기 제 2 부분을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도가, 상기 제 1 부분을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도보다 작아지도록 형성하는 공정을 포함한다.
또한, 본 개시의 일형태에 있어서의 반도체 기판의 제조 장치는, 베이스 기판과, 상기 베이스 기판보다 상층에 위치함과 아울러, 개구부 및 마스크부를 갖는 마스크층을 포함하는 템플레이트 기판 상에, 상기 마스크부 상에 위치하고, GaN계 반도체를 포함하는 제 1 부분과, 상기 개구부 상에 위치하고, GaN계 반도체를 포함하는 제 2 부분을, 상기 제 2 부분을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도가, 상기 제 1 부분을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도보다 작아지도록 형성하는 반도체층 형성부와, 상기 반도체층 형성부를 제어하는 제어부를 구비한다.
도 1a는 본 개시의 실시형태 1에 있어서의 반도체 기판이 갖는 전위를 모식적으로 나타내는 평면도이다.
도 1b는 도 1a의 IB-IB선의 화살표 방향에서 본 단면도이고, 반도체 기판이 갖는 전위를 모식적으로 나타내는 단면도이다.
도 2a는 본 개시의 실시형태 1에 있어서의 반도체 기판의 표면을 CL 측정해서 얻어진 CL상의 일례를 나타내는 사진이다.
도 2b는 도 2a의 반도체 기판의 m면 단면을 CL 측정해서 얻어진 CL상의 일례를 나타내는 사진이다.
도 3은 본 개시의 실시형태 1에 있어서의 반도체 기판에 대해서 설명하기 위한 모식도이다.
도 4는 디바이스 적층 구조를 형성한 반도체 기판에 대해서 설명하기 위한 단면도이다.
도 5는 도 4의 일부를 확대한 도면이고, 디바이스 적층 구조에 대해서 설명하기 위한 단면도이다.
도 6a는 LED를 제조하는 디바이스 프로세스의 일례에 대해서 설명하기 위한 모식도이다.
도 6b는 도 6a의 디바이스 프로세스 후의 제 1 중간 디바이스에 대하여 에칭 처리를 행한 후의 제 2 중간 디바이스의 양자를 모식적으로 나타내는 단면도이다.
도 6c는 스탬프를 사용해서 발광 소자를 마스크부로부터 박리하는 양자를 나타내는 단면도이다.
도 7은 발광 소자를 플립 칩에 의해 회로 기판 상에 실장한 구성예를 나타내는 단면도이다.
도 8은 발광 소자가 회로 기판에 실장된 마이크로 LED 디스플레이의 일부를 나타낸 모식도이다.
도 9는 GaN계 반도체층의 횡방향 성장의 일례를 나타내는 단면도이다.
도 10a는 본 개시의 실시형태 4에 있어서의 반도체 기판이 구비하는 템플레이트 기판의 단면도이다.
도 10b는 본 개시의 실시형태 4에 있어서의 반도체 기판에 대해서 GaN계 반도체층의 회합 전의 상태를 나타내는 단면도이다.
도 10c는 도 10b에 나타내는 상태 후, GaN계 반도체층이 회합해서 성장한 상태의 반도체 기판을 나타내는 단면도이다.
도 11a는 본 개시의 실시형태 4에 있어서의 반도체 기판에 대해서 GaN계 반도체층의 성막 중의 상태를 나타내는 단면도이다.
도 11b는 도 11a에 나타내는 상태 후, GaN계 반도체층의 회합 시의 상태의 반도체 기판을 나타내는 단면도이다.
도 11c는 도 11b에 나타내는 상태 후, GaN계 반도체층이 회합해서 성장한 상태의 반도체 기판을 나타내는 단면도이다.
도 12는 반도체 기판의 제조 방법의 일례를 나타내는 플로우 차트이다.
도 13은 반도체 기판의 제조 장치의 구성예를 나타내는 블록도이다.
이하, 실시형태에 대해서 도면을 참조해서 설명한다. 또한, 이하의 기재는 발명의 취지를 보다 양호하게 이해시키기 위한 것이고, 특별히 지정하지 않는 한, 본 개시를 한정하는 것이 아니다. 본 명세서에 있어서 특별히 기재하지 않는 한, 수치 범위를 나타내는 「A∼B」는 「A 이상 B 이하」를 의미한다. 또한, 본 출원에 있어서의 각 도면에 기재한 구성의 형상 및 치수(길이, 폭 등)는 실제의 형상 및 치수를 반드시 반영시킨 것이 아니고, 도면의 명료화 및 간략화를 위해 적당히 변경하고 있다.
이하의 설명에 있어서는, 본 개시의 일형태에 있어서의 반도체 기판 및 그 제조 방법에 관한 이해를 용이하게 하기 위해서, 본 개시의 지견을 먼저 개략적으로 설명한다.
(본 개시의 지견의 개요)
일반적으로, 기판 상에 GaN계 반도체층을 제조하는 경우, GaN계 반도체층에 결함(관통 전위 등)이 발생하는 등의 여러가지 과제가 있다. 이 문제는, 특히 GaN계 반도체와는 상이한 종류의 재질의 기판(이하, 이종 기판이라고 부르는 경우가 있다)을 사용하고, 이종 기판 상에 GaN계 반도체층을 제조하는 경우에 현저하다.
GaN계 반도체층의 결함을 저감하는 수단으로서, 예를 들면, ELO법에 의해 GaN계 반도체층(「ELO-GaN계 반도체층」이라고도 한다)을 형성하는 경우가 있다. 구체적으로는, 스트라이프 형상의 마스크부와 스트라이프 형상의 개구부를 갖고 있는 성장 마스크층을 사용하고, 개구부로부터 GaN계 반도체층을 성장시킴과 아울러, 마스크부 상에 GaN계 반도체층을 횡방향 성장시킨다. 그리고, 복수의 개구부로부터 성장한 복수의 ELO-GaN계 반도체층에 근거해서 1개의 디바이스를 제작하고 있다.
그러나, 최근, 예를 들면 마이크로 LED와 같은 미소 칩의 디바이스에 대한 수요가 높아지고 있다. 예를 들면, 적색 발광하는 GaN계의 마이크로 LED에서는, 결함에 대한 요구가 더욱 엄격해지고 있고, 고품질인 GaN계 반도체층을 갖는 반도체 기판이 요구된다. 또한, 종래보다 더욱 대면적의 활성 영역을 갖는 ELO-GaN계 반도체층을 실현시킬 수 있으면, 그러한 ELO-GaN계 반도체층을 갖는 반도체 기판은 예를 들면, GaN계의 반도체 소자(예를 들면, 마이크로 LED 칩)의 제조에 바람직하게 이용할 수 있다.
이 점, 종래의 ELO법에 의해 GaN계 반도체층의 폭을 널리 성막하는 것에 대해서 보고되어 있는 예는 적다. 이것은 ELO법에 의해 폭이 넓은 고품위한 GaN계 반도체층을 성막하는 것은 용이하지 않은 것이 하나의 원인이다. 마스크부 상에 있어서 횡방향으로 넓게 성막한(폭이 넓게 횡방향 성장시켜서 형성한) ELO-GaN계 반도체층에 어떤 결함이 발생하는 것인지 명확하지 않고, ELO-GaN계 반도체층에 있어서의 결함의 발생 원인 및 상기 결함을 저감하는 방법에 관한 연구는 아직 충분하지 않다.
이것에 대하여, 본 발명자들은 예의 연구의 결과, 대체로 이하를 발견했다. 즉, 마스크부 상의 ELO-GaN계 반도체층(후술하는 제 1 부분)에 있어서의 결함(예를 들면, 전위, 불순물)에 대해서 상세하게 조사하고, 그 결과, 상기 제 1 부분의 표면에 있어서의 디바이스가 형성 가능한 영역의 품질을 향상시킬 수 있는 조건을 찾아냈다.
또한, 본 개시의 일형태에 있어서의 반도체 기판은 성장 마스크층의 마스크부의 폭을 종래보다 넓게 하고, 비교적 폭이 넓은 ELO-GaN계 반도체층을 형성한 경우라도, 디바이스가 형성 가능한 고품위한 영역의 면적을 널리 확보할 수 있는 것을 찾아냈다.
이것은 예를 들면, 마스크부 상의 ELO-GaN계 반도체층의 내부에 있어서 전위(전형적으로는 기저면 전위)를 적극적으로 발생시킴으로써 실현할 수 있다. 즉, ELO-GaN계 반도체층의 내부의 전위를 적극적으로 발생시킴으로써, (i) 마스크부 상의 ELO-GaN계 반도체층의 내부 응력을 완화시킬 수 있고, (ii) 마스크부 상의 ELO-GaN계 반도체층의 표면 및 표면 근방부에 있어서의 전위의 밀도를 효과적으로 저감시킬 수 있다. 또한, 지금까지는, 본 발명자들이 인식하는 한, 마스크부 상의 ELO-GaN계 반도체층의 내부의 전위에 관한 상세한 보고예는 볼 수 없다.
[실시형태 1]
이하, 본 개시의 일실시형태에 대해서, 도면을 참조해서 설명한다. 본 실시형태에서는, 설명의 평명화를 위해, 단일의 GaN계 반도체층을 갖는 반도체 기판에 대해서 설명한다. 또한, 상세하게는 후술하는 바와 같이, 본 실시형태의 반도체 기판은 GaN계 반도체층의 일부가 에칭 등에 의해 제거되어도 되고, 이 경우, 단일의 GaN계 반도체층이 분할되어도 된다. 이것에 의해 형성된 복수의 GaN계 반도체층을 갖는 반도체 기판도, 본 개시의 일형태에 있어서의 반도체 기판의 범주에 들어가는 것은 물론이다.
(GaN계 반도체층에 있어서의 표면 및 내부의 전위)
우선, 본 개시의 일실시형태에 있어서의 반도체 기판의 GaN계 반도체층에 발생하는 전위에 대해서, 도 1 및 도 2를 사용해서 설명한다. 도 1a는, 본 실시형태에 있어서의 반도체 기판(1)의 표면에 존재하는 전위(상기 표면에 있어서 관찰 가능한 전위)를 모식적으로 나타내는 평면도이다. 도 1b는 도 1a에 나타내는 반도체 기판(1)의 IB-IB선 화살표 방향에서 본 단면도이며, 반도체 기판(1)의 내부에 존재하는 결함(상기 단면에 있어서 관찰 가능한 전위)을 모식적으로 나타내는 단면도이다.
도 1a 및 도 1b에 나타내는 바와 같이, 반도체 기판(1)은 템플레이트 기판(10)과, GaN계 반도체층(20)을 갖고 있다. 템플레이트 기판(10)은 베이스 기판(11)과 마스크층(12)을 갖고 있다. 베이스 기판(11)은 주 기판(110) 및 하지층(반도체막)(111)을 갖고 있다. 마스크층(12)은 개구부(120) 및 마스크부(121)를 갖고 있다. GaN계 반도체층(20)은 GaN 또는 GaN계 반도체를 포함하고, 개구부(120)로 노출된 베이스 기판(11) 상으로부터 마스크부(121) 상에 걸쳐서 위치하고 있다. 반도체 기판(1)의 각 부의 상세에 대해서는 후술한다. GaN계 반도체란 갈륨 원자(Ga) 및 질소 원자(N)를 포함하는 반도체(예를 들면, GaN, AlGaN, AlGaInN, InGaN) 및 AlN, AlInN 및 InN을 들 수 있다. 주 기판(110)에 Si 기판, SiC 기판 또는 사파이어 기판을 사용한 경우, AlN층을 주 기판(110) 상에 직접 접하도록 형성해도 되고, 이 경우, AlN층 상에 형성하는 질화물층의 결정성을 향상시킬 수 있다. 또한, 주 기판(110) 상에 질화물층을 적절하게 성막할 수 있다.
여기서, 도 1a 및 도 1b에 있어서, 설명의 편의 상, 반도체 기판(1)의 두께 방향을 Z축 방향, 마스크층(12)에 있어서의 개구부(120)가 연장되는 방향(길이 방향)을 Y축 방향, Z축 방향 및 Y축 방향의 양방에 직교하는 방향을 X축 방향으로서 규정한다. 또한, 도 1a 및 도 1b에 있어서, XYZ축의 각각에 있어서의 정방향을 화살표로 나타내고 있다. 또한, 본 명세서에 있어서의 이하의 설명에 있어서도 마찬가지로 XYZ축을 규정하고, 도면 중에 XYZ축을 도시한다.
본 실시형태에 있어서의 반도체 기판(1)은 템플레이트 기판(10) 상에 c면 성막 한 GaN계 반도체층(20)을 갖고 있다. GaN계 반도체층(20)은 개구부(120)가 연장되는 방향(도 1a 및 도 1b에 나타내는 Y방향)이 GaN계 반도체층(20)(GaN계 결정)의 <1-100>방향이며, 개구부(120)가 연장되는 방향에 직교하는 방향(도 1a 및 도 1b에 나타내는 X방향; 개구부(120)의 폭방향)이 GaN계 반도체층(20)의 <11-20>방향이다. GaN계 반도체층(20)의 두께 방향은 GaN계 결정의 <0001>방향이다. <1-100>방향, <11-20>방향, 및 <0001>방향은 각각 [1-100]방향, [11-20]방향, 및 [0001]방향으로 표현할 수도 있다.
반도체 기판(1)에 있어서의 GaN계 반도체층(20)은 (i) 마스크부(121) 상에 위치하고 있는 제 1 부분(S1)과, (ii) 개구부(120) 상에 위치하고 있는 제 2 부분(S2)을 갖고 있다. 제 1 부분(S1)은 GaN계 반도체층(20)에 있어서의 평면시에 있어서 마스크부(121)와 겹치는 부분이라고도 말해진다. 또한, 제 2 부분(S2)은 GaN계 반도체층(20)에 있어서의 평면시에 있어서 개구부(120)와 겹치는 부분이라고도 말해진다. 반도체 기판(1)의 법선 방향과 평행한 시선으로 반도체 기판(1)을 보는 것을 「평면시」라고 부를 수 있다.
GaN계 반도체층(20)은 제 2 부분(S2)에 있어서, 개구부(120)에 위치하는 부분으로부터 GaN계 반도체층(20)의 표면 또는 표층까지 연장되는 다수의 관통 전위(D1)를 갖고 있다. 관통 전위(D1)는 예를 들면, 주 기판(110) 또는 베이스 기판(11)과, GaN계 반도체층(20)의 격자 정수차 또는 열팽창 계수차 등에 기인하는 변형에 의해 발생하는 것이다. 관통 전위(D1)는 GaN계 반도체층(20)의 두께 방향을 따라서, GaN계 반도체층(20)의 하면 또는 내부로부터 상층부(표층)에 걸쳐서 선형상으로 연장된 전위이다. 관통 전위(D1)는 GaN계 반도체층(20)의 표면에 대해서, 후술하는 바와 같이 CL(Cathode luminescence) 측정을 행하는 것에 의해 관찰 가능하다.
또한, 도 1a에 있어서 관통 전위(D1)를 흑색원으로 나타내고 있지만, 도 1a는 모식도이며, 관통 전위(D1)의 크기, 수, 분포 등은 도 1a에 나타내는 흑색원에 한정되지 않는 것은 물론이다.
GaN계 반도체층(20)은 제 1 부분(S1)의 표면에 있어서 저전위 영역(AR1)을 갖고 있다. 저전위 영역(AR1)은 CL 측정에 의해 얻어지는 CL상에 있어서, 예를 들면, 5×106/cm2 이하의 전위 밀도의 관통 전위(D1)를 갖고 있다. 이러한 저전위 영역(AR1)은 반도체 디바이스의 활성 영역으로서 바람직하게 사용할 수 있다. 전위 밀도는, [개/cm2]의 단위로 나타낼 수 있고, 본 명세서에서는, 「개」를 생략하고 [/cm2]로 나타내는 경우가 있다. 본 명세서에 있어서, 관통 전위(D1)의 전위 밀도를 「관통 전위 밀도」라고 부르는 경우가 있다.
본 실시형태에 있어서의 반도체 기판(1)은 제 1 부분(S1)에 관통 전위(D1)가 포함되고, 제 1 부분(S1)의 표면에 있어서의 관통 전위 밀도가 5×106/cm2 이하이어도 되고, 1×106/cm2 이하이어도 된다.
또한, 저전위 영역(AR1)은 예를 들면, 제 2 부분(S2)에 비교하여 1/500배의 관통 전위 밀도를 갖고 있어도 된다. 또한, 저전위 영역(AR1)은 제 1 부분(S1)의 표면에 있어서의 영역이며, CL상으로 관통 전위(D1)를 검출할 수 없는(확인할 수 없는)정도로까지 관통 전위(D1)의 전위 밀도가 저감된 영역이어도 된다.
또한, 도 1a에 있어서 파선으로 나타내는 저전위 영역(AR1)은 일례이며, 저전위 영역(AR1)의 위치 및 크기는 이 예에 한정되지 않는다. 저전위 영역(AR1)은 도 1a에 있어서, 도시를 생략하고 있는 영역에까지 넓어지도록, X축 방향 또는 Y축 방향으로 더욱 길게 연장되어 있어도 된다.
도 1b에 나타내는 단면은, 본 실시형태에 있어서의 반도체 기판(1)을 두께 방향으로 절단한 단면이다. 이 단면은 X축 방향(GaN계 반도체층(20)의 <11-20>방향)과 Z축 방향(GaN계 반도체층(20)의 <0001>방향)을 면내 방향으로 포함하는 면이다. 또한, 이 단면은 반도체 기판(1)을 Y축 방향(GaN계 반도체층(20)의 <1-100>방향)에 수직한 면(즉, GaN계 반도체층(20)의 m면)으로 절단했을 때의 단면이라고 말해지므로, 본 명세서에 있어서 이하에서는 m면 단면이라고 부르는 경우가 있다.
상기 m면 단면에 대해서 CL 측정을 행하고 상세하게 조사한 결과, 이하의 것이 확인되었다. 반도체 기판(1)의 GaN계 반도체층(20)은 제 1 부분(S1)의 내부에, 상기 관통 전위(D1)와는 상이한 비관통 전위(D2)를 갖는다. 비관통 전위(D2)는 c축에 평행한 면(두께 방향으로 평행한 면)에 의한 단면에 있어서 CL 관측되는 전위이고, 주로 기저면(c면) 전위이다. c축에 평행한 면은 (1-100)면에 평행한 면(법선이 Y방향의 면)이어도 되고, (11-20)면에 평행한 면(법선이 X방향의 면)이어도 된다. 보다 구체적으로는, 비관통 전위(D2)는 관통 전위(D1)와 상이한 전위이며, GaN계 반도체층(20)의 하면 또는 내부로부터 표층에 걸쳐서 선형상으로 연장되어 있지 않은 전위를 나타낸다. 또한, 이 비관통 전위(D2)란 후술하는 바와 같이, 상기 m면 단면에 대해서 CL법을 사용해서 관찰했을 때에 얻어지는 CL상에 있어서 계측 가능한 전위이어도 좋다. 그 때문에, 비관통 전위(D2)는 상기 m면 단면에 있어서 계측 가능하게 나타나는 「가계측 전위」라고도 표현할 수 있고, 본 개시의 반도체 기판(1)에 있어서 주목받는 「주목 전위」라고도 표현할 수 있다. 본 명세서에 있어서, 비관통 전위(D2)의 전위 밀도를 「비관통 전위 밀도」라고 부르는 경우가 있다.
비관통 전위(D2)는 기저면 전위를 포함하고 있어도 된다. GaN계 반도체층(20)에서는, 기저면은 c면이고, 기저면 전위란 전위의 전파 방향이 기저면(c면) 내에 있는 결함이어도 좋다. 또한, 본 개시에 있어서, 비관통 전위(D2)는 GaN계 반도체층(20)의 표면에 관통(노출)되어 있지 않은 전위이다. 그 때문에, 제 1 부분(S1)의 내부에 존재하는 비관통 전위(D2)는 GaN계 반도체층(20)의 표면에 형성(성막) 되는 반도체 디바이스에 대하여, 상기 반도체 디바이스의 성능을 악화시키는 영향을 주기 어려운 전위이다.
또한, 도 1b에 있어서 비관통 전위(D2)를 백색원으로 나타내고 있지만, 도 1b는 모식도이며, 비관통 전위(D2)의 크기, 수, 분포 등은 도 1b에 나타내는 백색원에 한정되지 않는 것은 물론이다.
반도체 기판(1)의 일례에 있어서의 CL상을 도 2에 나타낸다. 도 2a는 반도체 기판(1)의 표면을 CL 측정해서 얻어진 CL상의 일례를 나타내는 사진이다. 도 2b는 반도체 기판(1)의 m면 단면을 CL 측정해서 얻어진 CL상의 일례를 나타내는 사진이다. 이러한 CL상은 예를 들면, 벽개 또는 기상 에칭 등의 방법을 사용함으로써 반도체 기판(1)의 단면을 노출시켜, 상기 단면에 전자선을 조사하여 각종의 물질을 여기시키고, 상기 단면으로부터의 발광을 측정함으로써 얻어진다.
도 2a에 나타내는 바와 같이, CL상에 있어서, 제 2 부분(S2)의 표면(GaN계 반도체층(20)의 상면)에 다수의 암점이 관찰된다. 구체적으로는, 반도체 기판(1)은 도 2a에 나타내는 바와 같이, GaN계 반도체층(20)에 있어서의 제 2 부분(S2)의 표면에 노출된 다수의 전위(관통 전위(D1))를 갖는다. 한편, 반도체 기판(1)은 GaN계 반도체층(20)에 있어서의 제 1 부분(S1)의 표면에는 관통 전위(D1)를 거의 갖지 않는다(제 1 부분(S1)의 표면에서는 관통 전위(D1)를 관찰할 수 없다).
또한, 도 2b에 나타내는 바와 같이, 제 1 부분(S1)의 내부(GaN계 반도체층(20)의 내부)에도 암점이 관찰된다. CL상에 있어서 나타내어지는 이러한 암점은 전위를 나타내는 것이 알려져 있다. 구체적으로는, 반도체 기판(1)은 GaN계 반도체층(20)에 있어서의 제 1 부분(S1)의 내부에 다수의 비관통 전위(D2)를 갖는다. 또한, 여기에서, 상기 m면 단면의 CL상에 있어서, 제 1 부분(S1)의 내부에 콘트라스트가 상이한 복수의 영역이 보인다. 일반적으로, CL상에 있어서 불순물 농도의 비교적 높은 곳은 명도가 높아진다. 그 때문에, GaN계 반도체층(20)이 성장할 때에 도입된 불순물 농도의 차이에 의해, 콘트라스트가 상이한 복수의 영역이 존재하고 있다고 생각된다. Si 등의 불순물이 도입되는 경우에 있어서도, 이러한 콘트라스트가 보이는 경우가 있다.
또한, 상기 m면 단면의 CL상에 있어서, 어떤 1개의 관통 전위(D1)의 일부 또는 전부가 관찰되는 경우가 있다. 예를 들면, 상기 m면 단면을 형성하기 전의 GaN계 반도체층(20)의 내부로 상기 m면 단면에 상당하는 부분을 기울여 가로지르도록 연장되고 있었던 관통 전위(D1)는 상기 m면 단면의 CL상에 있어서 상기 관통 전위(D1)의 일부가 선형상으로 관찰될 수 있다.
(전위 밀도에 대해서)
본 개시에 있어서, GaN계 반도체층(20)의 상면에 있어서의 전위 밀도란 CL상에 GaN계 반도체층(20)의 상면(예를 들면, 도 2a에 나타내는 바와 같은 CL상)으로부터 암점으로서 관찰된다, GaN계 반도체층(20)의 표층에 있어서의 계측 가능한 전위(전형적으로는 관통 전위(D1))의 밀도이다. 또한, CL상에서는 내부가 약간 비쳐서 보이기 때문에, 상기 표층은 표면 및 표면 근방의 부분(예를 들면, 표면으로부터 GaN계 반도체층(20)의 두께의 10%의 깊이까지의 부분)을 포함해도 된다.
예를 들면, 제 1 부분(S1)에 있어서, GaN계 반도체층(20)의 상면에 있어서의 전위 밀도는 이하와 같이 산출된다. 즉, GaN계 반도체층(20)의 상면에 있어서의 제 1 부분(S1)의 소정의 면적(예를 들면, 25㎛2 이상의 면적)에서 검출된 관통 전위(D1)의 수를, 상기 면에 있어서의 제 1 부분(S1)의 상기 소정의 면적으로 나눈 값으로서 구해진다. 제 2 부분(S2)에 있어서도 마찬가지로, GaN계 반도체층(20)의 상면에 있어서의 소정의 면적(예를 들면, 10㎛2 이상의 면적)에서 검출된 관통 전위(D1)의 수를, 상기 면에 있어서의 제 2 부분(S2)의 상기 소정의 면적으로 나눈 값으로서 구해진다.
또한, 본 개시에 있어서, GaN계 반도체층(20)의 상기 m면 단면에 있어서의 전위 밀도란, CL상에서 GaN계 반도체층(20)의 상기 m면 단면에 암점으로서 관찰되는, 계측 가능한 전위(비관통 전위(D2))의 밀도이다.
예를 들면, 제 1 부분(S1)에 있어서, GaN계 반도체층(20)의 상기 m면 단면에 있어서의 전위 밀도는 이하와 같이 산출된다. 즉, GaN계 반도체층(20)의 상기 m면 단면에 있어서의 제 1 부분(S1)의 소정의 면적(예를 들면, 30㎛2 이상의 면적)에서 검출된 비관통 전위(D2)의 수를, 상기 면에 있어서의 제 1 부분(S1)의 상기 소정의 면적으로 나눈 값으로서 구해진다. 제 2 부분(S2)에 있어서도 마찬가지로, GaN계 반도체층(20)의 상기 m면 단면에 있어서의 소정의 면적(예를 들면, 3㎛2 이상의 면적)에서 검출된 비관통 전위(D2)의 수를, 상기 면에 있어서의 제 2 부분(S2)의 상기 소정의 면적으로 나눈 값으로서 구해진다.
본 명세서에 있어서의 이하의 설명에 있어서도, 어떤 부분의 전위 밀도는, 상기한 것과 마찬가지로 산출되어도 된다.
GaN계 반도체층(20)에 있어서의 제 1 부분(S1) 및 제 2 부분(S2)의 전위 밀도의 관계에 대해서, 상세하게는 후술한다.
(반도체 기판)
본 실시형태에 있어서의 반도체 기판(1)에 대해서, 도 3을 사용해서 이하에 설명한다. 도 3은 본 실시형태에 있어서의 반도체 기판(1)에 대해서 설명하기 위한 모식도이다. 도 3에서는, Z축 방향에 있어서의 정으로부터 부의 방향으로 GaN계 반도체층(20)을 보았을 때(반도체 기판(1)을 평면시 했을 때)의 반도체 기판(1)의 평면도와, Y축 방향으로 수직한 면으로 절단했을 때의 반도체 기판(1)의 단면도(상기 m면 단면을 나타내는 도면)를 모식적으로 나타내고 있다.
(베이스 기판)
반도체 기판(1)에 있어서의 베이스 기판(11)은 주 기판(110) 및 하지층(111)을 갖고 있다.
(주 기판)
주 기판(110)은 상술과 같이, GaN계 반도체와 상이한 재질의 기판(이종 기판)이어도 좋다. 상기 이종 기판의 예를 들면, 사파이어(Al2O3) 기판, 실리콘(Si) 기판, 탄화 실리콘(SiC) 기판, ScAlMgO4 기판 등이지만, 이것들에 한정되는 것은 아니다. 이종 기판은 GaN계 반도체와 상이한 종류의 물질로 이루어지는 기판이어도 좋고, GaN계 반도체와 상이한 격자 정수를 갖는 기판이어도 좋다.
주 기판(110)은 각종 재질의 단결정의 기판이어도 좋다. 주 기판(110)의 면방위는 재질에 대응해서 하기와 같이 되어 있어도 좋다. 예를 들면, 주 기판(110)은 재질이 Si이면 (111)면의 면방위가 되어 있어도 되고, 재질이 Al2O3이면 (0001)면의 면방위(c면)가 되어 있어도 되고, 재질이 SiC이면 6H-SiC의 (0001)면의 면방위가 되어 있어도 된다.
주 기판(110)은 하지층(111)을 형성한 상태(베이스 기판(11)을 형성한 상태)에 있어서, ELO법에 의해 GaN계 반도체층(20)을 성막 가능하면 되고, 주 기판(110)의 형상, 재질 및 면방위는 특별히 한정되지 않는다. 단, 기본적으로, GaN계 반도체층(20)을 바람직하게 성막시키는 관점에서, GaN계 반도체층(20)은 베이스 기판(11)의 표면을 기점으로 해서 c면(기저면) 성막시킴으로써 형성되어도 좋다. 그 때문에, 주 기판(110)은 하지층(111)을 형성한 상태(베이스 기판(11)을 형성한 상태)에 있어서, ELO법에 의해 GaN계 반도체층(20)을 (0001)면 방위로 성장시키는 기점이 될 수 있는 기판이어도 좋다.
또한, 주 기판(110)은 GaN계 반도체의 재질의 기판(예를 들면, GaN 기판)이어도 좋다. GaN계 반도체로서는, GaN, AlGaN, AlGaInN, InGaN 등이 열거된다. GaN계 반도체로서는, AlN, AlInN, InN 등의 Ga를 포함하지 않는 재료를 사용해도 된다.
(하지층)
또한, 베이스 기판(11)에 있어서의 하지층(111)은 GaN 또는 GaN계 반도체를 함유하는 박막(이하, GaN계 박막이라고 부르는 경우가 있다)을 포함한다. 상기 GaN계 박막은 GaN계 반도체층(20)에 대응하도록 구성된다. 즉, 상기 GaN계 박막의 조성은 GaN계 반도체층(20)의 조성에 대응하고 있어도 좋다. 이것은 상기 GaN계 박막은 GaN계 반도체층(20)의 성막 시에, GaN계 반도체층(20)의 성장의 기점이 되기 때문이다. 그 때문에, 하지층(111)은 적어도 마스크층(12)의 개구부(120)에 겹치도록 위치하고 있으면 된다. 또한, 하지층(111)은 GaN계 반도체층(20)을 성막하기 전의 시점에 있어서, 마스크층(12)의 개구부(120)로 노출된다. 하지층(111)에 포함되는 상기 GaN계 박막이 마스크층(12)의 개구부(120)로 노출되어 있어서 된다.
하지층(111)에 포함되는 GaN계 반도체로서는, AlGaN, AlGaInN, InGaN 등이 열거된다. 또한, GaN계 반도체로서는, 이것들에 한정되지 않는다.
하지층(111)은 질화 알루미늄(AlN)층 또는 AlInN층을 포함하고 있어도 된다. 이 AlN층은 예를 들면, 두께가 10nm 정도부터 5㎛ 정도이어도 좋다.
주 기판(110)이 Si를 포함하는 재질인 경우, 하지층(111)은 AlN층을 포함하고 있어도 좋다. AlN층을 포함하는 하지층(111)이 형성됨으로써, 주 기판(110)과 GaN계 반도체층(20)을 AlN층에 의해 분리할 수 있다. 그 때문에, 예를 들면, 후공정에 있어서 GaN계 반도체층(20)을 형성할 때에, 주 기판(110)에 포함되는 Si와, GaN계 반도체층(20)의 GaN이 서로 용융(멜트백)하는 현상의 발생을 방지할 수 있다.
하지층(111)은 다층막이어도 된다. 또한, 하지층(111)이 다층막인 경우, AlN층을 포함하고 있어도 된다. 이 다층막으로서는, 예를 들면, Al0.7Ga0.3N층/Al0.3Ga0.7N층 등과 같이 Al조성이 단계적으로 GaN에 가까운 다층막이어도 좋다. 이러한 다층막은 유기 금속 화학 기상 성장(MOCVD)법을 사용해서 용이하게 성막할 수 있다. 하지층(111)이 다층막인 것에 의해, GaN계 반도체층(20)에 발생하는, 주 기판(110)(예를 들면 Si기판)으로부터의 응력을 완화할 수 있다.
예를 들면, MOCVD법에 의해, 주 기판(110)으로서의 Si(111) 기판 상에, 하지층(111)으로서 AlN층/AlGaN층/GaN층의 적층체를 성막한다. 하지층(111)에 포함되는 AlGaN층은 다층막이어도 되고, 상기 다층막은 복수의 AlGaN층이며, Z축 정방향에 있어서 Al 조성이 단계적으로 작게(GaN에 가깝게) 되도록 되어 있어도 좋다.
하지층(111)은 두께가 0.1㎛ 이상 10.0㎛ 이하이어도 좋고, 0.2㎛ 이상 6.0㎛ 이하이어도 된다. 또한, 반도체 기판(1)에 있어서, 하지층(111)의 두께가, 마스크층(12)에 있어서의 마스크부(121)의 두께보다 두껍게 있어도 좋다.
또한, 도 3에서는, 단일의 층으로서 하지층(111)을 도시하고 있지만, 상술 한 바와 같이, 하지층(111)은 복수의 층을 갖고 있어도 좋다. 또한, 하지층(111)은 카본을 포함하는 층을 갖고 있어도 된다.
이상과 같이, 본 실시형태에 있어서의 반도체 기판(1)에서는, 베이스 기판(11)은 주 기판(110)과, 주 기판(110) 상에 위치함과 아울러, 적어도 마스크층(12)의 개구부(120)에 겹치는, GaN 또는 GaN계 반도체를 포함하는 하지층(111)을 갖고 있다. GaN계 반도체층(20)은 하지층(111)에 접촉한다. 이것에 의해, 개구부(120)에 겹치는 하지층(111)으로부터, GaN계 반도체층(20)을 바람직하게 성장시킬 수 있다. 또한, 본 실시형태에서는, 하지층(111)은 마스크층(12)의 마스크부(121)와 주 기판(110) 사이에도 위치하고 있다.
(마스크층)
반도체 기판(1)에 있어서의 마스크층(12)은 GaN계 반도체층(20)을 선택 성장시키기 위해서 ELO법에 있어서 사용되는 성장 마스크이다. 마스크층(12)은 GaN계 반도체층(20)의 성장의 기점이 개구부(120)로 노출된 베이스 기판(11) 상이 되도록, 베이스 기판(11) 상의 적어도 일부를 덮는 마스크부(121)를 갖고 있다. 마스크층(12)은 베이스 기판(11)의 상층에 형성되어 있으면 되고, 반도체 기판(1)은 베이스 기판(11)과 마스크층(12) 사이에 다른 층을 갖고 있어도 된다.
마스크층(12)의 마스크부(121)는 예를 들면, 실리콘의 산화막(예를 들면, SiO2), 질화 티타늄막(TiN 등), 질화 실리콘막(SiN 등), 산질화 실리콘막(예를 들면, SiON) 등의 절연막에 의해 형성되어 있어도 좋다. 또한, 마스크층(12)으로서, 이상에 예시한 막을 포함하는 다층막을 사용해도 되고, 상기 다층막은 다른 재료의 막을 포함하고 있어도 된다. 또한, 마스크층(12)으로서, 금속막(귀금속, 고융점 금속 등)을 사용할 수도 있다. 베이스 기판(11) 상에 마스크층(12)을 형성함으로써 템플레이트 기판(10)이 얻어진다. 본 실시형태에서는, 마스크층(12)은 단층의 SiO2로 이루어진다.
마스크부(121)로서, 실리콘의 질화막(SiNx막) 또는 실리콘의 산질화막(SiON막)을 사용해도 된다. 그 결과, 마스크층(12)이, 예를 들면, SiO2 등으로 이루어지는 경우와 비교하여 마스크층(12)과 GaN계 반도체층(20)의 접착 강도를 저감시킬 수 있고, 후에 GaN계 반도체층(20)을 마스크부(121)로부터 박리할 때에, 박리가 용이해진다.
상기와 같은 관점에서, 마스크층(12)은 하지층(111)과 GaN계 반도체층(20) 사이에 있어서, SiOx/SiNx 또는 SiNx/SiOx와 같은 2층 구조로 되어 있어도 된다.
또한, 반도체 기판(1)은 하지층(111)/SiNx/SiOx/SiNx/GaN계 반도체층(20)과 같은 층구조를 갖고 있어도 되고, 마스크층(12)은 SiOx의 양측을 SiNx로 끼운 3층 구조로 되어 있어도 된다. 마스크층(12)은 실리콘의 질화막의 단일막이어도 좋은 것은 물론이다. 마스크층(12)은 GaN계 반도체층(20)과 마스크부(121)의 박리를 용이하게 하는 것을 목적으로 해서, GaN계 반도체층(20)과 접하는 측에 SiNx막을 갖는 구조이어도 좋다.
또한, ELO법에 일반적으로 사용되는 실리콘의 산화막(SiOx막)을 마스크층(12)으로 한 경우이어도, 마스크층(12)의 성막 조건, GaN계 반도체층(20)의 성막 조건 등의 최적화에 의해, GaN계 반도체층(20)의 박리를 용이하게 할 수 있다. 이것들의 성막 조건에 대해서는, 반도체 기판(1)의 제조 방법의 설명과 함께 후술한다.
이상과 같이, 마스크층(12)은 예를 들면, 산화 실리콘, 질화 실리콘, 산질화 실리콘 또는 질화 티타늄을 포함하고 있어도 된다. 반도체 기판(1)은 상술한 재질의 마스크층(12)을 사용해서 형성할 수 있다. 또한, 마스크층(12)은 질화물을 사용해도 된다.
마스크층(12)은 예를 들면, 길이 방향에 있어서의 길이가 100㎛ 이상 25cm 이하이면 된다. 마스크층(12)의 길이 방향에 있어서의 길이는, 개구부(120)의 길이 방향에 있어서의 길이 또는 마스크부(121)의 길이 방향에 있어서의 길이라고도 할 수 있다. 마스크층(12)의 두께(즉, 마스크부(121)의 두께)는 100nm 이상 4㎛ 이하 이어도 좋고, 150nm 이상 2㎛ 이하이어도 좋다.
또한, 마스크층(12)은 인접한 2개의 마스크부(121)의 각각에 있어서의 측면에 의해 끼워져 있는 공간이 개구부(120)가 되고 있다.
마스크층(12)에 있어서의 개구부(120)는 GaN계 반도체층(20)의 <1-100>방향으로 연장되는 슬릿 형상을 갖고 있다. 도 3에 있어서의 Y축 방향은 GaN계 반도체층(20)의 <1-100>방향이며, X축 방향은 GaN계 반도체층(20)의 <11-20>방향이다. 개구부(120)가 슬릿 형상을 갖고 있기 때문에, ELO법에 의해, 템플레이트 기판(10) 상에 GaN계 반도체층(20)을 바람직하게 성장시킬 수 있다.
개구부(120)의 개구폭 W1은 0.1㎛ 이상 30㎛ 이하이어도 좋고, 1㎛ 이상 6㎛ 이하이어도 좋다. 개구폭 W1이 좁아질수록 개구부(120)의 표면에 형성되는 초기 성장층으로부터 GaN계 반도체층(20)의 내부로 전파하는 관통 전위(D1)의 수는 감소한다. 또한, GaN계 반도체층(20)을 템플레이트 기판(10)으로부터 기계적으로 박리하는 것이 용이해진다.
또한, 개구폭 W1이 좁아질수록 GaN계 반도체층(20)에 있어서, 활성 영역이 되는 저전위 영역(AR1)의 유효 면적을 크게 할 수 있다. 활성 영역이란 GaN계 반도체층(20)의 표면에 있어서의 발광 소자이면 발광하는 영역과 평면시에 있어서 겹치는 부분이며, 통상, p콘택트 전극이 형성되고, 디바이스에 전류가 주입되는 영역과 평면시에 있어서 겹치는 부분이다. 이것에 의해, 넓은 면적으로 발광하는 LED 디바이스를 얻을 수 있다. 또한, 리지 스트라이프 폭을 확대할 수 있고, 고출력 레이저 디바이스를 얻을 수 있다.
본 실시형태에 있어서의 반도체 기판(1)에 있어서, 개구부(120)는 베이스 기판(11)측의 개구폭이 GaN계 반도체층(20)측의 개구폭보다 작은 형상을 갖고 있다. 또한, 개구부(120)는 Z축 정방향을 향함에 따라서 폭이 점차 커지는 테이퍼 형상(환언하면, 하지층(111)측을 향해서 폭이 좁아지는 형상)을 갖고 있어도 된다. 바꿔 말하면, 마스크부(121)의 X축 방향에 있어서의 측면이 경사져 있어도 된다. 반도체 기판(1)은 개구부(120)를 형성하는 마스크부(121)의 X축 방향에 있어서의 측면과 베이스 기판(11)의 표면이 이루는 각이 예각이어도 좋다. 반도체 기판(1)은 개구부(120)를 형성하는 마스크부(121)의 X축 방향에 있어서의 측면과, 마스크부(121)에 있어서의 베이스 기판(11)으로부터 먼 쪽의 표면이 이루는 각이 둔각이어도 된다. 그 결과, GaN계 반도체층(20)을 성장시킬 때에, 마스크부(121) 상에 스무스하게 올라가 횡방향 성장시킬 수 있고, GaN계 반도체층(20)의 품질을 향상시키기 쉽다.
개구부(120)가 테이퍼 형상이 되어 있는 경우, 개구부(120)의 개구폭 W1은 상기 m면 단면에 있어서, 개구부(120)를 형성하는 2개의 마스크부(121)의 각각의 경사진 측면과 베이스 기판(11)의 표면의 교점으로서 특정되는 2개의 점(점 P1 및 점 P2) 사이의 거리이다.
(GaN계 반도체층)
본 실시형태에 있어서의 반도체 기판(1)에서는, 기본적으로, GaN계 반도체층(20)은 c면(기저면) 성막에 의해 형성되어 있고, 구체적으로는, (0001)면 방위에 섬형상으로 성장함으로써 형성되어 있다. 이 경우, 개구부(120)로 노출된 하지층(111)의 표면에 GaN계 반도체층(20)이 선택 성장하고, 계속해서 마스크부(121) 상에 횡방향 성장함으로써 마스크부(121) 상에 GaN계 반도체층(20)이 성장한다.
GaN계 반도체층(20)은 GaN 또는 GaN계 반도체를 포함하는 층이다. GaN계 반도체층(20)은 반도체 소자에 따라서 적당히 구성되어도 되고, n형, i형 및 p형 중 적어도 하나의 도전형을 갖고 있어도 된다.
GaN계 반도체층(20)을 구성하는 층은 구체적으로는 예를 들면, GaN층, AlGaN층, AlGaInN층, InGaN층 등이어도 된다. 즉, GaN계 반도체층(20)에 포함되는 GaN계 반도체로서는, AlGaN, AlGaInN, InGaN 등이 열거된다. 또한, GaN계 반도체층(20)으로서의 GaN 또는 GaN계 반도체를 포함하는 층은 언도프층이어도 되고, 도프된 층이어도 된다.
반도체 기판(1)에 있어서, GaN계 반도체층(20)은 두께가 0.5㎛ 이상 25㎛ 이하이어도 되고, 1㎛ 이상 10㎛ 이하이어도 된다. 이 GaN계 반도체층(20)의 두께는, 상기 m면 단면에 있어서의 마스크부(121)와 GaN계 반도체층(20)의 경계로부터 GaN계 반도체층(20)의 표면까지의 거리이어도 좋다. 반도체 기판(1)을 사용해서 제조되는 디바이스의 용도에 따라서는, GaN계 반도체층(20)의 두께가 얇은 쪽이 효과적일 수 있다. 반도체 기판(1)은 GaN계 반도체층(20)의 두께가, 개구부(120)의 개구폭 W1보다 작아도 좋다. 또한, GaN계 반도체층(20)의 두께는, 마스크층(12)의 두께보다 작아도 좋다.
GaN계 반도체층(20)은 바람직한 ELO 성막 조건을 넓은 범위로 설정할 수 있는 관점에서, GaN층이어도 좋다. 또한, GaN계 반도체층(20)은 InGaN층이어도 된다. ELO를 사용해서 InGaN층을 횡방향 성막시키기 위해서는, 예를 들면 1000℃를 하회하도록 저온의 온도 조건에서 InGaN층의 성막을 행하면 된다. 또한, GaN계 반도체층(20)을 InGaN층으로 하는 경우, 마스크층(12)과의 접착 강도를 저감할 수 있다. InGaN층은 예를 들면, In 조성 레벨로 1% 이상(InxGa1-xN:x>0.01)의 In이 도입된 층이면 된다.
본 실시형태의 반도체 기판(1)을 제조하는 과정에 있어서, 상세하게는 후술하지만, 제 1 부분(S1)의 내부에서 비관통 전위(D2)를 적극적으로 발생시키도록 GaN계 반도체층(20)을 형성한다. 본 실시형태의 반도체 기판(1)에 있어서의 GaN계 반도체층(20)은 제 1 부분(S1)과, 상기 m면 단면에 있어서의 비관통 전위(D2)의 전위 밀도가 제 1 부분(S1)보다 작은 제 2 부분(S2)을 갖고 있다(도 2b를 참조).
GaN계 반도체층(20)은 제 1 부분(S1)의 내부에 있어서의 비관통 전위(D2)의 전위 밀도가 비교적 크다. 그 결과, 본 발명자들은 제 1 부분의 내부 응력을 완화할 수 있고, GaN계 반도체층(20)을 상면 시 했을 때의 제 1 부분(S1)의 표면에 있어서, 관통 전위(D1)의 전위 밀도를 저감할 수 있다고 추측하고 있다.
GaN계 반도체층(20)의 표면에 있어서의 반도체 디바이스가 형성되는 영역에 존재하는 관통 전위(D1)는, 반도체 디바이스에 대하여 상기 반도체 디바이스의 성능을 악화시키는 것 같은 영향을 준다. 즉, 본 실시형태의 반도체 기판(1)의 제조 과정에 있어서, 제 1 부분(S1)에 있어서의 비관통 전위(D2)의 전위 밀도가 제 2 부분(S2)에 있어서의 비관통 전위(D2)의 전위 밀도보다 커지도록 GaN계 반도체층(20)을 성장시킨다. 이것에 의해, 폭이 넓은 마스크층(12) 상에 GaN계 반도체층(20)을 형성한 경우이어도, 제 1 부분(S1)에 있어서의 넓은 영역에서, 관통 전위(D1)의 전위 밀도를 저감할 수 있다. 즉, 반도체 기판(1)은 GaN계 반도체층(20)의 표면에 있어서의 디바이스가 형성 가능한 고품위한 저전위 영역(AR1)(도 1참조)의 면적을 넓게 확보할 수 있다. 그 결과, 고품질한 반도체 디바이스를 제조 가능한 반도체 기판(1)을 제공할 수 있다. 이와 같이, 반도체 기판(1)에 있어서, GaN계 반도체층(20)을 두께 방향으로 절단한 단면(예를 들면, 상기 m면 단면)에 있어서의 비관통 전위(D2)의 전위 밀도는, 제 2 부분(S2)보다 제 1 부분(S1)쪽이 크다. 그리고, 제 1 부분(S1)의 표면은 저전위 영역(AR1)(후술하는 전자 부품 형성 영역)을 갖고 있다. 이것에 의해, 제 1 부분(S1)의 표면에 있어서의 관통 전위(D1)의 전위 밀도를 저감시켜, GaN계 반도체층(20)의 품질을 향상시킬 수 있다.
또한, GaN계 반도체층(20)은 제 1 부분(S1)에 있어서, GaN계 반도체층(20)의 상면에 있어서의 전위 밀도(관통 전위 밀도)는 GaN계 반도체층(20)을 두께 방향으로 절단한 단면(예를 들면, 상기 m면 단면)에 있어서의 전위 밀도(비관통 전위(D2)의 전위 밀도)보다 작아도 된다.
반도체 기판(1)은 제 1 부분(S1)의 표면에 있어서의 전위 밀도가 저감되어 있음으로써 GaN계 반도체층(20) 상에 형성되는 반도체 디바이스의 결정성, 특성 및 신뢰성을 향상시킬 수 있다.
예를 들면, 반도체 기판(1)은 GaN계 반도체층(20)을 두께 방향으로 절단한 단면(예를 들면, 상기 m면 단면)에 있어서의 제 1 부분(S1)의 비관통 전위 밀도는, 5×108/cm2 이하이어도 좋고, 1×107/cm2 이상 8×108/cm2 이하이어도 좋다.
반도체 기판(1)에서는, GaN계 반도체층(20)의 제 1 부분(S1)은 표면에 있어서의 전위 밀도(비관통 전위(D2)의 전위 밀도)가 5×106/cm2 이하이어도 좋다. 제 1 부분(S1)은 GaN계 반도체층(20)의 표면에 있어서, 평면시에서 마스크부(121)와 겹치는 15㎛×15㎛ 이상의 영역이어도 좋다.
반도체 기판(1)에 있어서, 개구부(120)는 긴 형상을 갖고, 제 1 부분(S1)은 평면시에 있어서, 개구부(120)의 길이 방향(Y축 방향)에 있어서의 사이즈가 100㎛이상이어도 좋다. 제 1 부분(S1)은 Y축 방향의 일방의 단부로부터 타방의 단부까지의 길이 L11이 100㎛ 이상 25cm 이하이어도 좋다.
이와 같이, 반도체 기판(1)에서는, GaN계 반도체층(20)의 표면에 있어서의 고품질한 반도체 디바이스를 제조 가능한 영역의 면적을 넓게 확보할 수 있다.
또한, 반도체 기판(1)에 있어서, 제 1 부분(S1)은 X축 방향의 일방의 단부로부터 타방의 단부까지의 길이 L12가 10㎛ 이상 80㎛ 이하이어도 좋다. 상기 길이 L12는 예를 들면, 상기 m면 단면의 X축 방향에 있어서의 (i) 제 1 부분(S1)의 개구부(120)로부터 먼 쪽의 단부(끝면)의 위치와, (ii) 마스크부(121)의 개구부(120)측의 측면의 위치의 거리이어도 좋다. 마스크부(121)의 개구부(120)측의 측면이 테이퍼 형상인 경우, 상기 (ii)는 상기 측면에 있어서의 베이스 기판(11)으로부터 먼 쪽의 단부의 위치이어도 좋다.
본 실시형태에 있어서의 반도체 기판(1)에서는, GaN계 반도체층(20)은 제 2 부분(S2)에 있어서, 개구부(120)로부터 GaN계 반도체층(20)의 표면까지 관통 전위가 연장되어 있어도 좋다. 그 때문에, 제 2 부분(S2)에 있어서, GaN계 반도체층(20)의 상면에 있어서의 전위 밀도(관통 전위(D1)의 전위 밀도)는 GaN계 반도체층(20)을 두께 방향으로 절단한 단면에 있어서의 전위 밀도(비관통 전위(D2)의 전위 밀도)보다 커지고 있어도 좋다.
반도체 기판(1)에 있어서, 제 2 부분(S2)은 제 1 부분(S1)보다 관통 전위(D1)의 전위 밀도가 높아져 있어도 좋다. 반도체 기판(1)에서는, ELO법을 사용해서 형성한 GaN계 반도체층(20)의 내부에 있어서, 개구부(120)로부터 GaN계 반도체층(20)의 표층을 향해서 관통 전위(D1)가 연장되도록 한다. 이것에 의해, 제 1 부분(S1)쪽으로 관통 전위(D1)가 연장되는 것을 저감할 수 있다. 그 결과, 제 1 부분(S1)의 표면에 있어서의 관통 전위(D1)의 전위 밀도를 저감할 수 있다.
또한, 반도체 기판(1)에 있어서, GaN계 반도체층(20)은 GaN계 반도체층(20)을 두께 방향으로 절단한 단면(예를 들면, 상기 m면 단면)에 있어서, GaN계 반도체층(20)을 두께 방향으로 관통하는 복수의 관통 전위(D1)를 갖고 있어도 좋고, 복수의 관통 전위(D1)의 모두는, 개구부(120)를 통과하도록 형성되어 있어도 좋다.
반도체 기판(1)에서는, 예를 들면, 성막 조건 또는 마스크층(12)의 치수 등을 제어함으로써, GaN계 반도체층(20)의 표면 부근에 발생하는 비관통 전위(D2)의 밀도가 저감되어도 좋다. 본 실시형태에 있어서의 반도체 기판(1)에서는, GaN계 반도체층(20)은 제 1 부분(S1)에 있어서, 마스크부(121) 상(마스크부(121)에 가까운 측)에 위치하는 제 3 부분(S3)과, 제 3 부분(S3)보다 GaN계 반도체층(20)의 표면측에 위치함과 아울러 제 3 부분(S3)보다 전위 밀도가 작은 제 4 부분(S4)을 갖는다. 상기 구성에 의하면, 제 1 부분(S1)의 표면에 있어서의 전위 밀도를 더욱 저감할 수 있다.
여기서, 상술한 바와 같이, 반도체 기판(1)은 상기 m면 단면의 CL상에 있어서, 제 1 부분(S1)의 내부에 콘트라스트가 상이한 복수의 영역이 보이는 경우가 있다. 이러한 콘트라스트의 차이는, 불순물 농도의 차이에 의해 발생한다. 가속 전압을 1∼5kV라고 한 비교적 저속의 전자선을 사용해서 CL 측정함으로써 얻어지는 고분해능의 CL상에서 콘트라스트의 차이를 관찰해도 좋다. 본 실시형태에 있어서의 반도체 기판(1)은 성막 조건을 적절하게 제어해서 GaN계 반도체층(20)을 성막함으로써, 불순물 농도가 상이한 복수의 부분을 포함하도록 제 1 부분(S1)을 형성할 수 있다.
본 명세서에 있어서, GaN계 반도체층(20)의 불순물로서는, 산소 및 Si이어도 좋다. GaN계 반도체층(20)에 도입된 실리콘 및 산소는 n형 도펀트로서 작용할 수 있다. 또한, GaN계 반도체층(20)에 있어서의 산소 및 Si의 불순물 농도는, 예를 들면 이하와 같이 제어할 수 있다. 즉, 예를 들면 마스크층(12)으로서 SiO2를 사용하고 있는 경우, GaN계 반도체층(20)의 성막 중에 있어서의 온도 또는 성막 속도를 조정함으로써, SiO2로부터 GaN계 반도체층(20) 중에 산소 및 Si를 확산시킴과 아울러, 산소 및 Si의 확산량을 제어할 수 있다.
GaN계 반도체층(20)에 있어서의 불순물 농도(단위는 예를 들면, atom/cm3)는 예를 들면, 2차 이온 질량 분석법(SIMS)을 사용하고, GaN계 반도체층(20)을 Z축 방향(두께 방향)으로 분석해서 정량 측정할 수 있다.
본 실시형태에 있어서의 반도체 기판(1)에서는, GaN계 반도체층(20)을 두께 방향으로 절단한 단면(예를 들면, 상기 m면 단면)에 있어서, 제 1 부분(S1)의 불순물 농도는, 제 2 부분(S2)의 불순물 농도보다 커도 좋다.
본 실시형태에 있어서의 반도체 기판(1)에서는, GaN계 반도체층(20)은 제 1 부분(S1)에 있어서, 마스크부(121) 상에 위치한 제 3 부분(S3)과, 제 3 부분(S3)보다 GaN계 반도체층(20)의 표면측에 위치함과 아울러 제 3 부분(S3)보다 불순물 농도가 작은 제 4 부분(S4)을 갖고 있어도 좋다. 이것에 의해, 제 1 부분(S1)의 표면에 있어서의 불순물 농도를 저감할 수 있다. 따라서, GaN계 반도체층(20)의 품질을 향상시킬 수 있고, 고품질한 반도체 디바이스를 제조 가능한 반도체 기판(1)으로 할 수 있다.
본 실시형태에 있어서의 반도체 기판(1)에서는, GaN계 반도체층(20)은 제 1 부분(S1)에 있어서 GaN계 반도체층(20)의 두께 방향에 있어서의 제 3 부분(S3)과 제 4 부분(S4) 사이에 위치함과 아울러, 제 3 부분(S3)보다 불순물 농도가 큰 제 5 부분(S5)을 갖고 있어도 된다.
반도체 기판(1)에 있어서, GaN계 반도체층(20)은 X축 방향에 있어서의 측면부에 경사진 패싯부(21)를 갖고 있어도 좋다(도 1b 및 도 2b를 참조). 이 경사진 패싯부(21)는 GaN계 반도체층(20)에 있어서의 예를 들면 (11-22)면이어도 좋고, 제 5 부분(S5)의 끝면에 대응하고 있어도 좋다. 경사진 패싯부(21)를 갖도록 GaN계 반도체층(20)을 성막하는 경우, GaN계 반도체층(20)에 있어서의 경사진 패싯부(21)를 가지면서 성장한 부분이 제 5 부분(S5)이 되고 있어도 좋다. 이렇게 성장한 제 5 부분(S5)에는, 불순물이 비교적 많이 도입될 수 있다. 예를 들면, V족 원료/III족 원료비를 제어함으로써 경사진 패싯부(21)를 갖도록 GaN계 반도체층(20)을 성막할 수 있다.
경사진 패싯부(21)는 예를 들면, GaN계 반도체층(20)에 있어서의 (11-2β)면(β는 정수)이어도 좋다. 이러한 경사진 패싯부(21)를 갖도록 GaN계 반도체층(20)을 형성함으로써, 상술의 제 3 부분(S3), 제 4 부분(S4) 및 제 5 부분(S5)을 갖는 GaN계 반도체층(20)으로 하기 용이할 수 있다.
본 실시형태에 있어서의 반도체 기판(1)에서는, 제 1 부분(S1)은 GaN계 반도체층(20)의 제 1 부분(S1)의 표면에 있어서, 제 6 부분(S6)과, 제 6 부분(S6)보다 제 2 부분(S2)측에 위치함과 아울러, 제 6 부분(S6)보다 불순물 농도가 작은 제 7 부분(S7)을 갖고 있어도 좋다.
GaN계 반도체층(20)의 측면부에 있어서, 마스크부(121)로부터 증발한 불순물이 GaN계 반도체층(20) 중에 도입되기 쉽다. 그 때문에, 제 6 부분(S6)은 제 7 부분(S7)보다 불순물 농도가 커진다. 제 7 부분(S7)은 고품질한 반도체 디바이스를 제조 가능한 영역으로서 바람직하게 사용할 수 있다.
GaN계 반도체층(20)은 제 1 부분(S1)과만 겹치는, 전자 부품 형성 영역(AR10)을 갖고 있다. 반도체 기판(1)에 있어서의 전자 부품 형성 영역(AR10)은 넓은 면적을 확보할 수 있음과 아울러, 전위 밀도가 작고, 디바이스를 바람직하게 형성할 수 있다.
반도체 기판(1)에 있어서, 개구부(120)는 긴 형상을 갖고 있고, GaN계 반도체층(20)은 개구부(120)의 길이 방향을 따라서, 각각 제 1 부분(S1)과 겹치는 복수의 전자 부품 형성 영역(AR10)을 갖고 있어도 좋다. 상기 구성에 의하면, 반도체 기판(1)을 사용하고, 복수의 전자 부품을 형성할 수 있다. 즉, 전자 부품을 용이하게 대량 생산할 수 있다.
반도체 기판(1)에 있어서, GaN계 반도체층(20)은 개구부(120)의 길이 방향에 교차하는 방향을 따라서, 각각이 제 1 부분(S1)과 겹치는 복수의 전자 부품 형성 영역(AR10)을 갖고 있어도 좋다. 상기 구성에 의하면, 반도체 기판(1)을 사용하고, 보다 많은 전자 부품을 형성할 수 있다.
또한, 반도체 기판(1)은 GaN계 반도체층(20)의 표면에 위치한 전위를 포함하는 전위 영역 DA를 더 갖고, 전위 영역 DA로부터 제 2 부분(S2)의 표면 영역 FA를 뺀 차분 영역 SA는, 제 2 부분(S2)의 표면 영역 FA보다 작아도 좋다. 하지층(111)이 노출되어 있는 개구부(120)에 대응하는 제 2 부분(S2)의 표면 영역 FA를 좁게 하는 것은 전자 부품 형성 영역(AR10)을 넓게 확보하는 것으로 이어진다. 여기서, 예를 들면, 마스크부(121)의 폭을 좁게 하고, 마스크부(121)와 개구부(120)의 주기를 짧게 하는 것에 의하면, 1매의 웨이퍼로부터의 디바이스(반도체 디바이스)의 취득수를 많게 할 수 있다. 그것에 대하여 차분 영역 SA를 좁게 하는 것에 의하면, 상기 주기가 짧은 경우이어도, 전자 부품 형성 영역(AR10)의 면적을 넓게 확보하기 쉽다. 그 결과, 사이즈가 비교적 큰 디바이스를 제조하기 쉽게 할 수 있다.
반도체 기판(1)은 전위 영역 DA의 폭의 크기가, 제 2 부분(S2)의 표면 영역 FA의 폭보다 크고, 또한 제 2 부분(S2)의 표면 영역 FA의 폭의 크기의 1.3배 이하이어도 좋다. 보다 큰 전자 부품 형성 영역(AR10)을 얻기 위해서는, 표면 영역 FA로부터 확대하는 전위 영역 DA의 폭의 크기를 저감하는 것이 효과적이다. 대면적의 전자 부품 형성 영역(AR10)을 얻을 수 있으면, 보다 고출력의 발광 소자를 형성하는 것 및 보다 대전력을 제어할 수 있는 전자 소자를 형성할 수 있다. 예를 들면, 발광 소자이면, 전자 부품 형성 영역(AR10)에 발광 영역이 형성되어도 좋다.
또한, 개구부(120)는 베이스 기판(11)측의 개구폭과 GaN계 반도체층(20)측의 개구폭의 차가, 마스크부(121)의 두께보다 작아도 좋다. 그 결과, 마스크부(121) 상에 성장하는 GaN계 반도체층(20)의 면적을 크게 확보할 수 있다.
한편, 개구부(120)는 베이스 기판(11)측의 개구폭과 GaN계 반도체층(20)측의 개구폭의 차가, 마스크부(121)의 두께보다 커도 된다. 그 결과, 개구부(120)로부터 마스크부(121) 상에 성장하는 GaN계 반도체층(20)의 품질을 향상시키기 쉬워진다.
반도체 기판(1)은 베이스 기판(11)의 주 기판(110)으로서, 단결정의 Si 기판을 갖고 있어도 좋다. 이것에 의해, 이종 기판인 저렴한 Si 기판을 주 기판(110)으로서 사용하여 반도체 기판(1)을 형성할 수 있다. 이것에 의해, 반도체 디바이스의 제조 비용을 대폭 저감할 수 있다.
일반적으로, ELO법에서는, GaN 기판 또는 사파이어 기판 등의 고가의 기판 상에 GaN계 반도체층을 형성하는 경우가 많다. 그러나, 그러한 고가의 기판을 사용하는 경우, 제품 비용을 저감하는 것에 한계가 있다. 예를 들면, 마이크로 LED 디스플레이의 가격은 마이크로 LED 칩의 제조 비용에 크게 의존한다. 예를 들면, 4K 사이즈의 마이크로 LED 디스플레이에서는 2400만개의 LED 칩을 요하기 때문이다.
반도체 기판(1)을 사용하는 것에 의하면, GaN 기판 또는 사파이어 기판 상에 형성한 GaN계 반도체층을 사용해서 마이크로 LED 칩을 제조하는 경우에 비하여 마이크로 LED 칩의 제조 비용을 대폭 저감할 수 있다.
(반도체 기판의 제조 방법)
이하, 반도체 기판(1)의 제조 방법의 일례에 대해서 설명한다.
우선, 주 기판(110) 및 하지층(111)을 갖는 베이스 기판(11)을 준비한다(베이스 기판을 준비하는 공정). 하지층(111)이 AlN층을 포함하는 경우, AlN층을 형성하는 방법은 MOCVD에 한정되지 않고, 스퍼터법 등을 사용해도 좋다. 스퍼터 장치를 사용하는 경우, 저비용으로 템플레이트 기판(10)을 제작할 수 있는 등의 이점이 있다.
하지층(111)의 성막 방법은 특별히 한정되지 않고, 공지의 방법을 적당히 사용해서 주 기판(110) 상에 하지층(111)이 형성되어도 좋다.
예를 들면, MOCVD법에 의해, 주 기판(110) 상에 하지층(111)으로서 AlN층/Al0.6Ga0.4N층/GaN층의 적층체를 성막한다. 구체적인 일례의 하지층(111)에서는, AlN층의 두께는 30nm, Al0.6Ga0.4N층의 두께는 300nm, GaN층의 두께는 1∼2㎛이어도 좋다.
이어서, 본 실시형태에 있어서의 반도체 기판(1)의 제조 방법에서는, 베이스 기판(11) 상에, 개구부(120) 및 마스크부(121)를 갖는 마스크층(12)을 형성한다. (마스크층을 형성하는 공정).
마스크층을 형성하는 공정에서는, 우선, 예를 들면, 하지층(111) 상에, 플라즈마 화학 기상 성장(CVD)법 또는 스퍼터법 등에 의해 절연막(예를 들면, SiO2막과 SiN막을 적층한 막)을 형성한다. 그 후, 예를 들면, 포토리소그래피법을 사용해서 레지스트를 도포함과 아울러 패터닝한다. 이것에 의해, 스트라이프 형상의 개구부를 갖는 레지스트를 형성한다. 이어서, 예를 들면, 불산(HF), 버퍼드 불산(BHF) 등의 웨트 에천트를 사용하고, SiNx막 및 SiOx막을 부분적으로 제거한 후, 유기 세정을 행해서 레지스트를 제거한다. 이것에 의해, 베이스 기판(11) 상에 마스크층(12)이 형성된 템플레이트 기판(10)을 얻을 수 있다.
구체적인 일례의 템플레이트 기판(10)에서는, 마스크층(12)은 SiO2 막의 두께가 예를 들면 0.3㎛이며, SiO2 막 상의 SiN 막의 두께가 예를 들면, 70nm이다. 또한, 개구폭 W1이 5㎛이다. 마스크층(12)은 GaN계 반도체층(20)의 종류(성분 조성)에 대응해서 마스크부(121)의 재질 및 층구조가 선택되어도 좋다.
또한, 마스크부(121)에는 핀홀이 존재할 수 있다. 그 때문에, 성막 장치 중에서 한번 성막을 행한 후, 유기 세정 등을 행하여 다시 성막 장치에 도입하고, 동일한 막 종류를 성막해도 좋다. 그 결과, 마스크층(12)의 핀홀을 저감할 수 있다.
이상과 같이 해서, 개구부(120) 및 마스크부(121)를 갖는 마스크층(12)이 배치된 템플레이트 기판(10)을 준비한다(템플레이트 기판을 준비하는 공정). 이어서, 본 실시형태에 있어서의 반도체 기판(1)의 제조 방법에서는, 개구부(120)로 노출된 베이스 기판(11) 상으로부터 마스크부(121) 상에 걸쳐서 GaN 또는 GaN계 반도체를 포함하는 GaN계 반도체층(20)을 형성한다(반도체층을 형성하는 공정).
반도체층을 형성하는 공정에서는, 마스크부(121) 상에 위치하는 제 1 부분(S1)과, 개구부(120) 상에 위치하는 제 2 부분(S2)을 갖도록 GaN계 반도체층(20)을 형성한다. 예를 들면, 템플레이트 기판(10)을 MOCVD 장치에 장입하고, GaN계 반도체층(20)을 성막한다. 성막 조건의 일례로서는, 예를 들면, 주 기판(110)에 Si기판, 하지층(111)에 AlN층과 Al0.2Ga0.8N/Al0.8Ga0.2N의 초격자층 구조 40페어, 마스크층(12)에 SiOx막을 채용한 경우에, 기판 온도: 1120℃, 성장 압력: 50kPa, TMG(트리메틸 갈륨): 22sccm, NH3: 15slm, V/III=6000(III족 원료의 공급량에 대한, V족 원료의 공급량의 비)의 조건으로 GaN계 반도체층(20)을 성장시켜도 좋다.
구체적으로는, 반도체층을 형성하는 공정에서는, 우선, 마스크층(12)의 개구부(120)의 부분에 이니셜 성장층(시드 성장층)을 형성하고, 그 후, 이니셜 성장층으로부터 GaN계 반도체층(20)을 횡방향 성장시키는 것이 바람직하다. 이 이니셜 성장층은 GaN계 반도체층(20)을 마스크부(121) 상에 횡방향 성장시킬 때에, 기점(시드)이 되는 성장층이다. 이 이니셜 성장층의 끝은 마스크부(121)의 상면에 올라가기 직전(마스크부(121)의 테이퍼 형상을 갖는 부분(측면)의 도중) 또는 올라간 직후에 이니셜 성장층의 성막을 정지시켜도 좋다. 그 결과, GaN계 반도체층(20)을 횡방향으로 성장시킬 때에, 고속으로 성장시킬 수 있다. 이니셜 성장층은 예를 들면, 2.0㎛ 이상 3.0㎛ 이하의 높이가 되도록 형성하면 좋다.
상기한 바와 같이, 이니셜 성장층을 성막한 후에 GaN계 반도체층(20)을 횡방향 성장시킴으로써, 제 1 부분(S1)의 내부의 비관통 전위(D2)를 많게 하는(표면에 있어서의 관통 전위(D1)의 전위 밀도를 저감하는) 것이 가능하다. 또한, 제 1 부분(S1)의 내부에 있어서의 불순물 농도의 분포를 제어하는(제 3 부분(S3)∼제 5 부분(S5)을 형성하는) 것이 가능하다. 또한, 성막 중의 조건을 적당히 제어함으로써, GaN계 반도체층(20)을 Z축 방향으로 성장시키거나, X축 방향으로 성장시키거나 하는 제어가 가능하다.
이상에 의해, 템플레이트 기판(10) 상에 GaN계 반도체층(20)이 형성된 반도체 기판(1)이 얻어진다.
구체적인 일례의 GaN계 반도체층(20)에서는, 횡폭 L20(도 3에 도시)은 53㎛이다. 개구폭 W1이 5㎛인 경우, 디바이스를 형성 가능한 제 1 부분(S1)의 유효폭(길이 L12)은 24㎛가 된다. 또한, GaN계 반도체층(20)의 두께 방향에 있어서의 마스크부(121)의 표면으로부터 GaN계 반도체층(20)의 표면까지의 두께는 6㎛이었다. 또한, GaN계 반도체층(20)에 있어서의 애스펙트비는, 24㎛/6㎛=4.0으로 높아져 있다.
또한, ELO법에서는, Ga 원자의 확산 길이를 신장시킴으로써 빠른 횡방향 성막 속도를 실현할 수 있다. 본 실시형태에 있어서의 반도체 기판(1)의 제조 방법에서는, 반도체층을 형성하는 공정에 있어서의 성막 온도는 900℃ 이상 1180℃이하이면 좋다. 반도체층을 형성하는 공정에 있어서의 성막 온도는 1000℃ 이하의 비교적 저온이어도 좋다.
반도체층을 형성하는 공정에 있어서의 성막 온도를 1000℃ 이하의 비교적 저온으로 하는 경우, Ga원료 가스로서 트리에틸갈륨(TEG)을 사용해도 좋다. TEG는 저온에 있어서 유기 원료가 효율적으로 분해한다. 그 때문에, ELO법에 의한 GaN계 반도체층(20)의 빠른 횡방향 성막을 실현할 수 있다.
또한, 예를 들면, GaN계 반도체층(20)을 InGaN으로 형성하는 경우, In을 GaN에 첨가해서 InGaN층의 GaN계 반도체층(20)을 형성하지만, 이 경우에도, 저온에서의 성막을 행하는 것이 중요하다.
(그 밖의 구성)
반도체 기판(1)에 있어서, GaN계 반도체층(20)은 제 3 부분(S3)에 X축 방향의 불순물 농도의 분포가 있어도 좋다. 반도체 기판(1)에 있어서, 제 3 부분(S3)은 평면시에서 개구부(120)에 인접하는 내측부와, 평면시에 있어서 상기 내측부보다 개구부(120)로부터 멀고, 상기 내측부보다 불순물 농도가 낮은 외측부를 포함하고 있어도 좋다. 보다 상세하게는, 제 3 부분(S3)의 상기 외측부는, 상기 m면 단면에 있어서, GaN계 반도체층(20)의 끝면에 가까운 쪽(개구부(120)로부터 먼 쪽)에 위치하고 있다. 제 3 부분(S3)의 상기 내측부는, 개구부(120)에 가까운 쪽에 위치하고, 개구부(120)에 인접하고 있다. 상기 외측부는, 상기 내측부보다 불순물 농도가 낮게 되어 있어도 좋다. 제 3 부분(S3)의 불순물 농도의 분포는, SIMS에 의해 제 3 부분(S3)을 X축 방향으로 분석해서 측정할 수 있다. 제 3 부분(S3)의 불순물 농도는, 예를 들면, GaN계 반도체층(20)에 n형 도펀트로서 Si를 포함시키는 경우, GaN계 반도체층(20)의 성막 시에 Si의 공급량을 제어함으로써, 제 3 부분(S3)에 불순물 농도의 분포를 초래할 수 있다.
제 3 부분(S3)에서는, 상기 외측부쪽(개구부(120)로부터 먼 쪽)이 비교적 낮은 불순물 농도로 되어 있다. 그 때문에, 제 1 부분(S1)의 표면에 있어서 전자 부품 형성 영역(AR10)을 설정하는 위치를 선택함으로써, 상기 전자 부품 형성 영역(AR10)의 반대측의 GaN계 반도체층(20)의 표면에 있어서의 불순물 농도를 변화시킬 수도 있다.
또한, 제 4 부분(S4), 제 5 부분(S5)에 있어서도, X축 방향의 불순물 농도의 분포가 있어도 좋다. 이 경우는, 제 4 부분(S4)은 상기 m면 단면에 있어서, GaN계 반도체층(20)의 끝면에 가까운 쪽(개구부(120)로부터 먼 쪽; 외측부)이, 개구부(120)에 가까운 쪽(내측부)보다 불순물 농도가 낮게 되어 있어도 좋다. 또한, 제 5 부분(S5)은 상기 m면 단면에 있어서, GaN계 반도체층(20)의 끝면에 가까운 쪽(개구부(120)로부터 먼 쪽; 외측부)이 개구부(120)에 가까운 쪽(내측부)보다 불순물 농도가 낮게 되어 있어도 좋다.
본 개시의 일형태에 있어서의 반도체 기판은 베이스 기판과, 상기 베이스 기판 상에 위치함과 아울러, 개구부 및 마스크부를 갖는 마스크층과, 상기 개구부에 노출된 상기 베이스 기판 상으로부터 상기 마스크부 상에 걸쳐서 위치하고 있는, GaN계 반도체를 포함하는 반도체층을 구비하고 있다. 상기 반도체층은 상기 마스크부 상에 위치하고 있는 제 1 부분과, 상기 개구부 상에 위치하고 있는 제 2 부분을 갖는다. 상기 반도체층을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도는, 상기 제 2 부분보다 상기 제 1 부분쪽이 크다. 상기 제 1 부분의 표면은 전자 부품 형성 영역을 갖고 있다.
종래, GaN계 반도체층의 더욱 품질 향상이 강하게 요구되고 있다. 본 개시의 일형태에 의하면, 제 1 부분의 관통 전위 밀도를 저감시키고, 반도체층의 품질을 향상시킬 수 있다. 그리고, 고품질의 반도체 디바이스를 제조 가능한 반도체 기판을 제공할 수 있다.
[실시형태 2]
본 개시의 다른 실시형태에 대해서, 이하에 설명한다. 또한, 설명의 편의 상, 상기 실시형태에서 설명한 부재와 같은 기능을 갖는 부재에 대해서는, 같은 부호를 부기하고, 그 설명을 반복하지 않는다. 이후의 실시형태에 있어서도 동일하다.
본 실시형태에서는, 실시형태 1에 기재된 반도체 기판(1)을 사용해서 제조되는 반도체 디바이스에 대해서, 도면을 참조해서 설명한다.
도 4는 본 개시의 일례에 있어서의 디바이스 적층 구조(30)를 형성한 반도체 기판(1)에 대해서 설명하기 위한 단면도이다. 도 5는 디바이스 적층 구조(30)에 대해서 설명하기 위한 단면도이고, 도 4의 일부를 확대한 도면이다.
도 4 및 도 5에 나타내는 바와 같이, 반도체 기판(1)을 사용해서 디바이스를 제작하는 경우, 반도체 기판(1) 상에 디바이스 적층 구조(30)를 성막한다. 디바이스 적층 구조(30)는 GaN계 반도체층(20)과, 활성층(31)과, 전자 블록킹층(32)과, p형 GaN계 반도체층(33)을 갖고 있다.
(디바이스 적층 구조가 LED인 경우)
일례로서, 반도체 기판(1)의 제 1 부분(S1)의 표면 상에 형성되는 디바이스 적층 구조(30)가 LED인 경우에 대해서 이하에 설명한다. 이 경우, 활성층(31)은 예를 들면, 5∼6주기의 구조를 지니는 MQW(Multi-Quantum Well: InGaN/GaN)이다. 활성층(31)에 있어서의 In 조성은 목적으로 하는 발광 파장에서 상이해도 좋고, 예를 들면, 청색(파장 450nm 부근)이면 15∼20% 정도의 In 농도, 녹색(파장 530nm 부근)이면 30% 정도의 In 농도로 적당히 설정된다.
전자 블록킹층(32)은 예를 들면, AlGaN층이며, 상기 AlGaN층은 일반적으로는 15∼25%정도의 Al 조성이고, 두께가 5∼25nm이다. p형 GaN계 반도체층(33)은 예를 들면, GaN층이며, 상기 GaN층은 예를 들면, 두께가 0.1∼0.3㎛이다.
도시를 생략하지만, 디바이스 적층 구조(30)는 p형 GaN계 반도체층(33)의 표면에 10nm 정도의 P++층(Mg 도펀트의 하이 도프층)을 형성해도 좋다. GaN계 반도체층(20) 및 디바이스 적층 구조(30)는 MOCVD 장치로부터 인출하지 않고 연속해서 성막해도 좋다. 또한, 반도체 기판(1)의 표면을 연마해서 평탄화하기 위해서, GaN계 반도체층(20)을 성막 후, MOCVD 장치 또는 각종 성막 장치로부터 반도체 기판(1)을 인출해도 좋다. 그 후, GaN계 반도체층(20)의 표면을 연마 또는 CMP(Chemical mechanical polish) 등에 의해 평탄화하고나서, 다시, 반도체 기판(1)을 상기 성막장치 중에 넣고, 디바이스 적층 구조(30)를 성막해도 좋다.
각종 성막 장치로서는, 스퍼터 장치, 리모트 플라즈마 CVD 장치(RPCVD), PSD(Pulse Sputter Deposition) 장치 등이 열거된다. 리모트 플라즈마 CVD 장치 및 PSD 장치 등은 저온 성막이 가능함과 아울러, 수소를 캐리어 가스로서 사용하지 않기 때문에, 저저항의 p형 GaN계 반도체층(33)을 얻을 수 있다.
또한, 반도체 기판(1)의 표면을 연마 또는 CMP하는 전후에서, 사용하는 성막장치의 종류를 변경해도 좋다.
GaN계 반도체층(20)을 성막한 후, 성막 장치로부터 인출해서 연마 등을 행한 경우, GaN계 반도체층(20)과 활성층(31) 사이에, n형 GaN계 반도체층을 삽입해도 좋다. n형 GaN계 반도체층의 두께는 0.2∼4㎛ 정도가 적절하다.
본 개시의 일형태에 있어서의 반도체 기판(1)을 사용하고, 면발광 디바이스를 제작하는 것도 가능하다. 면발광 레이저 디바이스를 제작하는 경우, 기본적인 디바이스 적층 구조(30)는 LED와 유사하고 있고, 후술하는 디바이스 프로세스가 다소 상이하다.
(디바이스 적층 구조가 레이저 다이오드인 경우)
다른 일례로서, 반도체 기판(1)의 제 1 부분(S1)의 표면 상에 형성되는 디바이스 적층 구조가 레이저 다이오드(LD: 레이저 다이오드)인 경우에 대해서 이하에 설명한다. 본 예의 디바이스 적층 구조는, 상술한 LED의 경우와 유사하고 있음과 아울러 일반적인 LD의 구조이어도 좋은 점으로부터, 도시를 해서 상세하게 설명하는 것은 생략한다. 개략적으로는, LD의 경우에 있어서의 디바이스 적층 구조는, 활성층(31)의 상하에, p형 및 n형의 광 가이드층이 추가된다. 이 광 가이드층은 두께가 50nm 정도, In 조성 3∼10% 정도의 InGaN층이다.
또한, LD의 경우에 있어서의 디바이스 적층 구조는, p형의 광 가이드층, 활성층(31) 및 n형의 광 가이드층을 끼우도록, 상기 p형의 광 가이드층의 외측에 p형의 광 클래드층이 추가되고, 상기 n형의 광 가이드층의 외측에 n형의 광 클래드층이 추가된다. 상기 광 클래드층으로서는, GaN계 반도체층, AlGaN계 반도체층 또는 AlInGaN계 반도체층이 선택되어도 좋다. 상기 p형의 광 클래드층은 두께가 0.4∼1.0㎛이어도 좋다. 또한, 상기 n형의 광 클래드층은 두께가 0.8∼2.0㎛이어도 좋다.
LD의 경우에 있어서의 디바이스 적층 구조의 각 부는, 제작하고 싶은 디바이스의 목적, 용도에 의해 적당히 최적화해도 좋다.
본 개시의 일형태에 있어서의 반도체 기판(1)을 사용하고, 일반적인 레시피(성막 조건: 예를 들면 MOCVD의 성막 레시피)를 사용해서 디바이스 적층 구조(30)를 제조할 수 있다. 그 때문에, 새롭게 성막 조건의 최적화를 행할 필요가 없다. 물론, 본 개시의 일형태에 있어서의 반도체 기판(1)을 사용하고, 성막 조건의 최적화를 행해도 좋다.
또한, 상기의 예에 한정되지 않고, GaN계 반도체층(20) 상에는, 다양한 디바이스 적층 구조(30)를 성막하는 것이 가능하다.
(디바이스 적층 구조에의 디바이스 프로세스)
다음에, 반도체 기판(1) 상에 형성된 디바이스 적층 구조(30)에 대하여 디바이스 프로세스를 행하는 공정에 대해서 설명한다. 반도체 기판(1)을 사용해서 디바이스를 형성하는 경우, 일반적인 디바이스 프로세스를 적용할 수 있는 것이 메리트가 된다.
도 6은 LED를 제조하는 디바이스 프로세스의 일례에 대해서 설명하기 위한 도면이다. 이하에서는, 설명의 편의 상, 반도체 기판(1)에 디바이스 적층 구조(30)를 성막하고, 디바이스 적층 구조(30)의 표면에 전극을 형성한 후의 상태의 부재를, 제 1 중간 디바이스(50)라고 부른다.
도 6a에 나타내는 바와 같이, 제 1 중간 디바이스(50)는 디바이스 적층 구조(30)의 표면에 p형 전극부(17) 및 n형 전극부(18)를 갖고 있다. p형 전극부(17)는 p형의 컨택트 전극 및 패드 전극을 포함한다. n형 전극부(18)는 n형의 컨택트 전극 및 패드 전극을 포함한다. 본 예에 있어서의 제 1 중간 디바이스(50)는 편면(2) 전극 구조(p형 전극부(17) 및 n형 전극부(18)의 두개가 편측의 면에 형성되는 구조)이다.
n형 전극부(18)가 형성되는 영역은 사전에 포토리소그래피 프로세스 및 드라이 에칭 프로세스에 의해 n형 GaN계 반도체층이 노출되어 있고, 그 표면에 n형 전극부(18)가 형성되어 있다. 일례에서는, n형 전극부(18)는 n형의 컨택트 전극으로서 Ti/Al 전극, 패드 전극으로서 Mo/Au 등이 사용되고, 도금법 등에 의해 형성된다.
p형 전극부(17)는 p형 GaN계 반도체층(33) 상에 형성된다. 일례에서는, p형의 컨택트 전극으로서 Ag/Ni전극 등이 사용되고 있다. p형 전극부(17)에 있어서의 Ag전극은 p형 반도체층에 접하고 있고, 활성층으로부터의 광을 이면에 반사하기 위한 반사층의 역활을 다한다. p형 전극부(17)에 있어서의 전극 패드로서는, W/Au등이 사용된다. p형 전극부(17)는 도금법 등에 의해 형성된다.
상기한 바와 같이, n형 컨택트 전극은 드라이 에칭되어서, p형 컨택트 전극보다 낮은 위치에 형성된다. 그 때문에, n형 컨택트 전극 상에 형성되는 패드 전극은 두껍게 형성되고, n형 전극의 패드 표면의 높이와, p형 전극의 패드 표면의 높이를 같이 해도 좋다. 이것에 의해, 그 후의 캐리어 기판에의 본딩 시의 접합이 매우 용이하고, 캐리어 기판에의 본딩을 행하는 공정에 있어서의 제품 수율을 높게 할 수 있다.
(박리 프로세스)
상기한 바와 같이, 반도체 기판(1) 상에 디바이스 적층 구조(30)를 성막하고, 또한, 디바이스 적층 구조(30)에 대하여 디바이스 프로세스를 행한 시점에서, 제 1 중간 디바이스(50)는 기능한다. 그러나, GaN계 반도체를 사용한 발광 소자에서는, 활성층으로서 기능하는 GaN계 반도체층(20)으로부터 발하는 광을 이종 기판(예를 들면, 실리콘 기판)이 흡수해버리기 때문에, 이종 기판으로부터 디바이스의 칩이 박리되어도 좋다.
박리 방법은 복수 생각되지만, 여기에서는, 박리 프로세스의 일례로서, 기상 에칭법을 사용해서 박리하는 방법에 대해서 도 6b 및 도 6c를 사용해서 설명한다.
본 개시의 일형태에 있어서의 반도체 기판(1)에서는, GaN계 반도체층(20)과 베이스 기판(11)은 개구부(120)에 있어서 화학 결합하고 있다. 한편, GaN계 반도체층(20)과 마스크부(121)는 약한 힘(예를 들면, 반데르발스력)으로 결합하고 있다. 그 때문에, GaN계 반도체층(20)에 있어서의 평면시에 있어서 개구부(120)와 겹치는 부분과, GaN계 반도체층 GaN계 반도체층(20)과 베이스 기판(11)(하지층(111))과의 결합부를 기상 에칭에 의해 제거한다. 이것에 의해, GaN계 반도체층(20) 및 디바이스 적층 구조(30)를 용이하게 템플레이트 기판(10)으로부터 박리할 수 있다.
도 6b는 도 6a에 나타내는 제 1 중간 디바이스(50)에 대해서 에칭 처리를 행한 후의 제 2 중간 디바이스(51)의 양자를 모식적으로 나타내는 단면도이다.
도 6b에 나타내는 바와 같이, 개구부(120)의 상방에 있어서의 GaN계 반도체층(20) 및 디바이스 적층 구조(30)의 부분을 기상 에칭에 의해 새겨 넣는다. 이 때, 적어도 마스크부(121)의 일부가 노출되도록 개구부(120) 상의 GaN계 반도체층(20)을 에칭한다. 즉, 에칭 깊이로서는, GaN계 반도체층(20)의 두께보다 깊게 에칭되어도 좋다. 또한, 개구부의 폭 W1보다 에칭 영역의 상부의 개구폭 J가 넓어지도록(W1<J) 새겨 넣어도 좋다. 이것에 의해, 개구부(120)에 있어서의 GaN계 반도체층(20)과 베이스 기판(11)의 결합부도 기상 에칭에 의해 제거된다.
GaN계 반도체층(20)과, 디바이스 적층 구조(30)와, 1개의 p형 전극부(17)와, 1개의 n형 전극부(18)를 포함하는 하나의 유닛을 발광 소자(40)라고 부른다.
도 6c는 스탬프(55)를 사용해서 발광 소자(40)를 마스크부(121)로부터 박리하는 양자를 나타내는 단면도이다.
도 6c에 나타내는 바와 같이, 스탬프(55)를 사용하고, 발광 소자(40)를 마스크부(121) 상에서 용이하게 박리할 수 있다. 스탬프(55)는 점탄성 엘라스토머 스탬프, PDMS(Polydimethylsiloxane) 스탬프 또는 정전 접착 스탬프 등이어도 좋다. 이와 같이, 마스크부(121) 상으로부터 발광 소자(40)를 직접 박리할 수 있는 것은 공업적으로, 비용 및 스루풋 등의 면에서 대단히 큰 이점을 갖는다.
박리해서 얻어진 발광 소자(40)(예를 들면, 마이크로 LED 소자)의 표면에 대해서, CL법에 의해 결함 상태를 측정한 바, 발광 소자(40)의 발광 영역에 있어서, 암점 및 암선은 관측되지 않았다.
(회로 기판 상에의 실장)
베이스 기판(11)으로부터 분리된 발광 소자(40)를 전기 배선된 실장 기판에 전사 실장하는 방법에 대해서 설명한다. 여기에서는, 마이크로 LED 디스플레이를 예로 설명한다.
스탬프 등이 갖는 접착력에 의해, 선택적으로 박리된 발광 소자(LED)(40)는 일단, 다른 중간 플레이트(도시 생략)에 배치된다. 발광 소자(40)는 재전사되는 것에 의해 상하를 역전시켜서, 플립 칩으로 회로 기판 상에 실장된다. 도 7은 발광 소자(40)를 플립 칩에 의해 회로 기판(201) 상에 실장한 구성예를 나타내는 단면도이다.
도 7에 나타내는 바와 같이, 반사층(202)이 표면에 형성된 회로 기판(201)(예를 들면, TFT 기판)을 사용하고, 회로 기판(201)의 상층에, 칩을 유지하기 위한 점착층(203)과, p형용 배선 전극(204)과 n형용 배선 전극(205)을 배치한다. 이러한 회로 기판(201)에 발광 소자(40)를 플립 칩 실장한다. 이것에 의해 발광 소자(40)와 회로 기판(201)을 전기적으로 접속한다.
도 8은 발광 소자(40)가 회로 기판(201)에 실장된 마이크로 LED 디스플레이(400)의 일부를 나타낸 도면이다. 도 8에 나타내는 바와 같이, 마이크로 LED 디스플레이를 제작하는 경우에는, 청색(B), 녹색(G), 적색(R)으로 발광하는 LED 칩(410)을 회로 기판(201)에 실장한다. 그 때문에, RGB 각각의 LED 칩을 개별의 반도체 기판(1)에 제작한다. 상술한 바와 같이, RGB 각각의 발광 소자(40)를 제조하고, 발광 소자(40)를 회로 기판(201)에 실장한다. 디스플레이 사이즈에 따라서 이것들의 작업을 반복함으로써 마이크로 LED 디스플레이를 제작할 수 있다.
또한, 상기의 예에서는, 마이크로 LED 소자 및 마이크로 LED 디스플레이를 예시해서 설명했지만, 반도체 기판(1)을 사용하고, 예를 들면, 패브리페로 타입의 레이저 및 면 발광 레이저(VCSEL)를 제작할 수도 있다.
상술한 바와 같이, 반도체 기판(1)을 사용하고, 발광 소자(40) 등의 각종 전자 부품을 제조할 수 있다. 반도체 기판(1)을 구비하는 전자 부품으로서는, 예를 들면, LED, 레이저 등의 광반도체 소자가 열거된다. 또한, 그러한 전자 부품을 구비하는 전자 기기도 본 개시의 범주에 속한다. 이 전자 기기로서는, 휴대형 정보 단말, 디스플레이(텔레비전 등), 프로젝터 등이 열거된다.
[실시형태 3]
본 개시의 다른 실시형태에 대해서, 도 9를 참조해서 이하에 설명한다. 도 9는 GaN계 반도체층(20)의 횡방향 성장의 일례를 나타내는 단면도이다.
본 실시형태에서는, 복수의 개구부(120)를 갖는 마스크층(12A)을 사용해서 GaN계 반도체층(20)을 성막하는 예에 대해서 설명하지만, 이것에 한정되지 않는다. 다른 실시형태에 있어서도 마찬가지로 GaN계 반도체층(20)이 성막되어도 좋다.
마스크층(12)의 개구부(120)로 노출되는 하지층(111)의 부분을 시드부(112)라고 부른다. GaN계 반도체층(20)은 시드부(112)를 기점으로 해서, ELO법에 의해 형성된다.
도 9에 나타내는 바와 같이, 개구부(120)와 겹치는 시드부(112) 상에, 이니셜 성장층 SL을 형성하고, 그 후, 이니셜 성장층 SL로부터 GaN계 반도체층(20)을 횡방향 성장시키는 것이 바람직하다. 이니셜 성장층 SL은 GaN계 반도체층(20)의 횡방향 성장의 기점이 된다.
GaN계 반도체층(20)의 성막에 있어서는, 이니셜 성장층 SL의 엣지가 마스크부(121)의 상면에 올라가기 직전(마스크부(121)의 측면 상단에 접하고 있는 단계) 또는 마스크부(121)의 상면에 오른 직후의 타이밍에서 이니셜 성장층 SL의 성막을 정지한다(즉, 이 타이밍에서, ELO 성막 조건을, c축 방향 성막 조건으로부터 a축 방향 성막 조건으로 스위칭한다). 이렇게 하면, 이니셜 성장층 SL이 마스크부(121)로부터 약간 돌출되어 있는 상태에서 횡방향 성막을 행하기 때문에, GaN계 반도체층(20)의 두께 방향에의 성장에 재료가 소비되는 것을 저감하고, 효과적으로 GaN계 반도체층(20)을 고속으로 횡방향 성장시킬 수 있다. 이니셜 성장층 SL은 예를 들면, 2.0㎛ 이상 3.0㎛ 이하의 두께로 형성되면 좋다.
도 9와 같이 이니셜 성장층 SL을 성막한 후에 GaN계 반도체층(20)을 횡방향 성장시킴으로써, 제 1 부분(S1) 내부의 비관통 전위를 많게 하는(제 1 부분(S1) 표면에 있어서의 관통 전위 밀도를 저감하는) 것이 가능하다. 또한, 제 1 부분(S1) 내부에 있어서의 불순물 농도(예를 들면, 실리콘, 산소)의 분포를 제어할 수 있는다. 또한, GaN계 반도체층(20)의 성막 중의 조건을 적당히 제어함으로써, GaN계 반도체층(20)을 Z방향(c축 방향)으로 성장시키거나, X방향(a축 방향)으로 성장시키거나 하는 제어가 가능하다.
도 9에 나타내는 바와 같이, 본 실시형태에 있어서의 반도체 기판(1)에서는, GaN계 반도체층(20)의 제 1 부분(S1)이 평면시에 있어서, 개구부(120)와 마스크부(121)의 중앙(125) 사이에 위치하고 있다. 또한, 본 실시형태에 있어서의 반도체 기판(1)에서는, GaN계 반도체층(20)은 마스크부(121) 상에 있어서의 개구부(120)와 마스크부(121)의 중앙(125) 사이에 위치하는 엣지면(엣지)(20e)을 갖고 있다.
또한, 복수의 GaN계 반도체층(20)을 형성한 후에, GaN계 반도체층(20)의 표면을 연마 또는 CMP 해도 좋다(보다 상세하게는, 후술의 실시형태 4를 참조). 이것에 의해, GaN계 반도체층(20)의 표면의 평탄성을 개선하고, GaN계 반도체층(20)의 표면에 있어서의 높이의 면내 분포를 개선할 수 있다. 그 결과, 이것에 의해, 디바이스 적층 구조(30)를 형성할 때의 각 층의 면내 분포가 억제되어, 제품 수율을 효과적으로 개선할 수 있다. 또한, GaN계 반도체층(20)의 표면을 연마하는 경우에는, 개구부(120)의 개구폭(W1)이 0.1㎛ 이상이어도 좋다.
[실시형태 4]
본 개시의 다른 실시형태에 대해서, 이하에 설명한다.
실시형태 1에 기재된 반도체 기판(1)에서는, 1개의 개구부(120)로부터 성장한 단일개의 GaN계 반도체층(20)을 갖는 반도체 기판(1)에 대해서 설명했다. 이것에 대하여, 본 실시형태에서는, 복수의 개구부(120)를 갖는 마스크층(12A)을 사용해서 성막함으로써, 복수의 GaN계 반도체층(20)이 회합해서 형성된 GaN계 반도체층(20A)을 갖는 반도체 기판(1A)에 대해서 설명한다.
도 10은 본 실시형태에 있어서의 반도체 기판(1A)에 대해서 설명하기 위한 도면이다.
도 10a에 나타내는 바와 같이, 우선, 베이스 기판(11) 상에 마스크층(12A)을 형성함으로써 템플레이트 기판(10A)을 제작한다. 마스크층(12A)은 복수의 개구부(120)를 갖고 있다. 마스크층(12A)은 베이스 기판(11) 상에 형성된 복수의 마스크부(121), 및 마스크부(121) 사이에 형성된 슬릿 형상의 복수의 개구부(120)를 갖고 있다. 즉, 마스크층(12A)은 복수의 마스크부(121)가 스트라이프 형상으로 설치되어 있어도 좋다.
마스크층(12A)은 예를 들면, 1개의 마스크부(121)에 있어서의 X축 방향의 길이(즉 마스크 폭 L31)가 25㎛ 이상 200㎛ 이하이어도 좋다. 바꿔 말하면, 마스크층(12A)은 예를 들면, 복수의 개구부(120)의 X축 방향에 있어서의 피치가 25㎛ 이상 200㎛ 이하이어도 좋다.
마스크층(12A)은 개구부(120)의 개구폭 W1이 0.5㎛ 이상 20㎛ 이하이어도 좋고, 1㎛ 이상 5㎛ 이하이어도 좋다. 마스크층(12A)은 예를 들면, 개구폭 W1이 6㎛ 이상 7㎛ 이하이어도 좋고, 3㎛ 이상 5㎛ 이하이어도 좋다.
구체적인 일례에서는, 마스크부(121)의 폭 L31은 50㎛이고, 개구부(120)의 개구폭 W1은 5㎛이지만, 이것에 한정되는 것은 아니다.
도 10b에 나타내는 바와 같이, 템플레이트 기판(10A) 상에, GaN계 반도체층(20)을 성막시킨다. 이 때, 복수의 개구부(120)의 각각에 있어서 노출되어 있지 않는 하지층(111)의 표면(시드부(112); 도 9 참조)을 기점으로 해서, 복수의 GaN계 반도체층(20)이 성장한다. 복수의 GaN계 반도체층(20)의 각각이 성장함으로써, 어떤 개구부(120)로부터 횡방향 성장한 GaN계 반도체층(20)과, 상기 개구부(120)의 인접한 개구부(120)로부터 횡방향 성장한 다른 GaN계 반도체층(20)가 회합한다. 이것에 의해, 템플레이트 기판(10A) 상에, 마스크층(12A)을 덮는 일체의 GaN계 반도체층(20A)이 형성되어, 반도체 기판(1A)이 제조된다.
도 10c에 나타내는 바와 같이, 반도체 기판(1A)은 인접한 GaN계 반도체층(20)이 서로 회합해서 형성된 GaN계 반도체층(20A)을 갖고 있다. GaN계 반도체층(20A)은 제 1 부분(S1)에 인접하는 회합부(25)를 갖는다. GaN계 반도체층(20A)은, 마스크부(121) 상에 엣지면(20e)(도 9 참조)을 갖지 않는 일체 형상이며, 평면시에서 마스크부(121)의 중앙(125)과 겹치는 공극(중공부)(60)을 포함한다. 반도체 기판(1A)은, GaN계 반도체층(20A)에 있어서의 회합부(25)에 공극(Void)(60)이 형성되도록 성막 조건, 마스크 폭 등을 제어해서 제조된 것이다. 반도체 기판(1A)에 있어서, 제 1 부분(S1)은 평면시에 있어서의 개구부(120)와 공극(60) 사이에 위치한다.
공극(60)은 GaN계 반도체층(20)과 마스크부(121) 사이에 있어서, 마스크부(121)의 표면 상에 위치하고 있다. 공극(60)의 형상은 단면 시에 있어서 삼각형상에 가깝고, 마스크부(121)의 표면 측으로 넓어지는 형상이 되어 있다. 바꾸어 말하면, 공극(60)은 마스크부(121)의 표면에 근접하는 방향을 향해서 폭이 넓어지는 형상이다. 이러한 삼각 형상의 공극(60)을 회합부(25)에 형성하는 것은 GaN계 반도체층(20A)의 내부 응력을 대폭 저감하는 효과가 있다. 공극(60)은 Y축 방향으로 연장되어 있고, 각추 형상이라고도 말해진다.
통상, 마스크부(121)에 사용되는 재질(SiO2 또는 SiN)의 열팽창 계수는 GaN계 반도체에 비해서 작다. 그 때문에, 1000℃ 정도의 성막 온도에서 GaN계 반도체층(20A)를 성막한 후, 실온으로 강온할 때에, GaN계 반도체층(20A)은 마스크부(121)와의 열팽창 계수의 차이로부터 크랙이 생기는 경우가 있다.
이것에 대하여, 삼각 형상의 공극(60)을 형성하도록 회합시켜서 GaN계 반도체층(20A)을 형성하면, 상기와 같은 크랙이 발생할 가능성을 효과적으로 저감시킬 수 있다. 도 10c에 나타내는 바와 같이, 공극(60)의 폭은 V1로 표기하고 있고, 또한 공극(60)의 높이는 V2로 표기하고 있다. 또한, 공극(60)의 정부로부터, GaN계 반도체층(20)의 표면까지의 거리는 L40으로 하고 있다.
또한, 도 10c에 나타내는 바와 같이, 반도체 기판(1A)은, 공극(60)의 상방에 있어서의 GaN계 반도체층(20A)의 표면에, 얕은 패임(오목부) p를 포함하고 있어도 좋다. 오목부 p의 깊이는, 10nm 이상 200nm 이하이어도 좋다. 오목부 p는 평면시에서, 공극(60)과 겹치도록 위치하고 있어도 되고, 즉, 오목부 p가 형성되는 바로 아래에는 공극(60)이 존재하고 있어도 좋다. 공극(60)이 GaN계 반도체층(20A)의 내부 응력을 완화하고 있음으로써, 오목부 p가 형성된다고 생각된다. 그 때문에, 반도체 기판(1A)은, GaN계 반도체층(20A)의 표면에 오목부 p가 형성되어 있어도 좋다.
공극(60)의 높이 V2는 1㎛ 이상이면, 유효하게 GaN계 반도체층(20A)의 내부응력을 완화할 수 있다. 또한 공극(60)의 폭 V1(단면 시에 있어서, 마스크부(121) 상에 GaN계 반도체층(20)이 형성되어 있지 않은 영역의 폭)은 1㎛ 이상이어도 좋고, 2㎛ 이상이어도 좋다.
GaN계 반도체층(20A)의 성막 조건에 따라서는, 공극(60)의 높이 V2는 인접한 GaN계 반도체층(20)이 회합했을 때의 GaN계 반도체층(20)의 두께에 대응한다. 공극(60)의 높이 V2를 15㎛ 이하로 낮게 하도록 마스크부(121)의 마스크폭 또는 성막 조건이 조정되어도 좋다. 이것은 인접한 GaN계 반도체층(20)이 회합했을 때의 GaN계 반도체층(20)의 두께가 15㎛를 초과하면, 2개의 GaN계 반도체층(20)이 근접했을 때, 2개의 GaN계 반도체층(20) 사이로의 성막 원료의 공급이 부족되는 경우가 있고, 이 경우, 2개의 GaN계 반도체층(20)이 서로 회합하지 않는 경우가 있기 때문이다.
또한, 마스크부(121)의 마스크 폭 L31이 25㎛보다 큰 마스크층(12A)이 형성된 템플레이트 기판(10A)을 사용한 경우, 인접한 GaN계 반도체층(20)이 회합했을 때의 GaN계 반도체층(20)의 두께를 13㎛ 이하로 하는 경우에는, 더욱 메리트가 있다. 이것에 대해서 이하에 설명한다.
도 11은 반도체 기판(1A)에 있어서의 GaN계 반도체층(20)의 성막 시의 양자에 대해서 설명하기 위한 도면이다.
도 11a에 나타내는 바와 같이, 예를 들면, 인접한 GaN계 반도체층(20)의 두께가 커지면, 그것들의 GaN계 반도체층(20)의 두께가 서로 상이할 수 있다. 이것은 마스크층(12A)으로서 폭이 넓은 마스크를 사용하는 경우에 문제가 되기 쉽다. 이것은 GaN계 반도체층(20)의 횡방향으로 성막하는 거리가 길어지기 때문이다.
인접한 GaN계 반도체층(20)의 두께가 서로 다른 경우, 높이 갭 G가 생기는 경우가 있다. 이 경우, GaN계 반도체층(20A)은, 인접한 GaN계 반도체층(20)을 회합시키면, 높이 갭 G를 메우도록 성막이 진전되어서 형성된다. GaN계 반도체층(20A)은 인접한 GaN계 반도체층(20)의 회합 부분(회합부(25))에, 상술한 공극(60)과 회합 시에 발생한 결함을 많이 포함하는 결함 집중부(70)가 형성된다. 결함 집중부(70)는 도 3의 제 1 부분(S1)에 포함되지 않는 것으로 한다.
여기서, 높이 갭 G가 크면 클수록, 회합 후에 성장한 GaN계 반도체층(20A)의 회합부(25)에 형성되는 결함 집중부(70)의 폭(도 11c에 나타내는 W2)이 크게 되는 것이 확인되었다. 그리고, 공극(60)의 높이 V2를 13㎛ 이하로 한 경우에는, 이 높이 갭 G를 작게 제어할 수 있음과 아울러, 결함 집중부(70)의 폭 W2를 10㎛ 이하로 억제할 수 있는 것을 확인했다. 인접한 GaN계 반도체층(20)이 회합했을 때의 GaN계 반도체층(20)의 두께를 13㎛ 이하로 함으로써, 공극(60)의 높이 V2를 13㎛ 이하로 할 수 있다. 결함 집중부(70)의 폭 W2를 10㎛ 이하로 억제하는 것에 의하면, 디바이스를 형성 가능한 제 1 부분(S1)의 유효폭 f를 넓게 취할 수 있다. 그 결과, 디바이스 제작에 있어서 제품 수율을 개선할 수 있다.
이상과 같은 반도체 기판(1A)은, 상기 실시형태 1과 마찬가지로, 디바이스가 형성 가능한 고품위한 저전위 영역(AR1)(도 1 참조)의 면적을 넓게 확보할 수 있다. 그 결과, 고품질한 반도체 디바이스를 제조 가능한 반도체 기판(1A)을 제공할 수 있다.
(연마에 대해서)
상술한 바와 같이, 높이 갭 G가 발생하면, GaN계 반도체층(20A)의 표면 형태가 악화할 수 있다. 또한, 높이 갭 G가 지나치게 크면, 높이 갭 G에 기인하는 GaN계 반도체층(20A)의 표면의 단차를, 그 후의 활성층 등의 성막에 의해 메울 수 없을 경우도 있다.
그 때문에, GaN계 반도체층(20A)의 표면을 연마 또는 CMP해도 좋다. 이것에 의해, GaN계 반도체층(20A)의 표면의 평탄성을 개선하고, GaN계 반도체층(20A)의 표면에 있어서의 높이의 면내 분포를 개선할 수 있다.
또한, 높이 갭 G가 존재한 상태에서 GaN계 반도체층(20)이 회합한 경우, 결함 집중부(70)의 폭 W2는 공극(60)의 정부로부터 GaN계 반도체층(20A)의 표면까지의 두께(거리 L40, 도 10c 참조)와 상관이 있다. GaN계 반도체층(20)의 회합 직후로부터, 결함 집중부(70)의 폭 W2는 확대해간다. 그 때문에, 상기 거리 L40은 12㎛ 이하이어도 되고, 6㎛ 이하이어도 된다. 연마 또는 CMP하는 것에 의하면, 상기 거리 L40을 작게 할 수 있다.
GaN계 반도체층(20A)을 연마하는 경우, 연마하는 두께 M은 M>h(반도체 기판(1A)에 있어서의 두께가 가장 얇은 GaN계 반도체층(20)과, 두께가 가장 두꺼운 GaN계 반도체층(20)의 두께의 차를 h라 정의한다)이어도 좋다. 또한, 프로세스 우도를 확보하는 관점에서, M>(h+0.2)㎛이어도 좋다. 이것에 의해, 표면 높이가 균일한 반도체 기판(1A)을 얻을 수 있다.
GaN계 반도체층(20A)의 연마는, 예를 들면, 래핑 연마나 버프 연마이어도 좋다. 이 경우, 연마제는, 예를 들면, 콜로이달 실리카 또는 산화재 또는 이것들의 혼합물을 포함하고 있어도 된다. 예를 들면, 연마제에 콜로이달 실리카와 산화재의 혼합물을 사용한 경우, GaN계 반도체층(20A)의 표면층(표층)의 극소수 Å을 산화해서 변질층을 형성함과 아울러, 상기 변질층을 숫돌가루의 기계적 작용에 의해 제거할 수 있어 연마 시간을 단축할 수 있다.
또한, 연마에 의해, GaN계 반도체층(20A)의 표면을 깎아내거나, 용해하거나 함으로써, GaN계 반도체층(20A)의 표면을 평탄화해도 된다.
또한, 연마 기술로서는, CARE(Catalyst Surface Referred Etching)법이라고 불리는 연마 방법을 사용해도 된다. CARE법을 채용하는 경우, 2개 공정에 의해 GaN계 반도체의 표면을 평탄화할 수 있다.
이 경우, 우선, 광전기 화학 반응을 이용하고, GaN계 반도체층(20A)의 표면을 연마한다. 구체적으로는, 예를 들면, 표면에 SiO2를 증착한 촉매 패드 및 연마 중에 자외광원(Hg-Xe 광원: GaN의 밴드갭보다 짧은 파장의 광)을 투과 가능한 석영제의 연마 테이블을 사용하고, 상기 자외광을 조사하면서 GaN계 반도체층(20A)을 연마한다. GaN계 반도체(20A)의 밴드갭보다 짧은 파장의 광조사와 슬러리 중에 포함되는 H2O나 O2의 산화종에 의해 GaN계 반도체층(20A)의 표면의 산화를 촉진한다. 즉, 예를 들면, 표면에 Ga2O3 등이 형성되고, 연마액이 산성이나 염기성이면 Ga2O3가 이온화해서 용해한다. 이것에 의해, GaN계 반도체 표면을 서서히 연마해서 평탄화한다. 또한, 이 공정에서는, GaN계 반도체층(20A)이 정전위가 되도록 2.5V의 전압을 인가해도 좋다.
다음에, 귀금속 촉매에 의한 산화 작용을 이용하고, GaN계 반도체층(20A)의 표면을 연마한다. 구체적으로는, 예를 들면, 표면에 Pt막이 성막된 촉매 패드를 사용으로부터 GaN계 반도체층(20A)의 연마를 행한다. 그 결과, GaN계 반도체층(20A)의 표면에서 Pt에 전자의 이동이 일어나고, GaN계 반도체층(20A)의 표면의 가전자대에 정공이 생성되고, 이 정공과 수분자가 반응함으로써 GaN계 반도체층(20A)의 표면이 산화된다. 그리고, 이 표면 산화막이 이온화해서 제거됨으로써, GaN계 반도체층(20A)의 표면을 연마할 수 있다.
[실시형태 5]
본 개시의 실시형태 5에 있어서의 반도체 기판에서는, 주 기판(110)에 실리콘 기판을 사용하고, GaN계 반도체층(20)으로서 InGaN층을 형성했다. 그 결과, 실시형태 5에 있어서의 반도체 기판은 유사 InGaN 기판으로서 사용할 수 있다. 즉, 실시형태 5에 있어서의 반도체 기판의 GaN계 반도체층(20)을 유사 기판으로서 사용하고, 디바이스 적층 구조를 형성할 수 있다. 또한, InGaN층의 In 농도는, 예를 들면 3∼5%이면 된다.
GaN계 반도체층(20)이 회합하고 있지 않은 경우, 주 기판(110)(이종 기판)의 영향은 개구부(120) 상의 GaN계 반도체층(20)으로밖에 전해지지 않는다. 그 때문에, 마치 InGaN 기판 상에 성막하는 것처럼 디바이스 적층 구조를 형성할 수 있다. 그 결과, 장파장 발광 소자가 갖는 고조성 In(In 조성 25% 이상의 영역)에서는, 반도체 기판으로부터의 응력이 저감한다. 따라서, 결함의 발생을 저감하고, 고품질한 활성층을 GaN계 반도체층(20) 상에 형성할 수 있다.
상기의 구성을 갖는 경우, InGaN층을 GaN계 반도체층(20)으로 하는 본 실시형태의 반도체 기판을 사용하고, 녹색(530nm) 반도체 레이저, 적색 LED(610-630nm)를 고효율로 제작할 수 있다.
본 실시형태의 반도체 기판에 있어서, GaN계 반도체층(20)은 회합하고 있어도 좋고, 회합하지 않고 있어도 좋다.
[실시형태 6]
본 개시의 실시형태 6에서는, 주 기판(110)에 Si 기판을 사용하고, 인접한 GaN계 반도체층(20)이 회합하기 전에 GaN계 반도체층(20)의 성막을 정지시켰다. 이 경우, 반도체 기판은 복수의 GaN계 반도체층(20) 사이에 간극을 갖는다. 실시형태 6에 있어서의 반도체 기판은 주 기판(110)의 구성 재료인 Si와 GaN계 반도체의 열팽창 계수의 차이에 기인해서 GaN계 반도체층(20)에 발생하는 내부 응력(인장 응력)을, 상기 간극에 의해 효과적으로 완화할 수 있다.
반도체 기판은 주 기판(110)의 열팽창 계수가 GaN계 반도체층(20)의 열팽창 계수보다 작은 경우, 회합하고 있지 않은 GaN계 반도체층(20)을 갖고 있어도 좋다. 이 경우, 내부 응력에 기인해서 GaN계 반도체층(20)에 크랙이 발생할 가능성을 저감할 수 있다. 이것에 의해, GaN계 반도체층(20)의 막두께를 크게 한 경우이어도, GaN계 반도체층(20)에 크랙이 발생할 가능성을 저감할 수 있다.
[실시형태 7]
본 개시의 실시형태 7에서는, 주 기판(110)에 사파이어 기판을 사용하고, 인접한 GaN계 반도체층(20)을 회합시킨 후, GaN계 반도체층(20)의 성막을 정지시켰다. 주 기판(110)의 구성 재료인 사파이어와 GaN계 반도체의 열팽창 계수의 차이에 기인하여 GaN계 반도체층(20)에는 내부 응력(압축 응력)이 발생한다.
반도체 기판은 주 기판(110)의 열팽창 계수가 GaN계 반도체층(20)의 열팽창 계수보다 큰 경우, 인접한 GaN계 반도체층(20)이 서로 회합해서 형성된 GaN계 반도체층(20A)을 갖고 있어도 좋고, 회합부(25)에 공극(60)을 갖고 있어도 좋다(상술의 실시형태 4를 참조). 이 경우, GaN계 반도체층(20A)에 있어서의 내부 응력을 효과적으로 완화할 수 있다.
그 때문에, 균일한 GaN계 반도체층(20A)을 갖는 반도체 기판을 얻을 수 있다.
(제조 방법 및 제조 장치)
이상으로 설명한 바와 같은 본 개시의 일실시형태에 있어서의 반도체 기판을 제조하는 방법 및 그 제조 장치에 대해서, 도 12 및 도 13을 사용해서 이하에 설명한다.
도 12에 나타내는 바와 같이, 본 개시의 일실시형태에 있어서의 반도체 기판(1·1A)의 제조 방법은 템플레이트 기판(10·10A)을 준비하는 공정 ST1과, GaN계 반도체층(20·20A)을 형성하는 공정 ST2를 포함해서 좋다.
상기 공정 ST1에서는, 베이스 기판(11)과, 베이스 기판(11)보다 상층에 위치함과 아울러, 개구부(120) 및 마스크부(121)를 갖는 마스크층(12·12A)을 포함하는 템플레이트 기판(10·10A)을 준비한다.
상기 공정 ST2에서는, 마스크부(121) 상에 위치하는 제 1 부분(S1)과 개구부(120) 상에 위치하는 제 2 부분(S2)을, 제 2 부분(S2)을 두께 방향으로 절단한 단면에 있어서의 비관통 전위(D2)의 전위 밀도가, 제 1 부분(S1)을 두께 방향으로 절단한 단면에 있어서의 비관통 전위(D2)의 전위 밀도보다 작아지도록 형성한다.
반도체 기판(1·1A)은, 예를 들면 도 13에 기재된 반도체 기판의 제조 장치(80)로 제작할 수 있다. 반도체 기판의 제조 장치(80)는 적어도, 반도체층 형성부(85)와 제어부(87)를 포함한다.
반도체층 형성부(85)는 템플레이트 기판(10·10A) 상에 제 1 부분(S1)과 제 2 부분(S2)을, 제 2 부분(S2)을 두께 방향으로 절단한 단면에 있어서의 비관통 전위(D2)의 전위 밀도가, 제 1 부분(S1)을 두께 방향으로 절단한 단면에 있어서의 비관통 전위(D2)의 전위 밀도보다 작아지도록 형성한다. 제어부(87)는 반도체층 형성부(85)를 제어한다.
반도체층 형성부(85)는 MOCVD 장치를 포함하고 있어도 되고, 제어부(87)가 프로세서 및 메모리를 포함하고 있어도 좋다. 제어부(87)는 예를 들면, 내장 메모리, 접속 가능한 통신 장치 또는 접속 가능한 네트워크 상에 저장된 프로그램을 실행함으로써 반도체층 형성부(85)를 제어하는 구성이어도 좋고, 이 프로그램도 본 실시형태에 포함된다. 반도체 기판의 제조 장치(80)는 주 기판(110) 상에 하지층(111) 및 마스크층(12)을 형성하는 공정을 행하는 템플레이트 기판 형성부, GaN계 반도체층(20) 상에 디바이스 적층 구조(30)를 형성하는 공정을 행하는 적층 구조 형성부 등을 포함하고 있어도 좋다. 또한, 소자 박리의 공정을 행하는 반도체 디바이스 제조 장치를 구성할 수도 있다. 반도체 디바이스 제조 장치는 소자 분리의 공정을 행해도 좋다. 반도체 디바이스 제조 장치가 반도체 기판의 제조 장치(80)를 포함하고 있어도 좋다.
[부기 사항]
이상, 본 개시에 관한 발명에 대해서, 여러가지 도면 및 실시예에 근거해서 설명해 왔다. 그러나, 본 개시에 따른 발명은 상술한 각 실시형태에 한정되는 것은 아니다. 즉, 본 개시에 관한 발명은 본 개시로 나타낸 범위에서 다양한 변경이 가능하고, 상이한 실시형태로 각각 개시된 기술적 수단을 적당히 조합시켜서 얻어지는 실시형태에 대해서도 본 개시에 관한 발명의 기술적 범위에 포함한다. 즉, 당업자이면 본 개시에 근거해서 다양한 변형 또는 수정을 행하는 것이 용이한 것에 주의하고자 한다. 또한, 이것들의 변형 또는 수정은 본 개시의 범위에 포함되는 것에 유의하고자 한다.
1, 1A 반도체 기판
10, 10A 템플레이트 기판
11 베이스 기판
110 주 기판
111 하지층(반도체막)
12 마스크층
120 개구부
121 마스크부
20 GaN계 반도체층(반도체층)
40 발광 소자
AR10 전자 부품 형성 영역
S1 제 1 부분
S2 제 2 부분
S3 제 3 부분
S4 제 4 부분
S5 제 5 부분
S6 제 6 부분
S7 제 7 부분

Claims (36)

  1. 베이스 기판과,
    상기 베이스 기판 상에 위치함과 아울러, 개구부 및 마스크부를 갖는 마스크층과,
    상기 개구부에 노출된 상기 베이스 기판 상으로부터 상기 마스크부 상에 걸쳐서 위치하고 있는 GaN계 반도체를 포함하는 반도체층을 구비하고,
    상기 반도체층은,
    상기 마스크부 상에 위치하고 있는 제 1 부분과,
    상기 개구부 상에 위치하고 있음과 아울러, 상기 반도체층을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도가 상기 제 1 부분보다 작은 제 2 부분을 갖고 있는, 반도체 기판.
  2. 제 1 항에 있어서,
    상기 제 1 부분에 있어서, 상기 반도체층의 상면에 있어서의 관통 전위 밀도는 상기 반도체층을 두께 방향으로 절단한 단면에 있어서의 비관통 전위 밀도보다 작은, 반도체 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 부분에 있어서, 상기 반도체층의 상면에 있어서의 관통 전위 밀도는, 상기 반도체층을 두께 방향으로 절단한 단면에 있어서의 비관통 전위 밀도보다 큰, 반도체 기판.
  4. 베이스 기판과,
    상기 베이스 기판 상에 위치함과 아울러, 개구부 및 마스크부를 갖는 마스크층과,
    상기 개구부에 노출된 상기 베이스 기판 상으로부터 상기 마스크부 상에 걸쳐서 위치하고 있는 GaN계 반도체를 포함하는 반도체층을 구비하고,
    상기 반도체층은 상기 마스크부 상에 위치하는 제 1 부분을 포함하고,
    상기 제 1 부분에 비관통 전위가 포함되고,
    상기 제 1 부분의 관통 전위 밀도가 5×106/cm2 이하인, 반도체 기판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    평면시에 있어서, 상기 제 1 부분이 상기 개구부와 상기 마스크부의 중앙 사이에 위치하는, 반도체 기판.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체층을 두께 방향으로 절단한 단면에 있어서의 상기 제 1 부분에 있어서의 비관통 전위의 전위 밀도는 5×108/cm2 이하인, 반도체 기판.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 베이스 기판은 단결정의 실리콘 기판을 갖고 있는, 반도체 기판.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 마스크층은 산화 실리콘, 질화 실리콘, 산질화 실리콘 또는 질화 티타늄을 포함하는, 반도체 기판.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 개구부는 상기 반도체층의 <1-100> 방향으로 연장되는 슬릿 형상인, 반도체 기판.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 개구부의 폭은 0.1㎛ 이상 30㎛ 이하인, 반도체 기판.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 베이스 기판은,
    주 기판과,
    상기 주 기판 상에 위치함과 아울러 적어도 상기 마스크층의 개구부에 겹치는 GaN 또는 GaN계 반도체를 포함하는 반도체막을 갖고 있고,
    상기 반도체층은 상기 반도체막에 접촉하는, 반도체 기판.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 제 1 부분에 있어서,
    상기 마스크부 상에 위치한 제 3 부분과,
    상기 제 3 부분보다 상기 반도체층의 표면측에 위치함과 아울러 상기 제 3 부분보다 비관통 전위 밀도가 작은 제 4 부분을 갖는, 반도체 기판.
  13. 제 1 항에 있어서,
    상기 반도체층을 두께 방향으로 절단한 단면에 있어서, 상기 제 1 부분의 불순물 농도는 상기 제 2 부분의 불순물 농도보다 큰, 반도체 기판.
  14. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 제 1 부분에 있어서,
    상기 마스크부 상에 위치한 제 3 부분과,
    상기 제 3 부분보다 상기 반도체층의 표면측에 위치함과 아울러 제 3 부분보다 불순물 농도가 작은 제 4 부분을 갖는, 반도체 기판.
  15. 제 14 항에 있어서,
    상기 반도체층은 상기 제 1 부분에 있어서 상기 반도체층의 두께 방향에 있어서의 상기 제 3 부분과 상기 제 4 부분 사이에 위치함과 아울러, 상기 제 3 부분보다 불순물 농도가 큰 제 5 부분을 갖고 있는, 반도체 기판.
  16. 제 1 항에 있어서,
    상기 제 1 부분은 상기 반도체층의 상기 제 1 부분의 표면에 있어서,
    제 6 부분과,
    상기 제 6 부분보다 상기 제 2 부분측에 위치함과 아울러, 상기 제 6 부분보다 불순물 농도가 작은 제 7 부분을 갖고 있는, 반도체 기판.
  17. 제 14 항에 있어서,
    상기 제 3 부분은 평면시에서 상기 개구부에 인접하는 내측부와, 평면시에 있어서 상기 내측부보다 개구부로부터 멀고, 상기 내측부보다 불순물 농도가 낮은 외측부를 포함하는, 반도체 기판.
  18. 제 5 항에 있어서,
    상기 반도체층은 상기 마스크부 상에 엣지를 갖는, 반도체 기판.
  19. 제 5 항에 있어서,
    상기 반도체층은 상기 마스크부 상에 엣지를 갖지 않는 일체 형상이고, 평면시에서 상기 마스크부의 중앙과 겹치는 중공부를 포함하는, 반도체 기판.
  20. 제 19 항에 있어서,
    상기 중공부가 상기 마스크부의 표면 상에 위치하는, 반도체 기판.
  21. 제 20 항에 있어서,
    상기 중공부는 상기 마스크부의 표면에 근접한 방향을 향해서 폭이 넓어지는 형상인, 반도체 기판.
  22. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 반도체층의 표면은 평면시에서 상기 중공부와 겹치는 오목부를 포함하는, 반도체 기판.
  23. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 제 1 부분은 평면시에 있어서의 상기 개구부와 상기 중공부 사이에 위치하는, 반도체 기판.
  24. 제 4 항에 있어서,
    상기 반도체층은 상기 제 1 부분과만 겹치는 전자 부품 형성 영역을 갖는, 반도체 기판.
  25. 제 4 항에 있어서,
    상기 개구부는 긴 형상을 갖고 있고,
    상기 반도체층은 상기 개구부의 길이 방향을 따라서, 각각이 상기 제 1 부분과 겹치는 복수의 전자 부품 형성 영역을 갖는, 반도체 기판.
  26. 제 4 항에 있어서,
    상기 반도체층은 상기 개구부의 길이 방향에 교차하는 방향을 따라서, 각각이 상기 제 1 부분과 겹치는 복수의 전자 부품 형성 영역을 갖는, 반도체 기판.
  27. 제 1 항에 있어서,
    상기 반도체층은 상기 반도체층의 표면에 위치한 관통 전위를 포함하는 전위 영역을 더 갖고,
    상기 전위 영역으로부터 상기 제 2 부분의 표면 영역을 뺀 차분 영역은 상기 제 2 부분의 표면 영역보다 작은, 반도체 기판.
  28. 제 1 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 반도체층의 두께는 상기 개구부의 폭보다 작은, 반도체 기판.
  29. 제 1 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 제 1 부분은 표면에 있어서의 관통 전위 밀도가 5×106/cm2 이하이고, 상기 마스크부와 겹치는 15㎛×15㎛ 이상의 영역인, 반도체 기판.
  30. 제 1 항에 있어서,
    상기 제 2 부분은 상기 제 1 부분보다 관통 전위의 전위 밀도가 높은, 반도체 기판.
  31. 제 1 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 개구부는 긴 형상을 갖고,
    상기 제 1 부분은 평면시에 있어서, 상기 개구부의 길이 방향에 있어서의 사이즈가 100㎛ 이상인, 반도체 기판.
  32. 제 1 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 반도체층을 두께 방향으로 절단한 단면에 있어서, 상기 반도체층을 두께 방향으로 관통하는 복수의 관통 전위를 갖고 있고,
    상기 복수의 관통 전위의 모두는 상기 개구부를 통과하는, 반도체 기판.
  33. 베이스 기판과, 상기 베이스 기판보다 상층에 위치함과 아울러, 개구부 및 마스크부를 갖는 마스크층을 포함하는 템플레이트 기판을 준비하는 공정과,
    상기 마스크부 상에 위치하고, GaN계 반도체를 포함하는 제 1 부분과, 상기개구부 상에 위치하고, GaN계 반도체를 포함하는 제 2 부분을, 상기 제 2 부분을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도가, 상기 제 1 부분을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도보다 작아지도록 형성하는 공정을 포함하는, 반도체 기판의 제조 방법.
  34. 베이스 기판과, 상기 베이스 기판보다 상층에 위치함과 아울러, 개구부 및 마스크부를 갖는 마스크층을 포함하는 템플레이트 기판 상에, 상기 마스크부 상에 위치하고, GaN계 반도체를 포함하는 제 1 부분과, 상기 개구부 상에 위치하고, GaN계 반도체를 포함하는 제 2 부분을, 상기 제 2 부분을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도가, 상기 제 1 부분을 두께 방향으로 절단한 단면에 있어서의 비관통 전위의 전위 밀도보다 작아지도록 형성하는 반도체층 형성부와,
    상기 반도체층 형성부를 제어하는 제어부를 구비하는, 반도체 기판의 제조 장치.
  35. 제 1 항 내지 제 32 항 중 어느 한 항에 기재된 반도체 기판 중 적어도 상기반도체층을 구비하는, 전자 부품.
  36. 제 35 항에 기재된 전자 부품을 구비하는, 전자 기기.
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