JP2022104770A - 半導体基板、半導体基板の製造方法、半導体基板の製造装置、電子部品および電子機器 - Google Patents

半導体基板、半導体基板の製造方法、半導体基板の製造装置、電子部品および電子機器 Download PDF

Info

Publication number
JP2022104770A
JP2022104770A JP2021030885A JP2021030885A JP2022104770A JP 2022104770 A JP2022104770 A JP 2022104770A JP 2021030885 A JP2021030885 A JP 2021030885A JP 2021030885 A JP2021030885 A JP 2021030885A JP 2022104770 A JP2022104770 A JP 2022104770A
Authority
JP
Japan
Prior art keywords
semiconductor layer
gan
layer
based semiconductor
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021030885A
Other languages
English (en)
Other versions
JP6971415B1 (ja
Inventor
剛 神川
Takeshi Kamikawa
克明 正木
Katsuaki Masaki
雄一郎 林
Yuichiro Hayashi
敏洋 小林
Toshihiro Kobayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2021030885A priority Critical patent/JP6971415B1/ja
Application granted granted Critical
Publication of JP6971415B1 publication Critical patent/JP6971415B1/ja
Publication of JP2022104770A publication Critical patent/JP2022104770A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/042—Coating on selected surface areas, e.g. using masks using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Led Devices (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

【課題】高品質な半導体デバイスを製造可能な半導体基板を提供する。【解決手段】半導体基板（１）は、ベース基板（１１）と、開口部（１２０）およびマスク部（１２１）を有するマスク層（１２）と、ＧａＮ系半導体を含むＧａＮ系半導体層（２０）とを備えている。ＧａＮ系半導体層（２０）は、マスク部（１２１）上に位置している第１部分（Ｓ１）と、開口部（１２０）上に位置しているとともに、ＧａＮ系半導体層（２０）を厚み方向に切断した断面における非貫通転位の転位密度が第１部分（Ｓ１）よりも小さい第２部分（Ｓ２）と、を有している。【選択図】図３

Description

本開示は、半導体基板、半導体基板の製造方法、電子部品および電子機器に関し、より詳細には、窒化ガリウム系半導体素子に適用できる半導体基板およびその製造方法、並びに、窒化ガリウム系半導体素子を含む電子部品および電子機器に関する。
ＧａＮ（窒化ガリウム）を用いた半導体装置は、一般的にＳｉ（シリコン）からなる半導体装置よりも電力変換効率が高い。これにより、ＧａＮを用いた半導体装置は、Ｓｉからなる半導体装置よりも電力損失が小さいので、省エネルギー効果が期待される。
従来、ＧａＮを用いた半導体装置を製造するために、ＧａＮ系半導体素子を形成する技術に関する研究が行われている。一般に、半導体薄膜成長により基板上に形成されたＧａＮ系薄膜は、貫通転位等の欠陥（結晶格子における欠陥）を多く有している。
そのようなＧａＮ系薄膜における貫通転位を低減する技術として、ＥＬＯ(Epitaxial Lateral Overgrowth)法等の選択成長技術が知られている（例えば、特許文献１、２、非特許文献１を参照）。
具体的には、非特許文献１には、サファイア基板上に、ＧａＮ下地層と、開口部を有する酸化シリコン（ＳｉＯ２）層とをこの順に形成した基板を用いて、ＥＬＯ法によりＧａＮ系半導体層を形成する技術について記載されている。
特開２０１３－２５１３０４号公報 特開２０１１－６６３９８号公報
A.Usui, H.Sunakawa, A.Sasaki, and A.Yamaguchi, "Thick GaN Epitaxial Growth with Low Dislocation Density by Hydride Vapor Phase Epitaxy", Japanese Journal of Applied Physics, 1997年7月15日, vol.36, Pt. 2, No. 7B, p.L899-L902
このような技術では、ＧａＮ系半導体層のさらなる品質向上が強く要求されている。
本開示の一態様における半導体基板は、ベース基板と、前記ベース基板上に位置するとともに、開口部およびマスク部を有するマスク層と、前記開口部にて露出した前記ベース基板上から前記マスク部上にわたって位置している、ＧａＮ系半導体を含む半導体層と、を備えている。前記半導体層は、前記マスク部上に位置している第１部分と、前記開口部上に位置しているとともに、前記半導体層を厚み方向に切断した断面における非貫通転位の転位密度が前記第１部分よりも小さい第２部分と、を有している。
また、本開示の一態様における半導体基板は、ベース基板と、前記ベース基板上に位置するとともに、開口部およびマスク部を有するマスク層と、前記開口部にて露出した前記ベース基板上から前記マスク部上にわたって位置している、ＧａＮ系半導体を含む半導体層と、を備えている。前記半導体層は、前記マスク部上に位置する第１部分を含み、前記第１部分に非貫通転位が含まれ、前記第１部分の貫通転位密度が、５×１０６／ｃｍ２以下である。
また、本開示の一態様における半導体基板の製造方法は、ベース基板と、前記ベース基板よりも上層に位置するとともに、開口部およびマスク部を有するマスク層とを含むテンプレート基板を準備する工程と、前記マスク部上に位置し、ＧａＮ系半導体を含む第１部分と、前記開口部上に位置し、ＧａＮ系半導体を含む第２部分とを、前記第２部分を厚み方向に切断した断面における非貫通転位の転位密度が、前記第１部分を厚み方向に切断した断面における非貫通転位の転位密度よりも小さくなるように形成する工程と、を含む。
また、本開示の一態様における半導体基板の製造装置は、ベース基板と、前記ベース基板よりも上層に位置するとともに、開口部およびマスク部を有するマスク層とを含むテンプレート基板上に、前記マスク部上に位置し、ＧａＮ系半導体を含む第１部分と、前記開口部上に位置し、ＧａＮ系半導体を含む第２部分とを、前記第２部分を厚み方向に切断した断面における非貫通転位の転位密度が、前記第１部分を厚み方向に切断した断面における非貫通転位の転位密度よりも小さくなるように形成する半導体層形成部と、前記半導体層形成部を制御する制御部とを備える。
本開示の一態様によれば、高品質な半導体デバイスを製造可能な半導体基板を提供することができる。
本開示の実施形態１における半導体基板の有する転位を模式的に示す平面図である。 図１ＡのＩＢ－ＩＢ線の矢視断面図であって、半導体基板の有する転位を模式的に示す断面図である。 本開示の実施形態１における半導体基板の表面をＣＬ測定して得られたＣＬ像の一例を示す写真である。 図２Ａの半導体基板のｍ面断面をＣＬ測定して得られたＣＬ像の一例を示す写真である。 本開示の実施形態１における半導体基板について説明するための図である。 デバイス積層構造を形成した半導体基板について説明するための断面図である。 図４の一部を拡大した図であって、デバイス積層構造について説明するための断面図である。 ＬＥＤを製造するデバイスプロセスの一例について説明するための図である。 図６Ａのデバイスプロセス後の第１の中間デバイスに対してエッチング処理を行った後の第２の中間デバイスの様子を模式的に示す断面図である。 スタンプを用いて発光素子をマスク部から剥離する様子を示す断面図である。 発光素子をフリップチップにより回路基板上に実装した構成例を示す断面図である。 発光素子が回路基板に実装されたマイクロＬＥＤディスプレイの一部を示した図である。 ＧａＮ系半導体層の横方向成長の一例を示す断面図である。 本開示の実施形態４における半導体基板の備えるテンプレート基板の断面図である。 本開示の実施形態４における半導体基板についてＧａＮ系半導体層の会合前の状態を示す断面図である。 図１０Ｂに示す状態の後、ＧａＮ系半導体層が会合して成長した状態の半導体基板を示す断面図である。 本開示の実施形態４における半導体基板についてＧａＮ系半導体層の成膜中の状態を示す断面図である。 図１１Ａに示す状態の後、ＧａＮ系半導体層の会合時の状態の半導体基板を示す断面図である。 図１１Ｂに示す状態の後、ＧａＮ系半導体層が会合して成長した状態の半導体基板を示す断面図である。 半導体基板の製造方法の一例を示すフローチャートである。 半導体基板の製造装置の構成例を示すブロック図である。
以下、実施の形態について図面を参照して説明する。なお、以下の記載は発明の趣旨をよりよく理解させるためのものであり、特に指定のない限り、本開示を限定するものではない。本明細書において特記しない限り、数値範囲を表す「Ａ～Ｂ」は、「Ａ以上Ｂ以下」を意味する。また、本出願における各図面に記載した構成の形状および寸法（長さ、幅等）は、実際の形状および寸法を必ずしも反映させたものではなく、図面の明瞭化および簡略化のために適宜変更している。
以下の説明においては、本開示の一態様における半導体基板およびその製造方法についての理解を容易にするために、始めに、本開示の知見について概略的に説明する。
（本開示の知見の概要）
基板上にＧａＮ系半導体層を製造する場合、ＧａＮ系半導体層に欠陥（貫通転位など）が発生する等の様々な課題がある。この問題は、特にＧａＮ系半導体とは異なる種類の材質の基板（以下、異種基板と称することがある）を用いて、異種基板上にＧａＮ系半導体層を製造する場合に顕著である。
ＧａＮ系半導体層の欠陥を低減する手段として、例えば、ＥＬＯ法によってＧａＮ系半導体層（「ＥＬＯ－ＧａＮ系半導体層」ともいう）を形成することがある。具体的には、ストライプ状のマスク部とストライプ状の開口部とを有している成長マスク層を使用して、開口部からＧａＮ系半導体層を成長させるとともに、マスク部上にＧａＮ系半導体層を横方向成長させる。そして、複数の開口部から成長した複数のＧａＮ系半導体層に基づいて１つのデバイスを作成している。
しかしながら、近年、例えばマイクロＬＥＤのような微小チップのデバイスに対する需要が高まっており、例えば赤色発光するＧａＮ系のマイクロＬＥＤでは、欠陥に対する要求がさらに厳しくなっており、高品質なＧａＮ系半導体層を有する半導体基板が求められる。また、従来よりもさらに大面積の活性領域を有するＥＬＯ－ＧａＮ系半導体層を実現できれば、そのようなＥＬＯ－ＧａＮ系半導体層を有する半導体基板は、例えばＧａＮ系の半導体素子（例えばマイクロＬＥＤチップ）の製造に好適に利用することができる。
この点、従来のＥＬＯ法によってＧａＮ系半導体層の幅を広く成膜することについて報告されている例は少ない。これは、ＥＬＯ法によって幅の広い高品位なＧａＮ系半導体層を成膜することは容易ではないことが一因である。マスク部上において横方向に広く成膜した（幅広に横方向成長させて形成した）ＥＬＯ－ＧａＮ系半導体層にどのような欠陥が発生するのか明らかでなく、ＥＬＯ－ＧａＮ系半導体層における欠陥の発生原因および当該欠陥を低減する方法についての研究は未だ充分でない。
これに対して、本発明者らは、鋭意研究の結果、概して以下のことを見出した。すなわち、マスク部上のＥＬＯ－ＧａＮ系半導体層（後述する第１部分）における欠陥（例えば、転位、不純物）について詳細に調査し、その結果、上記第１部分の表面におけるデバイスが形成可能な領域の品質を向上させることができる条件を見出した。
また、本開示の一態様における半導体基板は、成長マスク層のマスク部の幅を従来よりも広くして、比較的幅の広いＥＬＯ－ＧａＮ系半導体層を形成した場合でも、デバイスが形成可能な高品位な領域の面積を広く確保することができることを見出した。
これは、例えば、マスク部上のＥＬＯ－ＧａＮ系半導体層の内部において転位（典型的には基底面転位）を積極的に発生させることにより実現できる。すなわち、マスク部上のＥＬＯ－ＧａＮ系半導体層の内部応力を緩和させることができ、マスク部上のＥＬＯ－ＧａＮ系半導体層の表面および表面近傍部における転位の密度を効果的に低減させることができる。なお、これまでのところ、本発明者らの認識する限り、マスク部上のＥＬＯ－ＧａＮ系半導体層の内部の転位についての詳細な報告例は見受けられない。
〔実施形態１〕
以下、本開示の一実施形態について、図面を参照して説明する。本実施形態では、説明の平明化のために、単個のＧａＮ系半導体層を有する半導体基板について説明する。なお、詳しくは後述するように、本実施形態の半導体基板は、ＧａＮ系半導体層の一部がエッチング等により除去されてもよく、この場合、単個のＧａＮ系半導体層が分割されてよい。これにより形成された複数のＧａＮ系半導体層を有する半導体基板も、本開示の一態様における半導体基板の範疇に入ることは勿論である。
（ＧａＮ系半導体層における表面および内部の転位）
先ず、本開示の一実施形態における半導体基板のＧａＮ系半導体層に生じる転位について、図１および図２を用いて説明する。図１Ａは、本実施形態における半導体基板１の表面に存在する転位（当該表面において観察可能な転位）を模式的に示す平面図である。図１Ｂは、図１Ａに示す半導体基板１のＩＢ－ＩＢ線矢視断面図であって、半導体基板１の内部に存在する欠陥（当該断面において観察可能な転位）を模式的に示す断面図である。
図１Ａおよび図１Ｂに示すように、半導体基板１は、テンプレート基板１０と、ＧａＮ系半導体層２０とを有している。テンプレート基板１０は、ベース基板１１とマスク層１２とを有している。ベース基板１１は、主基板１１０および下地層（半導体膜）１１１を有している。マスク層１２は、開口部１２０およびマスク部１２１を有している。ＧａＮ系半導体層２０は、ＧａＮまたはＧａＮ系半導体を含み、開口部１２０にて露出したベース基板１１上からマスク部１２１上にわたって位置している。半導体基板１の各部の詳細については後述する。
ここで、図１Ａおよび図１Ｂにおいて、説明の便宜上、半導体基板１の厚み方向をＺ軸方向、マスク層１２における開口部１２０の延びる方向をＹ軸方向、Ｚ軸方向およびＹ軸方向の両方に直交する方向をＸ軸方向として規定する。また、図１Ａおよび図１Ｂにおいて、ＸＹＺ軸のそれぞれにおける正方向を矢印で示している。なお、本明細書における以下の説明においても同様にＸＹＺ軸を規定し、図中にＸＹＺ軸を図示する。
本実施形態における半導体基板１は、テンプレート基板１０上にｃ面成膜したＧａＮ系半導体層２０を有している。半導体基板１は、開口部１２０の延びる方向（図１Ａおよび図１Ｂに示すＹ方向）がＧａＮ系半導体層２０の＜１－１００＞方向であり、開口部１２０の延びる方向に直交する方向（図１Ａおよび図１Ｂに示すＸ方向）がＧａＮ系半導体層２０の＜１１－２０＞方向である。
半導体基板１におけるＧａＮ系半導体層２０は、（ｉ）マスク部１２１上に位置している第１部分Ｓ１（前述の翼部Ｗに対応）と、（ｉｉ）開口部１２０上に位置している第２部分Ｓ２（前述の胴体部Ｂに対応）と、を有している。第１部分Ｓ１は、ＧａＮ系半導体層２０における、平面視においてマスク部１２１と重なる部分であるとも言える。また、第２部分Ｓ２は、ＧａＮ系半導体層２０における、平面視において開口部１２０と重なる部分であるとも言える。
ＧａＮ系半導体層２０は、第２部分Ｓ２において、開口部１２０に位置する部分からＧａＮ系半導体層２０の表面または表層まで延びる多数の貫通転位Ｄ１を有している。貫通転位Ｄ１は、例えば主基板１１０およびベース基板１１とＧａＮ系半導体層２０との格子定数差または熱膨張係数差等に起因する歪によって発生するものであり、ＧａＮ系半導体層２０の厚み方向に沿って、ＧａＮ系半導体層２０の下面または内部から上層部（表層）にわたって線状に延びた転位である。貫通転位Ｄ１は、ＧａＮ系半導体層２０の表面について、後述するようにＣＬ（Cathode luminescence）測定を行うことにより観察可能である。
なお、図１Ａにおいて貫通転位Ｄ１を黒丸にて示しているが、図１Ａは模式図であって、貫通転位Ｄ１の大きさ、数、分布等は図１Ａに示す黒丸に限定されないことは勿論である。
ＧａＮ系半導体層２０は、第１部分Ｓ１の表面において低転位領域ＡＲ１を有している。低転位領域ＡＲ１は、ＣＬ測定により得られるＣＬ像において、例えば、５×１０６／ｃｍ２以下の貫通転位Ｄ１を有している。このような低転位領域ＡＲ１は、半導体デバイスの活性領域として好適に用いることができる。
本実施形態における半導体基板１は、第１部分Ｓ１に貫通転位Ｄ１が含まれ、第１部分Ｓ１の貫通転位密度が、５×１０６／ｃｍ２以下であってよく、１×１０６／ｃｍ２以下であってよい。
なお、低転位領域ＡＲ１は、例えば第２部分Ｓ２に比較して、１／５００倍の貫通転位密度になっていてもよい。さらに、低転位領域ＡＲ１は、貫通転位Ｄ１を検出できない（確認できない）程度にまで、表面の貫通転位Ｄ１の転位密度が低減された領域であってもよい。
なお、図１Ａにおいて破線にて示す低転位領域ＡＲ１は一例であって、低転位領域ＡＲ１の位置および大きさはこの例に限定されない。低転位領域ＡＲ１は、図１Ａにおいて、図示を省略している領域にまで広がるように、Ｘ軸方向またはＹ軸方向にさらに長く延びていてよい。
図１Ｂに示す断面は、本実施形態における半導体基板１を厚み方向に切断した断面である。この断面は、Ｘ軸方向（ＧａＮ系半導体層２０の＜１１－２０＞方向）とＺ軸方向（ＧａＮ系半導体層２０の＜０００１＞方向）とを面内方向に含む面である。また、この断面は、半導体基板１をＹ軸方向（ＧａＮ系半導体層２０の＜１－１００＞方向）に垂直な面（すなわちＧａＮ系半導体層２０のｍ面）で切ったときの断面であると言えるので、本明細書において以下ではｍ面断面と称する。
上記ｍ面断面についてＣＬ測定を行い詳細に調査した結果、以下のことがわかった。半導体基板１のＧａＮ系半導体層２０は、第１部分Ｓ１の内部に、上記貫通転位Ｄ１とは異なる非貫通転位Ｄ２を有する。より具体的には、非貫通転位Ｄ２は、貫通転位Ｄ１と異なり、ＧａＮ系半導体層２０の下面または内部から表層にわたって線状に延びていない転位を指す。また、この非貫通転位Ｄ２とは、後述するように、上記ｍ面断面についてＣＬ法を用いて観察したときに得られるＣＬ像において計測可能な転位を意味する。そのため、非貫通転位Ｄ２は、上記ｍ面断面において計測可能にあらわれる「可計測転位」とも表現でき、本開示の半導体基板１において注目される「注目転位」とも表現できる。
非貫通転位Ｄ２は、基底面転位を含んでいてよい。ＧａＮ系半導体層２０では、基底面はｃ面であり、基底面転位とは、転位の伝播方向が基底面（ｃ面）内にある欠陥であってよい。また本開示において、非貫通転位Ｄ２は、ＧａＮ系半導体層２０の表面に貫通（露出）していない転位である。そのため、第１部分Ｓ１の内部に存在する非貫通転位Ｄ２は、ＧａＮ系半導体層２０の表面に形成（成膜）される半導体デバイスに対して、当該半導体デバイスの性能を悪化させるような影響を与えにくい転位である。
なお、図１Ｂにおいて非貫通転位Ｄ２を白丸にて示しているが、図１Ｂは模式図であって、非貫通転位Ｄ２の大きさ、数、分布等は図１Ｂに示す白丸に限定されないことは勿論である。
半導体基板１の一例におけるＣＬ像を図２に示す。図２Ａは、半導体基板１の表面をＣＬ測定して得られたＣＬ像の一例を示す写真である。図２Ｂは、半導体基板１のｍ面断面をＣＬ測定して得られたＣＬ像の一例を示す写真である。このようなＣＬ像は、例えば、へき開または気相エッチングなどの方法を用いることによって半導体基板１の断面を露出させ、当該断面に電子線を照射して各種の物質を励起し、当該断面からの発光を測定することにより得られる。
図２Ａに示すように、ＣＬ像において、第２部分Ｓ２の表面（ＧａＮ系半導体層２０の上面）に多数の暗点が観察される。具体的には、半導体基板１は、図２Ａに示すように、ＧａＮ系半導体層２０における第２部分Ｓ２の表面に露出した多数の転位（貫通転位Ｄ１）を有する。一方で、半導体基板１は、ＧａＮ系半導体層２０における第１部分Ｓ１の表面には貫通転位Ｄ１をほとんど有しない（第１部分Ｓ１の表面では貫通転位Ｄ１を観察できない）。
また、図２Ｂに示すように、第１部分Ｓ１の内部（ＧａＮ系半導体層２０の内部）にも暗点が観察される。ＣＬ像において示されるこのような暗点は転位を示すことが知られている。具体的には、半導体基板１は、ＧａＮ系半導体層２０における第１部分Ｓ１の内部に多数の非貫通転位Ｄ２を有する。なお、ここで、上記ｍ面断面のＣＬ像において、第１部分Ｓ１の内部にコントラストの異なる複数の領域が見られる。一般に、ＣＬ像において不純物濃度の比較的高いところは明度が高くなる。そのため、ＧａＮ系半導体層２０の成長する際に取り込まれた不純物濃度の違いによって、コントラストの異なる複数の領域が存在していると考えられる。
また、上記ｍ面断面のＣＬ像において、一部または全部の貫通転位Ｄ１が観察されることがある。例えば、上記ｍ面断面を形成する前のＧａＮ系半導体層２０の内部にて上記ｍ面断面に相当する部分を斜めに横切るように延びていた貫通転位Ｄ１は、上記ｍ面断面のＣＬ像において当該貫通転位Ｄ１の一部が線状に観察され得る。
（転位密度について）
本開示において、ＧａＮ系半導体層２０の上面における転位密度とは、ＣＬ像にてＧａＮ系半導体層２０の上面（例えば図２Ａに示すようなＣＬ像）から暗点として観察される、ＧａＮ系半導体層２０の表層における計測可能な転位（典型的には貫通転位Ｄ１）の密度である。なお、ＣＬ像では内部が少し透けて見えるため、上記表層は、表面および表面近傍の部分（例えば表面からＧａＮ系半導体層２０の厚みの１０％の深さまでの部分）を含んでよい。
例えば、第１部分Ｓ１において、ＧａＮ系半導体層２０の上面における転位密度は、以下のように算出される。すなわち、ＧａＮ系半導体層２０の上面における第１部分Ｓ１の所定の面積（例えば２５μｍ２以上の面積）にて検出された貫通転位Ｄ１の数を、当該面における第１部分Ｓ１の当該所定の面積で除した値として求められる。第２部分Ｓ２においても同様に、ＧａＮ系半導体層２０の上面における所定の面積（例えば１０μｍ２以上の面積）にて検出された貫通転位Ｄ１の数を、当該面における第２部分Ｓ２の当該所定の面積で除した値として求められる。
また、本開示において、ＧａＮ系半導体層２０の上記ｍ面断面における転位密度とは、ＣＬ像にてＧａＮ系半導体層２０の上記ｍ面断面に暗点として観察される、計測可能な転位（非貫通転位Ｄ２）の密度である。
例えば、第１部分Ｓ１において、ＧａＮ系半導体層２０の上記ｍ面断面における転位密度は、以下のように算出される。すなわち、ＧａＮ系半導体層２０の上記ｍ面断面における第１部分Ｓ１の所定の面積（例えば３０μｍ２以上の面積）にて検出された非貫通転位Ｄ２の数を、当該面における第１部分Ｓ１の当該所定の面積で除した値として求められる。第２部分Ｓ２においても同様に、ＧａＮ系半導体層２０の上記ｍ面断面における所定の面積（例えば３μｍ２以上の面積）にて検出された非貫通転位Ｄ２の数を、当該面における第２部分Ｓ２の当該所定の面積で除した値として求められる。
本明細書における以下の説明においても、或る部分の転位密度は、上記したことと同様に算出されてよい。
ＧａＮ系半導体層２０における第１部分Ｓ１および第２部分Ｓ２の転位密度の関係について、詳しくは後述する。
（半導体基板）
本実施形態における半導体基板１について、図３を用いて以下に説明する。図３は、本実施形態における半導体基板１について説明するための図である。図３では、Ｚ軸方向における正から負の向きにてＧａＮ系半導体層２０を見たとき（半導体基板１を平面視したとき）の半導体基板１の平面図と、Ｙ軸方向に垂直な面で切ったときの半導体基板１の断面図（上記ｍ面断面を示す図）と、を示している。
（ベース基板）
半導体基板１におけるベース基板１１は、主基板１１０および下地層１１１を有している。
（主基板）
主基板１１０としては、前述のように、ＧａＮ系半導体と異なる材質の基板（異種基板）であってよい。上記異種基板の例を挙げると、サファイア（Ａｌ２Ｏ３）基板、シリコン（Ｓｉ）基板、炭化シリコン（ＳｉＣ）基板などであるが、これらに限定されるものではない。異種基板は、ＧａＮ系半導体と異なる種類の物質からなる基板であってもよい。
主基板１１０は、各種材質の単結晶の基板であってよい。主基板１１０の面方位は、材質に対応して下記のようになっていてもよい。例えば、主基板１１０は、材質がＳｉであれば（１１１）面の面方位となっていてもよく、材質がＡｌ２Ｏ３であれば（０００１）面の面方位（ｃ面）となっていてもよく、材質がＳｉＣであれば６Ｈ－ＳｉＣの（０００１）面の面方位となっていてもよい。
主基板１１０は、下地層１１１を形成した状態（ベース基板１１を形成した状態）において、ＥＬＯ法によりＧａＮ系半導体層２０を成膜可能であればよく、主基板１１０の形状、材質、および面方位は特に限定されない。但し、基本的に、ＧａＮ系半導体層２０を好適に成膜させる観点から、ＧａＮ系半導体層２０は、ベース基板１１の表面を起点としてｃ面（基底面）成膜させることにより形成されることが好ましい。そのため、主基板１１０は、下地層１１１を形成した状態（ベース基板１１を形成した状態）において、ＥＬＯ法によりＧａＮ系半導体層２０を（０００１）面方位に成長させる起点となることができる基板であることが好ましい。
なお、主基板１１０は、ＧａＮ系半導体の材質の基板（例えばＧａＮ基板）であってもよい。ＧａＮ系半導体としては、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮ等が挙げられる。
（下地層）
また、ベース基板１１における下地層１１１は、ＧａＮまたはＧａＮ系半導体を含有する薄膜（以下、ＧａＮ系薄膜と称することがある）を含む。上記ＧａＮ系薄膜は、ＧａＮ系半導体層２０に対応するように構成される。つまり、上記ＧａＮ系薄膜の組成は、ＧａＮ系半導体層２０の組成に対応していることが好ましい。これは、上記ＧａＮ系薄膜は、ＧａＮ系半導体層２０の成膜時に、ＧａＮ系半導体層２０の成長の起点となるためである。そのため、下地層１１１は、少なくともマスク層１２の開口部１２０に重なるように位置していればよい。また、下地層１１１は、ＧａＮ系半導体層２０を成膜する前の時点において、マスク層１２の開口部１２０にて露出する。下地層１１１に含まれる上記ＧａＮ系薄膜がマスク層１２の開口部１２０にて露出することが好ましい。
下地層１１１に含まれるＧａＮ系半導体としては、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮ等が挙げられる。なお。ＧａＮ系半導体としては、これらに限定されない。
下地層１１１は、窒化アルミニウム（ＡｌＮ）層を含んでいてよい。このＡｌＮ層は、例えば、厚みが１０ｎｍ程度から５μｍ程度であってよい。
主基板１１０がＳｉを含む材質である場合、下地層１１１は、ＡｌＮ層を含むことが好ましい。ＡｌＮ層を含む下地層１１１が設けられることにより、主基板１１０とＧａＮ系半導体層２０とをＡｌＮ層によって分離することができる。そのため、例えば、後工程においてＧａＮ系半導体層２０を形成する際に、主基板１１０に含まれるＳｉと、ＧａＮ系半導体層２０のＧａＮとが互いに溶融（メルトバック）する現象の発生を防止することができる。
下地層１１１は、多層膜であってもよい。また、下地層１１１が多層膜である場合、ＡｌＮ層を含んでいてもよい。この多層膜としては、例えば、Ａｌ０．７Ｇａ０．３Ｎ層／Ａｌ０．３Ｇａ０．７Ｎ層、等のようにＡｌ組成が段階的にＧａＮに近づく多層膜であってもよい。このような多層膜は、有機金属化学気相成長（ＭＯＣＶＤ）法を用いて容易に成膜することができる。下地層１１１が多層膜であることにより、ＧａＮ系半導体層２０に生じる、主基板１１０（例えばＳｉ基板）からの応力を緩和することができる。
例えば、ＭＯＣＶＤ法により、主基板１１０としてのＳｉ（１１１）基板上に、下地層１１１としてＡｌＮ層／ＡｌＧａＮ層／ＧａＮ層の積層体を成膜する。下地層１１１に含まれるＡｌＧａＮ層は多層膜であってよく、当該多層膜は、複数のＡｌＧａＮ層であって、Ｚ軸正方向においてＡｌ組成が段階的に小さくなる（ＧａＮに近づく）ようになっていてもよい。
下地層１１１は、厚みが０．１μｍ以上１０．０μｍ以下であってよく、０．２μｍ以上６．０μｍ以下であってもよい。また、半導体基板１において、下地層１１１の厚みが、マスク層１２におけるマスク部１２１の厚みよりも厚くなっていてもよい。
なお、図３では、単一の層として下地層１１１を図示しているが、上述のように、下地層１１１は複数の層を有していてもよい。また、下地層１１１は、カーボンを含む層を有していてもよい。
以上のように、本実施形態における半導体基板１では、ベース基板１１は、主基板１１０と、主基板１１０上に位置するとともに少なくともマスク層１２の開口部１２０に重なる、ＧａＮまたはＧａＮ系半導体を含む下地層１１１と、を有している。ＧａＮ系半導体層２０は、下地層１１１に接触する。これにより、開口部１２０に重なる下地層１１１から、ＧａＮ系半導体層２０を好適に成長させることができる。なお、本実施形態では、下地層１１１は、マスク層１２のマスク部１２１と主基板１１０との間にも位置している。
（マスク層）
半導体基板１におけるマスク層１２は、ＧａＮ系半導体層２０を選択成長させるためにＥＬＯ法において用いられる成長マスクである。マスク層１２は、ＧａＮ系半導体層２０の成長の起点が、開口部１２０にて露出したベース基板１１上となるように、ベース基板１１上の少なくとも一部を覆うマスク部１２１を有している。マスク層１２は、ベース基板１１の上層に形成されていればよく、半導体基板１は、ベース基板１１とマスク層１２との間に別の層を有していてもよい。
マスク層１２のマスク部１２１は、例えばシリコンの酸化膜（例えばＳｉＯ２）、窒化チタン膜（ＴｉＮなど）、窒化シリコン膜（ＳｉＮなど）、酸窒化シリコン膜（例えばＳｉＯＮ）等の絶縁膜により形成されていてよい。また、マスク層１２として、以上に例示した膜を含む多層膜を用いてもよく、当該多層膜は他の材料の膜を含んでいてもよい。また、マスク層１２として、金属膜（貴金属、高融点金属など）を用いることもできる。ベース基板１１上にマスク層１２を形成することによりテンプレート基板１０が得られる。本実施形態では、マスク層１２は、単層のＳｉＯ２からなる。
マスク部１２１として、シリコンの窒化膜（ＳｉＮｘ膜）またはシリコンの酸窒化膜（ＳｉＯＮ膜）を用いてもよい。その結果、マスク層１２が、例えばＳｉＯ２などからなる場合と比較して、マスク層１２とＧａＮ系半導体層２０との接着強度を低減させることができ、後にＧａＮ系半導体層２０をマスク部１２１から剥離する際に、剥離が容易になる。
上記のような観点から、マスク層１２は、下地層１１１とＧａＮ系半導体層２０との間において、ＳｉＯｘ／ＳｉＮｘ、またはＳｉＮｘ／ＳｉＯｘのような２層構造となっていてもよい。
また、半導体基板１は、下地層１１１／ＳｉＮｘ／ＳｉＯｘ／ＳｉＮｘ／ＧａＮ系半導体層２０のような層構造を有していてもよく、マスク層１２は、ＳｉＯｘの両側をＳｉＮｘで挟んだ三層構造となっていてもよい。マスク層１２は、シリコンの窒化膜の単膜でもよいことはもちろんである。マスク層１２は、ＧａＮ系半導体層２０とマスク部１２１との剥離を容易にすることを目的として、ＧａＮ系半導体層２０と接する側にＳｉＮｘ膜を有する構造であることがより好ましい。
なお、ＥＬＯ法に一般的に用いられるシリコンの酸化膜（ＳｉＯｘ膜）をマスク層１２とした場合であっても、マスク層１２の成膜条件、ＧａＮ系半導体層２０の成膜条件等の最適化により、剥離を容易にすることができる。これらの成膜条件については、半導体基板１の製造方法の説明と合わせて後述する。
以上のように、マスク層１２は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、または窒化チタンを含んでいてもよい。半導体基板１は、上述した材質のマスク層１２を用いて形成することができる。また、マスク層１２は、窒化物を用いてもよい。
マスク層１２は、例えば、長手方向における長さが１００μｍ以上２５ｃｍ以下であってよい。マスク層１２の長手方向における長さは、開口部１２０の長手方向における長さ、または、マスク部１２１の長手方向における長さであるともいえる。マスク層１２の厚み（すなわちマスク部１２１の厚み）は１００ｎｍから４μｍ程度であってよく、好ましくは１５０ｎｍから２μｍ程度であってよい。
また、マスク層１２は、隣り合う２つのマスク部１２１のそれぞれにおける側面によって挟まれる空間が開口部１２０となっている。
マスク層１２における開口部１２０は、ＧａＮ系半導体層２０の＜１－１００＞方向に延びるスリット形状を有している。図３におけるＹ軸方向はＧａＮ系半導体層２０の＜１－１００＞方向であり、Ｘ軸方向はＧａＮ系半導体層２０の＜１１－２０＞方向である。開口部１２０がスリット形状を有しているため、ＥＬＯ法によって、テンプレート基板１０上にＧａＮ系半導体層２０を好適に成長させることができる。
開口部１２０の開口幅Ｗ１は、０．１μｍ以上３０μｍ以下であってよく、１μｍ以上６μｍ以下であってよい。開口幅Ｗ１が狭くなるほど、開口部１２０からＧａＮ系半導体層２０に伝搬する貫通転位Ｄ１の数は減少する。また、ＧａＮ系半導体層２０をテンプレート基板１０から機械的に剥離することが容易になる。
さらに、開口幅Ｗ１が狭くなるほど、ＧａＮ系半導体層２０において、活性領域となる低転位領域ＡＲ１の有効面積を大きくすることができる。活性領域とは、発光素子であれば発光する領域であり、通常ｐコンタクト電極が形成され、電流が注入される領域である。これにより、広い面積で発光するＬＥＤデバイスを得ることができる。また、リッジストライプ幅を拡大でき、高出力レーザデバイスを得ることができる。
本実施形態における半導体基板１において、開口部１２０は、ベース基板１１側の開口幅がＧａＮ系半導体層２０側の開口幅よりも小さい形状を有している。また、開口部１２０は、Ｚ軸正方向に向かうにつれて幅が次第に大きくなるテーパ形状を有していてもよい。言い換えれば、マスク部１２１のＸ軸方向における側面が傾斜していてもよい。半導体基板１は、開口部１２０を形成するマスク部１２１のＸ軸方向における側面と、ベース基板１１の表面との成す角が鋭角である。半導体基板１は、開口部１２０を形成するマスク部１２１のＸ軸方向における側面と、マスク部１２１におけるベース基板１１から遠い方の表面との成す角が鈍角である。その結果、ＧａＮ系半導体層２０を成長させる際に、マスク部１２１上にスムーズに乗り上げて横方向成長させることができ、ＧａＮ系半導体層２０の品質を向上させやすい。
開口部１２０がテーパ形状となっている場合、開口部１２０の開口幅Ｗ１は、上記ｍ面断面において、開口部１２０を形成する２つのマスク部１２１のそれぞれの傾斜した側面と、ベース基板１１の表面と、の交点として特定される２つの点（点Ｐ１および点Ｐ２）の間の距離である。
（ＧａＮ系半導体層）
本実施形態における半導体基板１では、基本的に、ＧａＮ系半導体層２０はｃ面（基底面）成膜によって形成されており、具体的には、（０００１）面方位に島状に成長することにより形成されている。この場合、開口部１２０に露出した下地層１１１の表面にＧａＮ系半導体層２０が選択成長し、引き続いてマスク部１２１上に横方向成長することによりマスク部１２１上にＧａＮ系半導体層２０が成長する。
ＧａＮ系半導体層２０は、ＧａＮまたはＧａＮ系半導体を含む層である。ＧａＮ系半導体層２０は、半導体素子に応じて適宜構成されてよく、ｎ型、ｉ型およびｐ型のうちの少なくとも一つの導電型を有していてもよい。
ＧａＮ系半導体層２０を構成する層は、具体的には、例えば、ＧａＮ層、ＡｌＧａＮ層、ＡｌＧａＩｎＮ層、ＩｎＧａＮ層などであってよい。つまり、ＧａＮ系半導体層２０に含まれるＧａＮ系半導体としては、ＡｌＧａＮ、ＡｌＧａＩｎＮ、ＩｎＧａＮ等が挙げられる。また、ＧａＮ系半導体層２０としての、ＧａＮまたはＧａＮ系半導体を含む層は、アンドープ層であってもよく、ドープされた層であってもよい。
半導体基板１において、ＧａＮ系半導体層２０は、厚みが０．５μｍ以上２５μｍ以下であってよく、１μｍ以上１０μｍ以下であってよい。このＧａＮ系半導体層２０の厚みは、上記ｍ面断面における、マスク部１２１とＧａＮ系半導体層２０との境界からＧａＮ系半導体層２０の表面までの距離であってよい。半導体基板１を用いて製造されるデバイスの用途によっては、ＧａＮ系半導体層２０の厚みが薄い方が好ましい。半導体基板１は、ＧａＮ系半導体層２０の厚みが、開口部１２０の開口幅Ｗ１よりも小さくてもよい。また、ＧａＮ系半導体層２０の厚みは、マスク層１２の厚みよりも小さくてもよい。
ＧａＮ系半導体層２０は、好適なＥＬＯ成膜条件を広い範囲で設定できる観点から、ＧａＮ層であることが好ましい。また、ＧａＮ系半導体層２０は、ＩｎＧａＮ層であってもよい。ＥＬＯを用いてＩｎＧａＮ層を横方向成膜させるためには、例えば１０００℃を下回るような低温の温度条件でＩｎＧａＮ層の成膜を行えばよい。また、ＧａＮ系半導体層２０をＩｎＧａＮ層とする場合、マスク層１２との接着強度を低減することができる。ＩｎＧａＮ層は、例えばＩｎ組成レベルで１％以上（ＩｎｘＧａ１－ｘＮ：ｘ＞０．０１）のＩｎが取り込まれた層であればよい。
本実施形態の半導体基板１を製造する過程において、詳しくは後述するが、第１部分Ｓ１の内部にて非貫通転位Ｄ２を積極的に発生させるように、ＧａＮ系半導体層２０を形成する。本実施形態の半導体基板１におけるＧａＮ系半導体層２０は、第１部分Ｓ１と、上記ｍ面断面における非貫通転位Ｄ２の転位密度が第１部分Ｓ１よりも小さい第２部分Ｓ２と、を有している（図２Ｂを参照）。
ＧａＮ系半導体層２０は、第１部分Ｓ１の内部における非貫通転位Ｄ２の転位密度が比較的大きい。その結果、本発明者らは、第１部分の内部応力を緩和することができ、ＧａＮ系半導体層２０を上面視したときの第１部分Ｓ１の表面において、貫通転位Ｄ１の転位密度を低減することができると推測している。
ＧａＮ系半導体層２０の表面における半導体デバイスが形成される領域に存在する貫通転位Ｄ１は、半導体デバイスに対して当該半導体デバイスの性能を悪化させるような影響を与える。すなわち、本実施形態の半導体基板１の製造過程において、第１部分Ｓ１における非貫通転位Ｄ２の転位密度が第２部分Ｓ２における非貫通転位Ｄ２の転位密度よりも大きくなるようにＧａＮ系半導体層２０を成長させる。これにより、幅の広いマスク層１２の上にＧａＮ系半導体層２０を形成した場合であっても、第１部分Ｓ１における広い領域で、貫通転位Ｄ１の転位密度を低減することができる。つまり、半導体基板１は、ＧａＮ系半導体層２０の表面における、デバイスが形成可能な高品位な低転位領域ＡＲ１（図１参照）の面積を広く確保できる。その結果、高品質な半導体デバイスを製造可能な半導体基板１を提供することができる。
また、ＧａＮ系半導体層２０は、第１部分Ｓ１において、ＧａＮ系半導体層２０の上面における転位密度は、ＧａＮ系半導体層２０を厚み方向に切断した断面（上記ｍ面断面）における転位密度（非貫通転位Ｄ２の転位密度）よりも小さくてよい。
半導体基板１は、第１部分Ｓ１の表面における転位密度が低減されていることにより、ＧａＮ系半導体層２０上に形成される半導体デバイスの結晶性、特性および信頼性を向上させることができる。
例えば、半導体基板１は、ＧａＮ系半導体層２０を厚み方向に切断した断面（上記ｍ面断面）における、第１部分Ｓ１の非貫通転位Ｄ２の転位密度は、５×１０８／ｃｍ２以下であってよく、１×１０７／ｃｍ２以上８×１０８／ｃｍ２以下であってよい。
半導体基板１では、ＧａＮ系半導体層２０の第１部分Ｓ１は、表面における転位密度（非貫通転位Ｄ２の転位密度）が５×１０６／ｃｍ２以下であることが好ましい。第１部分Ｓ１は、ＧａＮ系半導体層２０の表面において、平面視でマスク部１２１と重なる１５μｍ×１５μｍ以上の領域であってよい。
半導体基板１において、開口部１２０は長手形状を有し、第１部分Ｓ１は、平面視において、開口部１２０の長手方向（Ｙ軸方向）におけるサイズが１００μｍ以上であってよい。第１部分Ｓ１は、Ｙ軸方向の一方の端部から他方の端部までの長さＬ１１が１００μｍ以上２５ｃｍ以下であってよい。
このように、半導体基板１では、ＧａＮ系半導体層２０の表面における、高品質な半導体デバイスを製造可能な領域の面積を広く確保できる。
また、半導体基板１において、第１部分Ｓ１は、Ｘ軸方向の一方の端部から他方の端部までの長さＬ１２が１０μｍ以上８０μｍ以下であってよい。上記長さＬ１２は、例えば、上記ｍ面断面のＸ軸方向における、（ｉ）第１部分Ｓ１の開口部１２０から遠い方の端部（端面）の位置と、（ｉｉ）マスク部１２１の開口部１２０側の側面の位置と、の距離であってよい。マスク部１２１の開口部１２０側の側面がテーパ状の場合、上記（ｉｉ）は、当該側面におけるベース基板１１から遠い方の端部の位置であってよい。
本実施形態における半導体基板１では、ＧａＮ系半導体層２０は、第２部分Ｓ２において、開口部１２０からＧａＮ系半導体層２０の表面まで貫通転位が延びていてよい。そのため、第２部分Ｓ２において、ＧａＮ系半導体層２０の上面における転位密度（貫通転位Ｄ１の転位密度）は、ＧａＮ系半導体層２０を厚み方向に切断した断面における転位密度（非貫通転位Ｄ２の転位密度）よりも大きくなっていてよい。
半導体基板１において、第２部分Ｓ２は、第１部分Ｓ１よりも貫通転位Ｄ１の転位密度が高くなっていてよい。半導体基板１では、ＥＬＯ法を用いて形成したＧａＮ系半導体層２０の内部において、貫通転位Ｄ１は開口部１２０からＧａＮ系半導体層２０の表層に延びるようにするとともに、第１部分Ｓ１の方に貫通転位Ｄ１が延びることを低減できる。その結果、第１部分Ｓ１の表面における貫通転位Ｄ１の転位密度を低減できる。
また、半導体基板１において、ＧａＮ系半導体層２０は、ＧａＮ系半導体層２０を厚み方向に切断した断面（上記ｍ面断面）において、ＧａＮ系半導体層２０を厚み方向に貫通する複数の貫通転位Ｄ１を有しており、複数の貫通転位Ｄ１の全ては、開口部１２０を通ってよい。
半導体基板１では、例えば、成膜条件またはマスク層１２の寸法等を制御することにより、ＧａＮ系半導体層２０の表面付近に発生する非貫通転位Ｄ２の密度を低減することが好ましい。本実施形態における半導体基板１では、ＧａＮ系半導体層２０は、第１部分Ｓ１において、マスク部１２１上に位置した第３部分Ｓ３と、第３部分Ｓ３よりもＧａＮ系半導体層２０の表面側に位置するとともに第３部分Ｓ３よりも転位密度の小さい第４部分Ｓ４と、を有する。上記構成によれば、第１部分Ｓ１の表面における転位密度をさらに低減できる。
ここで、前述のように、半導体基板１は、上記ｍ面断面のＣＬ像において、第１部分Ｓ１の内部にコントラストの異なる複数の領域が見られることがある。このようなコントラストの違いは、不純物濃度の違いによって生じる。加速電圧を１～５ｋＶとした比較的低速の電子線を用いてＣＬ測定することにより得られる高分解能のＣＬ像にてコントラストの違いを観察してもよい。本実施形態における半導体基板１は、成膜条件を適切に制御してＧａＮ系半導体層２０を成膜することによって、不純物濃度の異なる複数の部分を含むように第１部分Ｓ１を形成することができる。
本明細書において、ＧａＮ系半導体層２０の不純物としては、酸素およびＳｉであってよい。ＧａＮ系半導体層２０に取り込まれたシリコンおよび酸素はｎ型ドーパントとして作用し得る。なお、ＧａＮ系半導体層２０における酸素およびＳｉの不純物濃度は、例えば以下のように制御し得る。すなわち、例えばマスク層１２としてＳｉＯ２を使用している場合、ＧａＮ系半導体層２０の成膜中における温度または成膜速度を調整することによって、ＳｉＯ２からＧａＮ系半導体層２０中に酸素およびＳｉを拡散させるとともに、酸素およびＳｉの拡散量を制御することができる。
ＧａＮ系半導体層２０における不純物濃度（単位は例えばａｔｏｍ／ｃｍ３）は、例えば二次イオン質量分析法（ＳＩＭＳ）を用いて、ＧａＮ系半導体層２０をＺ軸方向（厚み方向）に分析して定量測定することができる。
本実施形態における半導体基板１では、ＧａＮ系半導体層２０を厚み方向に切断した断面（上記ｍ面断面）において、第１部分Ｓ１の不純物濃度は、第２部分Ｓ２の不純物濃度よりも大きくてよい。
本実施形態における半導体基板１では、ＧａＮ系半導体層２０は、第１部分Ｓ１において、マスク部１２１上に位置した第３部分Ｓ３と、第３部分Ｓ３よりもＧａＮ系半導体層２０の表面側に位置するとともに第３部分Ｓ３よりも不純物濃度の小さい第４部分Ｓ４と、を有していてよい。これにより、第１部分Ｓ１の表面における不純物濃度を低減することができる。したがって、高品質な半導体デバイスを製造可能な半導体基板１とすることができる。
本実施形態における半導体基板１では、ＧａＮ系半導体層２０は、第１部分Ｓ１においてＧａＮ系半導体層２０の厚み方向における第３部分Ｓ３と第４部分Ｓ４との間に位置するとともに、第３部分Ｓ３よりも不純物濃度の大きい、第５部分Ｓ５を有していてよい。
半導体基板１において、ＧａＮ系半導体層２０は、Ｘ軸方向における側面部に斜めファセット部２１を有していてもよい（図１Ｂおよび図２Ｂを参照）。この斜めファセット部２１は、ＧａＮ系半導体層２０における例えば（１１－２２）面であってよく、第５部分Ｓ５の端面に対応していてもよい。斜めファセット部２１を有するようにＧａＮ系半導体層２０を成膜する場合、ＧａＮ系半導体層２０における、斜めファセット部２１を有しながら成長した部分が第５部分Ｓ５となっていてよい。このように成長した第５部分Ｓ５には、不純物が比較的多く取り込まれ得る。例えば、Ｖ族原料／ＩＩＩ族原料比を制御することによって斜めファセット部２１を有するようにＧａＮ系半導体層２０を成膜できる。
斜めファセット部２１は、例えばＧａＮ系半導体層２０における（１１－２β）面（βは整数）であってよい。このような斜めファセット部２１を有するようにＧａＮ系半導体層２０を形成することにより、上述の第３部分Ｓ３、第４部分Ｓ４および第５部分Ｓ５を有するＧａＮ系半導体層２０とし易くすることができる。
本実施形態における半導体基板１では、第１部分Ｓ１は、ＧａＮ系半導体層２０の第１部分Ｓ１の表面において、第６部分Ｓ６と、第６部分Ｓ６よりも第２部分Ｓ２側に位置するとともに、第６部分Ｓ６よりも不純物濃度の小さい第７部分Ｓ７と、を有していてよい。
ＧａＮ系半導体層２０の側面部において、マスク部１２１から蒸発した不純物がＧａＮ系半導体層２０中に取り込まれ易い。そのため、第６部分Ｓ６は、第７部分Ｓ７よりも不純物濃度が大きくなる。第７部分Ｓ７は、高品質な半導体デバイスを製造可能な領域として好適に用いることができる。
ＧａＮ系半導体層２０は、第１部分Ｓ１のみと重なる、電子部品形成領域ＡＲ１０を有している。半導体基板１における電子部品形成領域ＡＲ１０は、広い面積が確保できるとともに、転位密度が小さく、デバイスを好適に形成できる。
半導体基板１において、開口部１２０は、長手形状を有しており、ＧａＮ系半導体層２０は、開口部１２０の長手方向に沿って、それぞれが第１部分Ｓ１と重なる複数の電子部品形成領域ＡＲ１０を有していてよい。上記構成によれば、半導体基板１を用いて、複数の電子部品を形成できる。つまり、電子部品を容易に大量生産できる。
半導体基板１において、ＧａＮ系半導体層２０は、開口部１２０の長手方向に交わる方向に沿って、それぞれが第１部分Ｓ１と重なる複数の電子部品形成領域ＡＲ１０を有していてよい。上記構成によれば、半導体基板１を用いて、より多くの電子部品を形成することができる。
また、半導体基板１は、ＧａＮ系半導体層２０の表面に位置した転位を含む転位領域ＤＡをさらに有し、転位領域ＤＡから第２部分Ｓ２の表面領域ＦＡを差し引いた差分領域ＳＡは、第２部分Ｓ２の表面領域ＦＡよりも小さくてよい。下地層１１１が露出している開口部１２０に対応する第２部分Ｓ２の表面領域ＦＡを狭くすることは、電子部品形成領域ＡＲ１０を広く確保することにつながる。ここで、例えば、マスク部１２１の幅を狭くして、マスク部１２１と開口部１２０との周期を短くすることによれば、１枚のウエハからのデバイス（半導体デバイス）の取れ数を多くすることができる。それに対して、差分領域ＳＡを狭くすることによれば、上記周期が短い場合であっても、電子部品形成領域ＡＲ１０の面積を広く確保し易い。その結果、サイズの比較的大きなデバイスを製造し易くできるため好ましい。
半導体基板１は、転位領域ＤＡの幅の大きさが、第２部分Ｓ２の表面領域ＦＡの幅の大きさの１．３倍以下であってよい。より大きな電子部品形成領域ＡＲ１０を得るためには、表面領域ＦＡから拡大する転位領域ＤＡの幅の大きさを低減することが効果的である。大面積の電子部品形成領域ＡＲ１０を得ることができれば、より高出力の発光素子を形成すること、および、より大電力を制御できる電子素子を形成することができるため好ましい。例えば、発光素子であれば、電子部品形成領域ＡＲ１０に、発光領域を形成することがより好ましい。
また、開口部１２０は、ベース基板１１側の開口幅とＧａＮ系半導体層２０側の開口幅との差が、マスク部１２１の厚みよりも小さくてもよい。その結果、マスク部１２１上に成長するＧａＮ系半導体層２０の面積を大きく確保することができる。
一方で、開口部１２０は、ベース基板１１側の開口幅とＧａＮ系半導体層２０側の開口幅との差が、マスク部１２１の厚みよりも大きくてもよい。その結果、開口部１２０からマスク部１２１上に成長するＧａＮ系半導体層２０の品質を向上させやすくなる。
半導体基板１は、ベース基板１１の主基板１１０として、単結晶のＳｉ基板を有していてよい。これにより、異種基板である安価なＳｉ基板を主基板１１０として用いて、半導体基板１を形成することができる。これにより、半導体デバイスの製造コストを大幅に低減することができる。
一般に、ＥＬＯ法では、ＧａＮ基板またはサファイア基板等の高価な基板上にＧａＮ系半導体層を形成することが多い。しかしながら、そのような高価な基板を用いる場合、製品コストを低減することに限界がある。例えば、マイクロＬＥＤディスプレイの価格は、マイクロＬＥＤチップの製造コストに大きく依存する。例えば、４ＫサイズのマイクロＬＥＤディスプレイでは２４００万個のＬＥＤチップを要するためである。
半導体基板１を用いることによれば、ＧａＮ基板またはサファイア基板上に形成したＧａＮ系半導体層を用いてマイクロＬＥＤチップを製造する場合に比べて、マイクロＬＥＤチップの製造コストを大幅に低減することができる。
（半導体基板の製造方法）
以下、半導体基板１の製造方法の一例について説明する。
まず、主基板１１０および下地層１１１を有するベース基板１１を準備する（ベース基板を準備する工程）。下地層１１１がＡｌＮ層を含む場合、ＡｌＮ層を形成する方法は、ＭＯＣＶＤに限定されず、スパッタ法等を用いてもよい。スパッタ装置を用いる場合、低コストでテンプレート基板１０を作製できる等の利点がある。
下地層１１１の成膜方法は特に限定されず、公知の方法を適宜用いて主基板１１０上に下地層１１１が形成されてよい。
例えば、ＭＯＣＶＤ法により、主基板１１０上に下地層１１１としてＡｌＮ層／Ａｌ０．６Ｇａ０．４Ｎ層／ＧａＮ層の積層体を成膜する。具体的な一例の下地層１１１では、ＡｌＮ層の厚みは３０ｎｍ、Ａｌ０．６Ｇａ０．４Ｎ層の厚みは３００ｎｍ、ＧａＮ層の厚みは１～２μｍであってよい。
次いで、本実施形態における半導体基板１の製造方法では、ベース基板１１上に、開口部１２０およびマスク部１２１を有するマスク層１２を形成する（マスク層を形成する工程）。
マスク層を形成する工程では、先ず、例えば、下地層１１１上に、プラズマ化学気相成長（ＣＶＤ）法またはスパッタ法などにより絶縁膜（例えばＳｉＯ２膜とＳｉＮ膜とを積層した膜）を形成する。その後、例えば、フォトリソグラフィー法を用いてレジストを塗布するとともにパターニングする。これにより、ストライプ状の開口部を有するレジストを形成する。次いで、例えば、フッ酸（ＨＦ）、バッファードフッ酸（ＢＨＦ）などのウエットエッチャントを用いて、ＳｉＮｘ膜およびＳｉＯｘ膜を部分的に除去した後、有機洗浄を行ってレジストを除去する。これにより、ベース基板１１上にマスク層１２が形成されたテンプレート基板１０を得ることができる。
具体的な一例のテンプレート基板１０では、マスク層１２は、ＳｉＯ２膜の厚みが例えば０．３μｍであり、ＳｉＯ２膜上のＳｉＮ膜の厚みが例えば７０ｎｍである。また、開口幅Ｗ１が５μｍである。マスク層１２は、ＧａＮ系半導体層２０の種類（成分組成）に対応してマスク部１２１の材質および層構造が選択されてよい。
また、マスク部１２１にはピンホールが存在し得る。そのため、成膜装置中にて一度成膜を行った後、有機洗浄などを行い再度成膜装置に導入し、同じ膜種を成膜してもよい。その結果、マスク層１２のピンホールを低減することができる。
以上のようにして、開口部１２０およびマスク部１２１を有するマスク層１２が配されたテンプレート基板１０を準備する（テンプレート基板を準備する工程）。次いで、本実施形態における半導体基板１の製造方法では、開口部１２０にて露出したベース基板１１上からマスク部１２１上にわたって、ＧａＮまたはＧａＮ系半導体を含むＧａＮ系半導体層２０を形成する（半導体層を形成する工程）。
半導体層を形成する工程では、マスク部１２１上に位置する第１部分Ｓ１と、開口部１２０上に位置する第２部分Ｓ２とを有するように、ＧａＮ系半導体層２０を形成する。例えば、テンプレート基板１０をＭＯＣＶＤ装置に装入し、ＧａＮ系半導体層２０を成膜する。成膜条件の一例としては、例えば、主基板１１０にＳｉ基板、下地層１１１にＡｌＮ層とＡｌ０．２Ｇａ０．８Ｎ／Ａｌ０．８Ｇａ０．２Ｎの超格子層構造４０ペア、マスク層１２にＳｉＯｘ膜を採用した場合に、基板温度：１１２０℃、成長圧力：５０ｋＰａ、ＴＭＧ:２２ｓｃｃｍ、ＮＨ３:１５ｓｌｍ、Ｖ／ＩＩＩ＝６０００、の条件でＧａＮ系半導体層２０を成長させてよい。
具体的には、半導体層を形成する工程では、先ず、マスク層１２の開口部１２０の部分にイニシャル成長層（シード成長層）を形成し、その後、イニシャル成長層からＧａＮ系半導体層２０を横方向成長させることが望ましい。このイニシャル成長層は、ＧａＮ系半導体層２０をマスク部１２１上に横方向成長させる際に、起点（シード）となる成長層である。このイニシャル成長層の端は、マスク部１２１の上面に乗りあがる直前（マスク部１２１のテーパ形状を有する部分（側面）の途中）、または乗りあがった直後にイニシャル成長層の成膜を止めることが好ましい。その結果、ＧａＮ系半導体層２０を横方向に成長させる際に、高速で成長させることができる。イニシャル成長層は、例えば、２．０μｍ以上３．０μｍ以下の高さになるように形成すればよい。
上記のようにイニシャル成長層を成膜した後にＧａＮ系半導体層２０を横方向成長させることで、第１部分Ｓ１の内部の非貫通転位Ｄ２を多くする（表面における貫通転位Ｄ１の転位密度を低減する）ことができる。また、第１部分Ｓ１の内部における不純物濃度の分布を制御する（第３部分Ｓ３～第５部分Ｓ５を形成する）ことができる。なお、成膜中の条件を適宜制御することによって、ＧａＮ系半導体層２０をＺ軸方向に成長させたり、Ｘ軸方向に成長させたりする制御ができる。
以上により、テンプレート基板１０上にＧａＮ系半導体層２０が形成された半導体基板１が得られる。
具体的な一例のＧａＮ系半導体層２０では、横幅Ｌ２０（図３に図示）は５３μｍである。開口幅Ｗ１が５μｍである場合、デバイスを形成可能な第１部分Ｓ１の有効幅（長さＬ１２）は２４μｍとなる。また、ＧａＮ系半導体層２０の厚み方向における、マスク部１２１の表面からＧａＮ系半導体層２０の表面までの厚みは６μｍであった。また、ＧａＮ系半導体層２０におけるアスペクト比は、２４μｍ/６μｍ＝４．０と高くなっている。
なお、ＥＬＯ法では、Ｇａ原子の拡散長を伸ばすことによって速い横方向成膜速度を実現することができる。本実施形態における半導体基板１の製造方法では、半導体層を形成する工程における成膜温度は９００℃以上１１８０℃以下であればよい。半導体層を形成する工程における成膜温度は１０００℃以下の比較的低温であってもよい。
半導体層を形成する工程における成膜温度を１０００℃以下の比較的低温とする場合、Ｇａ原料ガスとしてトリエチルガリウム（ＴＥＧ）を用いてもよい。ＴＥＧは、低温において有機原料が効率よく分解する。そのため、ＥＬＯ法によるＧａＮ系半導体層２０の速い横方向成膜を実現することができる。
また、例えば、ＧａＮ系半導体層２０をＩｎＧａＮで形成する場合、ＩｎをＧａＮに添加してＩｎＧａＮ層のＧａＮ系半導体層２０を形成するが、この場合にも、低温での成膜を行うことが重要である。
（その他の構成）
半導体基板１において、ＧａＮ系半導体層２０は、第３部分Ｓ３にＸ軸方向の不純物濃度の分布があってもよい。半導体基板１において、第３部分Ｓ３は、平面視で開口部１２０に隣接する内側部と、平面視において前記内側部よりも開口部１２０から遠く、前記内側部よりも不純物濃度が低い外側部とを含んでいてもよい。より詳しくは、第３部分Ｓ３の上記外側部は、上記ｍ面断面において、ＧａＮ系半導体層２０の端面に近い方（開口部１２０から遠い方）に位置している。第３部分Ｓ３の上記内側部は、開口部１２０に近い方に位置して、開口部１２０に隣接している。上記外側部は、上記内側部よりも不純物濃度が低くなっていてもよい。第３部分Ｓ３の不純物濃度の分布は、ＳＩＭＳによって第３部分Ｓ３をＸ軸方向に分析して測定することができる。第３部分Ｓ３の不純物濃度は、例えば、ＧａＮ系半導体層２０にｎ型ドーパントとしてＳｉを含める場合、ＧａＮ系半導体層２０の成膜時に、Ｓｉの供給量を制御することによって、第３部分Ｓ３に不純物濃度の分布をもたらすことができる。
第３部分Ｓ３では、上記外側部の方（開口部１２０から遠い方）が比較的低い不純物濃度となっている。そのため、第１部分Ｓ１の表面において電子部品形成領域ＡＲ１０を設定する位置を選択することによって、当該電子部品形成領域ＡＲ１０の反対側のＧａＮ系半導体層２０の表面における不純物濃度を変化させることもできる。
なお、第４部分Ｓ４、第５部分Ｓ５においても、Ｘ軸方向の不純物濃度の分布があってもよい。この場合は、第４部分Ｓ４は、上記ｍ面断面において、ＧａＮ系半導体層２０の端面に近い方（開口部１２０から遠い方；外側部）が、開口部１２０に近い方（内側部）よりも不純物濃度が低くなっていてもよい。また、第５部分Ｓ５は、上記ｍ面断面において、ＧａＮ系半導体層２０の端面に近い方（開口部１２０から遠い方；外側部）が、開口部１２０に近い方（内側部）よりも不純物濃度が低くなっていてもよい。
〔実施形態２〕
本開示の他の実施形態について、以下に説明する。なお、説明の便宜上、上記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない。以降の実施形態においても同様である。
本実施形態では、実施形態１に記載の半導体基板１を用いて製造される半導体デバイスについて、図面を参照して説明する。
図４は、本開示の一例におけるデバイス積層構造３０を形成した半導体基板１について説明するための断面図である。図５は、デバイス積層構造３０について説明するための断面図であり、図４の一部を拡大した図である。
図４および図５に示すように、半導体基板１を用いてデバイスを作製する場合、半導体基板１上にデバイス積層構造３０を成膜する。デバイス積層構造３０は、ＧａＮ系半導体層２０と、活性層３１と、電子ブロッキング層３２と、ｐ型ＧａＮ系半導体層３３と、を有している。
（デバイス積層構造がＬＥＤの場合）
一例として、半導体基板１の第１部分Ｓ１の表面上に形成されるデバイス積層構造３０がＬＥＤの場合について以下に説明する。この場合、活性層３１は、例えば、５～６周期の構造を持つＭＱＷ（Multi-Quantum Well：ＩｎＧａＮ／ＧａＮ）である。活性層３１におけるＩｎ組成は目的とする発光波長で異なってよく、例えば、青色（波長４５０ｎｍ付近）であれば１５～２０％程度のＩｎ濃度、緑色（波長５３０ｎｍ付近）であれば３０％程度のＩｎ濃度に適宜設定される。
電子ブロッキング層３２は、例えばＡｌＧａＮ層であり、当該ＡｌＧａＮ層は、一般的には１５～２５％程度のＡｌ組成であり、厚みが５～２５ｎｍである。ｐ型ＧａＮ系半導体層３３は、例えばＧａＮ層であり、当該ＧａＮ層は、例えば厚みが０．１～０．３μｍである。
図示を省略するが、デバイス積層構造３０は、ｐ型ＧａＮ系半導体層３３の表面に１０ｎｍ程度のＰ＋＋層（Ｍｇドーパントのハイドープ層）を形成してもよい。ＧａＮ系半導体層２０およびデバイス積層構造３０は、ＭＯＣＶＤ装置から取り出さずに連続して成膜してもよい。また、半導体基板１の表面を研磨し平坦化するために、ＧａＮ系半導体層２０を成膜後、ＭＯＣＶＤ装置または各種成膜装置から半導体基板１を取り出し、その後、ＧａＮ系半導体層２０の表面を研磨またはＣＭＰ（Chemical mechanical polish）などにより平坦化してから、再度、半導体基板１を上記成膜装置の中に入れて、デバイス積層構造３０を成膜してもよい。
各種成膜装置としては、スパッタ装置、リモートプラズマＣＶＤ装置（ＲＰＣＶＤ）、ＰＳＤ（Pulse Sputter Deposition）装置などが挙げられる。リモートプラズマＣＶＤ装置およびＰＳＤ装置などは、低温成膜が可能であるとともに水素をキャリアガスとして用いないため、低抵抗のｐ型ＧａＮ系半導体層３３を得ることができるため好ましい。
なお、半導体基板１の表面を研磨またはＣＭＰする前後で、使用する成膜装置の種類を変更してもよい。
ＧａＮ系半導体層２０を成膜した後、成膜装置から取り出して研磨などを行った場合、ＧａＮ系半導体層２０と活性層３１との間に、ｎ型ＧａＮ系半導体層を挿入してもよい。ｎ型ＧａＮ系半導体層の厚みは０．２～４μｍ程度が適切である。
本開示の一態様における半導体基板１を用いて、面発光デバイスを作製することも可能である。面発光レーザデバイスを作製する場合、基本的なデバイス積層構造３０はＬＥＤと類似しており、後述するデバイスプロセスが多少異なる。
（デバイス積層構造がレーザダイオードの場合）
他の一例として、半導体基板１の第１部分Ｓ１の表面上に形成されるデバイス積層構造がレーザダイオード（ＬＤ:Laser Diode）である場合について以下に説明する。本例のデバイス積層構造は、先述したＬＥＤの場合と類似しているとともに一般的なＬＤの構造であってよいことから、図示をして詳細に説明することは省略する。概略的には、ＬＤの場合におけるデバイス積層構造は、活性層３１の上下に、ｐ型およびｎ型の光ガイド層が追加される。この光ガイド層は、厚みが５０ｎｍ程度、Ｉｎ組成３～１０％程度のＩｎＧａＮ層である。
また、ＬＤの場合におけるデバイス積層構造は、ｐ型の光ガイド層、活性層３１、およびｎ型の光ガイド層を挟むように、上記ｐ型の光ガイド層の外側にｐ型の光クラッド層が追加され、上記ｎ型の光ガイド層の外側にｎ型の光クラッド層が追加される。上記光クラッド層としては、ＧａＮ系半導体層、ＡｌＧａＮ系半導体層、またはＡｌＩｎＧａＮ系半導体層が選ばれてよい。上記ｐ型の光クラッド層は、厚みが０．４～１．０μｍであってよい。また、上記ｎ型の光クラッド層は、厚みが０．８～２．０μｍであってよい。
ＬＤの場合におけるデバイス積層構造の各部は、作製したいデバイスの目的、用途によって適宜最適化してよい。
本開示の一態様における半導体基板１を用いて、一般的なレシピ（成膜条件：例えばＭＯＣＶＤの成膜レシピ）を使用してデバイス積層構造３０を製造することができる。そのため、新たに成膜条件の最適化を行う必要がない。もちろん、本開示の一態様における半導体基板１を用いて、成膜条件の最適化を行ってもよい。
なお、上記の例に限定されず、ＧａＮ系半導体層２０上には、様々なデバイス積層構造３０を成膜することが可能である。
（デバイス積層構造へのデバイスプロセス）
次に、半導体基板１上に形成されたデバイス積層構造３０に対してデバイスプロセスを行う工程について説明する。半導体基板１を用いてデバイスを形成する場合、一般的なデバイスプロセスを適用できることがメリットとなる。
図６は、ＬＥＤを製造するデバイスプロセスの一例について説明するための図である。以下では、説明の便宜上、半導体基板１にデバイス積層構造３０を成膜し、デバイス積層構造３０の表面に電極を形成した後の状態の部材を、第１の中間デバイス５０と称する。
図６Ａに示すように、第１の中間デバイス５０は、デバイス積層構造３０の表面にｐ型電極部１７およびｎ型電極部１８を有している。ｐ型電極部１７は、ｐ型のコンタクト電極およびパッド電極を含む。ｎ型電極部１８は、ｎ型のコンタクト電極およびパッド電極を含む。本例における第１の中間デバイス５０は、片面２電極構造（ｐ型電極部１７およびｎ型電極部１８の二つが片側の面に形成される構造）である。
ｎ型電極部１８が形成される領域は、事前にフォトリソプロセスおよびドライエッチングプロセスによってｎ型ＧａＮ系半導体層が露出しており、その表面にｎ型電極部１８が形成されている。一例では、ｎ型電極部１８は、ｎ型のコンタクト電極としてＴｉ／Ａｌ電極、パッド電極としてＭｏ／Ａｕなどが用いられ、メッキ法などによって形成される。
ｐ型電極部１７は、ｐ型ＧａＮ系半導体層３３上に形成される。一例では、ｐ型のコンタクト電極としてＡｇ／Ｎｉ電極などが用いられている。ｐ型電極部１７におけるＡｇ電極は、ｐ型半導体層に接しており、活性層からの光を裏面に反射するための反射層の役目を果たす。ｐ型電極部１７における電極パッドとしては、Ｗ／Ａｕなどが用いられる。ｐ型電極部１７は、メッキ法などによって形成される。
上記のように、ｎ型コンタクト電極は、ドライエッチングされて、ｐ型コンタクト電極よりも低い位置に形成される。そのため、ｎ型コンタクト電極上に形成されるパッド電極は、厚く形成され、ｎ型電極のパッド表面の高さと、ｐ型電極のパッド表面の高さとを同じにしておくことが好ましい。これにより、その後のキャリア基板へのボンディングの際の接合が非常に容易であり、キャリア基板へのボンディングを行う工程における歩留まりを高くできる。
（剥離プロセス）
上記のように、半導体基板１上にデバイス積層構造３０を成膜し、さらに、デバイス積層構造３０に対してデバイスプロセスを行った時点で、第１の中間デバイス５０は機能する。しかし、ＧａＮ系半導体を用いた発光素子では、活性層として機能するＧａＮ系半導体層２０から発する光を異種基板（例えばシリコン基板）が吸収してしまうため、異種基板からデバイスのチップを剥離することが好ましい。
剥離方法は複数考えられるが、ここでは、剥離プロセスの一例として、気相エッチング法を用いて剥離する方法について図６Ｂおよび図６Ｃを用いて説明する。
本開示の一態様における半導体基板１では、ＧａＮ系半導体層２０とベース基板１１とは、開口部１２０において化学結合している。そのため、ＧａＮ系半導体層２０における平面視において開口部１２０と重なる部分と、ＧａＮ系半導体層ＧａＮ系半導体層２０とベース基板１１（下地層１１１）との結合部を気相エッチングにより除去する。これにより、ＧａＮ系半導体層２０およびデバイス積層構造３０を容易にテンプレート基板１０から剥離することができる。
図６Ｂは、図６Ａに示す第１の中間デバイス５０についてエッチング処理を行った後の第２の中間デバイス５１の様子を模式的に示す断面図である。
図６Ｂに示すように、開口部１２０の上方におけるＧａＮ系半導体層２０およびデバイス積層構造３０の部分を気相エッチングにより掘り込む。このとき、少なくともマスク部１２１の一部が露出するように、開口部１２０上のＧａＮ系半導体層２０をエッチングする。つまり、エッチング深さとしては、ＧａＮ系半導体層２０の厚みより深くエッチングすることが好ましい。また、開口部の幅Ｗ１よりもエッチング領域の上部の開口幅Ｊが広くなる（Ｗ１＜Ｊ）ように掘り込むことが好ましい。これにより、開口部１２０におけるＧａＮ系半導体層２０とベース基板１１との結合部も気相エッチングにより除去される。
ＧａＮ系半導体層２０と、デバイス積層構造３０と、１つのｐ型電極部１７と、１つのｎ型電極部１８と、を含む一つのユニットを発光素子４０と称する。
図６Ｃは、スタンプ５５を用いて発光素子４０をマスク部１２１から剥離する様子を示す断面図である。
図６Ｃに示すように、スタンプ５５を用いて、発光素子４０をマスク部１２１上から容易に剥離することができる。スタンプ５５は、粘弾性エラストマースタンプ、ＰＤＭＳ(Polydimethylsiloxane)スタンプ、または、静電接着スタンプ等であってよい。このように、マスク部１２１上から発光素子４０を直接剥離できることは、工業的に、コストおよびスループット等の面で非常に大きな利点を有する。
剥離して得られた発光素子４０（例えばマイクロＬＥＤ素子）の表面について、ＣＬ法により欠陥状態を測定したところ、発光素子４０の発光領域において、暗点および暗線は観測されなかった。
（回路基板上への実装）
ベース基板１１から分離された発光素子４０を電気配線された実装基板へ転写実装する方法について説明する。ここでは、マイクロＬＥＤディスプレイを例に説明する。
スタンプ等の有する接着力によって、選択的に剥離された発光素子（ＬＥＤ）４０は、一旦、別の中間プレート（図示省略）に配置される。発光素子４０は、再転写されることにより上下を逆転させて、フリップチップで回路基板上に実装される。図７は、発光素子４０をフリップチップにより回路基板２０１上に実装した構成例を示す断面図である。
図７に示すように、反射層２０２が表面に形成された回路基板２０１（例えばＴＦＴ基板）を用いて、回路基板２０１の上層に、チップを保持するための粘着層２０３と、ｐ型用配線電極２０４とｎ型用配線電極２０５とを配置する。このような回路基板２０１に発光素子４０をフリップチップ実装する。これにより発光素子４０と回路基板２０１とを電気的に接続する。
図８は、発光素子４０が回路基板２０１に実装されたマイクロＬＥＤディスプレイの一部を示した図である。図８に示すように、マイクロＬＥＤディスプレイを作製する場合には、青色（Ｂ）、緑色（Ｇ）、赤色（Ｒ）で発光するＬＥＤチップを回路基板２０１に実装する。そのため、ＲＧＢそれぞれのＬＥＤチップを個別の半導体基板１に作製する。上述のようにＲＧＢそれぞれの発光素子４０を製造し、発光素子４０を回路基板２０１に実装する。ディスプレイサイズにしたがってこれらの作業を繰り返すことによって、マイクロＬＥＤディスプレイを作製することができる。
なお、上記の例では、マイクロＬＥＤ素子およびマイクロＬＥＤディスプレイを例示して説明したが、半導体基板１を用いて、例えば、ファブリペロータイプのレーザおよび面発光レーザ（ＶＣＳＥＬ）を作製することもできる。
上述のように、半導体基板１を用いて、発光素子４０等の各種電子部品を製造することができる。半導体基板１を備える電子部品としては、例えば、ＬＥＤ、レーザ等の光半導体素子が挙げられる。また、そのような電子部品を備える電子機器も本開示の範疇に入る。この電子機器としては、携帯型情報端末、ディスプレイ（テレビ等）、プロジェクタ、等が挙げられる。
〔実施形態３〕
本開示の他の実施形態について、図９を参照して以下に説明する。図９は、ＧａＮ系半導体層２０の横方向成長の一例を示す断面図である。
本実施形態では、複数の開口部１２０を有するマスク層１２Ａを用いてＧａＮ系半導体層２０を成膜する例について説明するが、これに限定されない。他の実施形態においても同様にＧａＮ系半導体層２０が成膜されてよい。
マスク層１２の開口部１２０にて露出する下地層１１１の部分をシード部１１２と称する。ＧａＮ系半導体層２０は、シード部１１２を起点として、ＥＬＯ法によって形成される。
図９に示すように、開口部１２０と重なるシード部１１２上に、イニシャル成長層ＳＬを形成し、その後、イニシャル成長層ＳＬからＧａＮ系半導体層２０を横方向成長させることが望ましい。イニシャル成長層ＳＬは、ＧａＮ系半導体層２０の横方向成長の起点となる。
ＧａＮ系半導体層２０の成膜においては、イニシャル成長層ＳＬのエッジが、マスク部１２１の上面に乗りあがる直前（マスク部１２１の側面上端に接している段階）、またはマスク部１２１の上面に乗り上がった直後のタイミングでイニシャル成長層ＳＬの成膜を止める（すなわち、このタイミングで、ＥＬＯ成膜条件を、ｃ軸方向成膜条件からａ軸方向成膜条件に切り替える）ことが好ましい。こうすれば、イニシャル成長層ＳＬがマスク部１２１からわずかに突出している状態から横方向成膜を行なうため、ＧａＮ系半導体層２０の厚み方向への成長に材料が消費されることを低減し、効果的にＧａＮ系半導体層２０を高速で横方向成長させることができる。イニシャル成長層ＳＬは、例えば、２．０μｍ以上３．０μｍ以下の厚さに形成すればよい。
図９のようにイニシャル成長層ＳＬを成膜した後にＧａＮ系半導体層２０を横方向成長させることで、第１部分Ｓ１内部の非貫通転位を多くする（第１部分Ｓ１表面における貫通転位密度を低減する）ことができる。また、第１部分Ｓ１内部における不純物濃度（例えば、シリコン、酸素）の分布を制御することができる。なお、ＧａＮ系半導体層２０の成膜中の条件を適宜制御することによって、ＧａＮ系半導体層２０をＺ方向（ｃ軸方向）に成長させたり、Ｘ方向（ａ軸方向）に成長させたりする制御が可能である。
図９に示すように、本実施形態における半導体基板１では、ＧａＮ系半導体層２０の第１部分Ｓ１が、平面視において、開口部１２０とマスク部１２１の中央１２５との間に位置している。また、本実施形態における半導体基板１では、ＧａＮ系半導体層２０は、マスク部１２１上にエッジ面２０ｅを有している。
なお、複数のＧａＮ系半導体層２０を形成した後に、ＧａＮ系半導体層２０の表面を研磨またはＣＭＰしてもよい（より詳しくは、後述の実施形態４を参照）。これにより、ＧａＮ系半導体層２０の表面の平坦性を改善し、ＧａＮ系半導体層２０の表面における高さの面内分布を改善することができる。その結果、これにより、デバイス積層構造３０を形成する際の各層の面内分布が抑制され、歩留まりを効果的に改善できる。なお、ＧａＮ系半導体層２０の表面を研磨する場合には、開口部１２０の開口幅Ｗ１が０．１μｍ以上であってもよい。
〔実施形態４〕
本開示の他の実施形態について、以下に説明する。
実施形態１に記載の半導体基板１では、１つの開口部１２０から成長した単個のＧａＮ系半導体層２０を有する半導体基板１について説明した。これに対して、本実施形態では、複数の開口部１２０を有するマスク層１２Ａを用いて成膜することにより、複数のＧａＮ系半導体層２０が会合して形成されたＧａＮ系半導体層２０Ａを有する半導体基板１Ａについて説明する。
図１０は、本実施形態における半導体基板１Ａについて説明するための図である。
図１０Ａに示すように、先ず、ベース基板１１上にマスク層１２Ａを形成することによりテンプレート基板１０Ａを作製する。マスク層１２Ａは複数の開口部１２０を有している。マスク層１２Ａは、ベース基板１１上に形成された、複数のマスク部１２１、およびマスク部１２１の間に設けられたスリット形状の複数の開口部１２０を有している。つまり、マスク層１２Ａは、複数のマスク部１２１がストライプ状に設けられていてもよい。
マスク層１２Ａは、例えば、１つのマスク部１２１におけるＸ軸方向の長さ（すなわちマスク幅Ｌ３１）が２５μｍ以上２００μｍ以下であってよい。言い換えると、マスク層１２Ａは、例えば、複数の開口部１２０のＸ軸方向におけるピッチが２５μｍ以上２００μｍ以下であってよい。
マスク層１２Ａは、開口部１２０の開口幅Ｗ１が０．５μｍ以上２０μｍ以下であってよく、１μｍ以上５μｍ以下であってもよい。マスク層１２Ａは、例えば、開口幅Ｗ１が６～７μｍであってよく、３～５μｍであってよい。
具体的な一例では、マスク部１２１の幅Ｌ３１は５０μｍであり、開口部１２０の開口幅Ｗ１は５μｍであるが、これに限定されるものではない。
図１０Ｂに示すように、テンプレート基板１０Ａ上に、ＧａＮ系半導体層２０を成膜させる。このとき、複数の開口部１２０のそれぞれにおいて露出している下地層１１１の表面（シード部１１２；図９参照）を起点として、複数のＧａＮ系半導体層２０が成長する。複数のＧａＮ系半導体層２０のそれぞれが成長することにより、或る開口部１２０から横方向成長したＧａＮ系半導体層２０と、当該開口部１２０の隣の開口部１２０から横方向成長した別のＧａＮ系半導体層２０とが会合する。これにより、テンプレート基板１０Ａ上に、マスク層１２Ａを覆う一体のＧａＮ系半導体層２０Ａが形成され、半導体基板１Ａが製造される。
図１０Ｃに示すように、半導体基板１Ａは、隣り合うＧａＮ系半導体層２０が互いに会合して形成されたＧａＮ系半導体層２０Ａを有している。ＧａＮ系半導体層２０Ａは、第１部分Ｓ１に隣接する会合部２５を有する。ＧａＮ系半導体層２０Ａは、マスク部１２１上にエッジ面２０ｅ（図９参照）を有さない一体形状であり、平面視でマスク部１２１の中央１２５と重なる空隙（中空部）６０を含む。半導体基板１Ａは、ＧａＮ系半導体層２０Ａにおける会合部２５に空隙（Void）６０が形成されるように、成膜条件、マスク幅などを制御して製造されたものである。半導体基板１Ａにおいて、第１部分Ｓ１は、平面視における開口部１２０と空隙６０との間に位置する。
空隙６０は、ＧａＮ系半導体層２０とマスク部１２１との間において、マスク部１２１の表面上に位置している。空隙６０の形状は、断面視において三角形状に近く、マスク部１２１の表面側に広がる形状となっている。換言すれば、空隙６０は、マスク部１２１の表面に近づく方向に向けて幅広となる形状である。このような三角形状の空隙６０を会合部２５に形成することは、ＧａＮ系半導体層２０Ａの内部応力を大幅に低減する効果がある。空隙６０は、Ｙ軸方向に延びており、角錐状であるとも言える。
通常、マスク部１２１に用いられる材質（ＳｉＯ２またはＳｉＮ）の熱膨張係数はＧａＮ系半導体に比べて小さい。そのため、１０００℃程度の成膜温度にてＧａＮ系半導体層２０Ａを成膜した後、室温に降温する際に、ＧａＮ系半導体層２０Ａは、マスク部１２１との熱膨張係数の違いからクラックが生じることがある。
これに対して、三角形状の空隙６０を形成するように会合させてＧａＮ系半導体層２０Ａを形成すると、上記のようなクラックの発生する可能性を効果的に低減することができる。図１０Ｃに示すように、空隙６０の幅はＶ１で表記しており、また空隙６０の高さはＶ２で表記している。また、空隙６０の頂部から、ＧａＮ系半導体層２０の表面までの距離はＬ４０としている。
また、図１０Ｃに示すように、半導体基板１Ａは、空隙６０の上方におけるＧａＮ系半導体層２０Ａの表面に、浅いくぼみ（凹部）ｐを含んでいてもよい。くぼみｐの深さは、１０ｎｍ以上２００ｎｍ以下であってよい。くぼみｐは、平面視で、空隙６０と重なるように位置していてもよく、すなわち、くぼみｐが形成される直下には空隙６０が存在していてもよい。空隙６０がＧａＮ系半導体層２０Ａの内部応力を緩和していることにより、くぼみｐが形成されると考えられる。そのため、半導体基板１Ａは、ＧａＮ系半導体層２０Ａの表面にくぼみｐが形成されていることが好ましい。
空隙６０の高さＶ２は、１μｍ以上あれば、有効にＧａＮ系半導体層２０Ａの内部応力を緩和することができるため好ましい。また空隙６０の幅Ｖ１（断面視において、マスク部１２１上にＧａＮ系半導体層２０が形成されていない領域の幅）は、１μｍ以上が好ましく、より好ましくは２μｍ以上である。
ＧａＮ系半導体層２０Ａの成膜条件によっては、空隙６０の高さＶ２は、隣り合うＧａＮ系半導体層２０が会合した時のＧａＮ系半導体層２０の厚みに対応する。空隙６０の高さＶ２を１５μｍ以下に低くするように、マスク部１２１のマスク幅または成膜条件を調整することが好ましい。これは、隣り合うＧａＮ系半導体層２０が会合した時のＧａＮ系半導体層２０の厚みが１５μｍを超えると、２つのＧａＮ系半導体層２０が近づいた際、２つのＧａＮ系半導体層２０の間への成膜原料の供給が不足することがあり、この場合、２つのＧａＮ系半導体層２０が互いに会合しないことがあるためである。
また、マスク部１２１のマスク幅Ｌ３１が２５μｍより大きいマスク層１２Ａが形成されたテンプレート基板１０Ａを用いた場合、隣り合うＧａＮ系半導体層２０が会合した時のＧａＮ系半導体層２０の厚みを１３μｍ以下とする場合には、更にメリットがある。このことについて以下に説明する。
図１１は、半導体基板１ＡにおけるＧａＮ系半導体層２０の成膜時の様子について説明するための図である。
図１１Ａに示すように、例えば、隣り合うＧａＮ系半導体層２０の厚みが大きくなると、それらのＧａＮ系半導体層２０の厚みが互いに異なり得る。これは、マスク層１２Ａとして幅広のマスクを用いる場合に問題になりやすい。これは、ＧａＮ系半導体層２０の横方向に成膜する距離が長くなるためである。
隣り合うＧａＮ系半導体層２０の厚みが互いに異なる場合、高さギャップＧが生じることがある。この場合、ＧａＮ系半導体層２０Ａは、隣り合うＧａＮ系半導体層２０を会合させると、高さギャップＧを埋めるように成膜が進展して形成される。ＧａＮ系半導体層２０Ａは、隣り合うＧａＮ系半導体層２０の会合部分（会合部２５）に、上述した空隙６０と、会合時に発生した欠陥を多く含む欠陥集中部７０とが形成される。欠陥集中部７０は、図３の第１部分Ｓ１に含めないこととする。
ここで、高さギャップＧが大きければ大きいほど、会合後に成長したＧａＮ系半導体層２０Ａの会合部２５に形成される欠陥集中部７０の幅（図１１Ｃに示すＷ２）が大きくなることが分かった。そして、空隙６０の高さＶ２を１３μｍ以下とした場合には、この高さギャップＧを小さく制御することができるとともに、欠陥集中部７０の幅Ｗ２を１０μｍ以下に抑えることができることが分かった。欠陥集中部７０の幅Ｗ２を１０μｍ以下に抑えることによれば、デバイスを形成可能な第１部分Ｓ１の有効幅ｆを広くとることができる。その結果、デバイス作製において歩留まりを改善できる。
以上のような半導体基板１Ａは、前記実施形態１と同様に、デバイスが形成可能な高品位な低転位領域ＡＲ１（図１参照）の面積を広く確保できる。その結果、高品質な半導体デバイスを製造可能な半導体基板１Ａを提供することができる。
（研磨について）
上述のように、高さギャップＧが発生すると、ＧａＮ系半導体層２０Ａの表面形態が悪化し得る。また、高さギャップＧが大きすぎると、高さギャップＧに起因するＧａＮ系半導体層２０Ａの表面の段差を、その後の活性層などの成膜によって埋めきれない場合もある。
そのため、ＧａＮ系半導体層２０Ａの表面を研磨またはＣＭＰしてもよい。これにより、ＧａＮ系半導体層２０Ａの表面の平坦性を改善し、ＧａＮ系半導体層２０Ａの表面における高さの面内分布を改善することができる。
また、高さギャップＧが存在した状態でＧａＮ系半導体層２０が会合した場合、欠陥集中部７０の幅Ｗ２は、空隙６０の頂部からＧａＮ系半導体層２０Ａの表面までの厚み（距離Ｌ４０、図１０Ｃ参照）と相関がある。ＧａＮ系半導体層２０の会合直後から、欠陥集中部７０の幅Ｗ２は拡大していく。そのため、上記距離Ｌ４０は、１２μｍ以下であってもよいし、６μｍ以下でもよい。研磨またはＣＭＰすることによれば、上記距離Ｌ４０を小さくできる。
ＧａＮ系半導体層２０Ａを研磨する場合、研磨する厚みＭは、Ｍ＞ｈ（半導体基板１Ａにおける厚みの最も薄いＧａＮ系半導体層２０と、厚みの最も厚いＧａＮ系半導体層２０との厚みの差をｈと定義する）であることが好ましい。また、プロセス尤度を確保する観点から、Ｍ＞（ｈ＋０．２）μｍであることが好ましい。これにより、表面高さが均一な半導体基板１Ａを得ることができる。
ＧａＮ系半導体層２０Ａの研磨は、例えば、ラッピング研磨やバフ研磨であればよい。この場合、研磨剤は、例えば、コロイダルシリカまたは酸化材、あるいはこれらの混合物を含んでいてもよい。例えば、研磨剤にコロイダルシリカと酸化材との混合物を使用した場合、ＧａＮ系半導体層２０Ａの表面層（表層）のごくわずか数Åを酸化，変質層を形成し，砥粒の機械的作用で除去することができ、研磨時間を短縮することができる。
また、研磨により、ＧａＮ系半導体層２０Ａの表面を削ったり、溶解したりすることによって、ＧａＮ系半導体層２０Ａの表面を平坦化してもよい。
また、研磨技術としては、ＣＡＲＥ（Ｃａｔａｌｙｓｔ Ｓｕｒｆａｃｅ Ｒｅｆｅｒｒｅｄ Ｅｔｃｈｉｎｇ）法と呼ばれる研磨方法を使用してもよい。ＣＡＲＥ法を採用する場合、２つ工程によってＧａＮ系半導体の表面を平坦化することができる。
この場合、まず、光電気化学反応を利用して、ＧａＮ系半導体層２０Ａの表面を研磨する。具体的には、例えば、表面にＳｉＯ２を蒸着した触媒パッド、研磨中に紫外光源（Ｈｇ－Ｘｅ光源：ＧａＮのバンドギャップより短い波長の光）を透過可能な石英製の研磨テーブルを使用して、上記紫外光を照射しながらＧａＮ系半導体層２０Ａを研磨する。ＧａＮ系半導体２０Ａのバンドギャップより短い波長の光照射により、スラリー中に含まれるＨ２ＯやＯ２の酸化種によりＧａＮ系半導体層２０Ａの表面の酸化を促進する。すなわち、例えば、表面にＧａ２Ｏ３等が形成され、研磨液が酸性や塩基性であるとＧａ２Ｏ３がイオン化して溶解してしまう。これにより、徐々にＧａＮ系半導体表面を研磨し平坦化していく。なお、この工程では、ＧａＮ系半導体層２０Ａが正電位になる様に２．５Ｖの電圧を印可してもよい。
次いで、貴金属触媒による酸化作用を利用して、ＧａＮ系半導体層２０Ａの表面を研磨する。具体的には、例えば、表面にＰｔ膜が成膜された触媒パッドを使用してＧａＮ系半導体層２０Ａの研磨を行なう。その結果、ＧａＮ系半導体層２０Ａの表面からＰｔに電子の移動が起こり、ＧａＮ系半導体層２０Ａの表面の価電子帯に正孔が生成され、この正孔と水分子が反応することで、ＧａＮ系半導体層２０Ａの表面が酸化される。そして、この表面酸化膜がイオン化して除去されることで、ＧａＮ系半導体層２０Ａの表面を研磨することができる。
〔実施形態５〕
本開示の実施形態５における半導体基板では、主基板１１０にシリコン基板を用いて、ＧａＮ系半導体層２０としてＩｎＧａＮ層を形成した。その結果、実施形態５における半導体基板は、疑似ＩｎＧａＮ基板として用いることができる。すなわち、実施形態５における半導体基板のＧａＮ系半導体層２０を疑似基板として用いて、デバイス積層構造を形成することができる。なお、ＩｎＧａＮ層のＩｎ濃度は、例えば３～５％であればよい。
ＧａＮ系半導体層２０が会合していない場合、主基板１１０（異種基板）の影響は開口部１２０上のＧａＮ系半導体層２０にしか伝わらない。そのため、あたかもＩｎＧａＮ基板上に成膜するかのようにデバイス積層構造を形成することができる。その結果、長波長発光素子が有する高組成Ｉｎ（Ｉｎ組成２５％以上の領域）では、半導体基板からの応力が低減する。したがって、欠陥の発生を低減して、高品質な活性層をＧａＮ系半導体層２０上に形成することができる。
上記の構成を有する場合、ＩｎＧａＮ層をＧａＮ系半導体層２０とする本実施形態の半導体基板を用いて、緑色（５３０ｎｍ）半導体レーザ、赤色ＬＥＤ（６１０－６３０ｎｍ）を高効率に作製することができる。
本実施形態の半導体基板において、ＧａＮ系半導体層２０は、会合していてもよく、会合していなくてもよい。
（製造方法および製造装置）
以上に説明したような本開示の一実施形態における半導体基板を製造する方法およびその製造装置について、図１２および図１３を用いて以下に説明する。
図１２に示すように、本開示の一実施形態における半導体基板１・１Ａの製造方法は、テンプレート基板１０・１０Ａを準備する工程ＳＴ１と、ＧａＮ系半導体層２０・２０Ａ形成する工程ＳＴ２と、を含んでよい。
上記工程ＳＴ１では、ベース基板１１と、ベース基板１１よりも上層に位置するとともに、開口部１２０およびマスク部１２１を有するマスク層１２・１２Ａとを含むテンプレート基板１０・１０Ａを準備する。
上記工程ＳＴ２では、マスク部１２１上に位置する第１部分Ｓ１と、開口部１２０上に位置する第２部分Ｓ２とを、第２部分Ｓ２を厚み方向に切断した断面における非貫通転位Ｄ２の転位密度が、第１部分Ｓ１を厚み方向に切断した断面における非貫通転位Ｄ２の転位密度よりも小さくなるように、形成する。
半導体基板１・１Ａは、例えば図１３に記載の半導体基板の製造装置８０で作製することができる。半導体基板の製造装置８０は、少なくとも、半導体層形成部８５と、制御部８７とを含む。
半導体層形成部８５は、テンプレート基板１０・１０Ａ上に、第１部分Ｓ１と第２部分Ｓ２とを、第２部分Ｓ２を厚み方向に切断した断面における非貫通転位Ｄ２の転位密度が、第１部分Ｓ１を厚み方向に切断した断面における非貫通転位Ｄ２の転位密度よりも小さくなるように、形成する。制御部８７は、半導体層形成部８５を制御する。
半導体層形成部８５はＭＯＣＶＤ装置を含んでいてもよく、制御部８７がプロセッサおよびメモリを含んでいてもよい。制御部８７は、例えば、内蔵メモリ、接続可能な通信装置、または接続可能なネットワーク上に格納されたプログラムを実行することで半導体層形成部８５を制御する構成でもよく、このプログラムも本実施形態に含まれる。半導体基板の製造装置８０は、主基板１１０上に下地層１１１およびマスク層１２を形成する工程を行うテンプレート基板形成部、ＧａＮ系半導体層２０上にデバイス積層構造３０を形成する工程を行う積層構造形成部等を含んでいてもよい。さらに、素子剥離の工程を行う半導体デバイス製造装置を構成することもできる。半導体デバイス製造装置は素子分離の工程を行ってもよい。半導体デバイス製造装置が半導体基板の製造装置８０を含んでいてもよい。
〔附記事項〕
以上、本開示に係る発明について、諸図面および実施例に基づいて説明してきた。しかし、本開示に係る発明は上述した各実施形態に限定されるものではない。すなわち、本開示に係る発明は本開示で示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示に係る発明の技術的範囲に含まれる。つまり、当業者であれば本開示に基づき種々の変形または修正を行うことが容易であることに注意されたい。また、これらの変形または修正は本開示の範囲に含まれることに留意されたい。
１、１Ａ 半導体基板
１０、１０Ａ テンプレート基板
１１ ベース基板
１１０ 主基板
１１１ 下地層（半導体膜）
１２ マスク層
１２０ 開口部
１２１ マスク部
２０ ＧａＮ系半導体層（半導体層）
４０ 発光素子
ＡＲ１０ 電子部品形成領域
Ｓ１ 第１部分
Ｓ２ 第２部分
Ｓ３ 第３部分
Ｓ４ 第４部分
Ｓ５ 第５部分
Ｓ６ 第６部分
Ｓ７ 第７部分
本開示の一態様における半導体基板は、ベース基板と、前記ベース基板上に位置するとともに、開口部およびマスク部を有するマスク層と、前記開口部にて露出した前記ベース基板上から前記マスク部上にわたって位置している、ＧａＮ系半導体を含む半導体層と、を備え、前記半導体層は、前記マスク部上に位置している第１部分と、前記開口部上に位置している第２部分とを有し、前記半導体層を厚み方向に切断した断面における非貫通転位の転位密度は、前記第２部分よりも前記第１部分の方が大きく、前記第１部分の表面は電子部品形成領域を有している。
また、本開示の一態様における半導体基板は、ベース基板と、前記ベース基板上に位置するとともに、開口部およびマスク部を有するマスク層と、前記開口部にて露出した前記ベース基板上から前記マスク部上にわたって位置している、ＧａＮ系半導体を含む半導体層と、を備え、前記半導体層は、前記マスク部上に位置する第１部分を含み、前記半導体層は、前記開口部と前記マスク部の中央との間に位置するエッジを有し、前記第１部分に非貫通転位が含まれ、前記第１部分の貫通転位密度が、５×１０６／ｃｍ２以下である。
また、本開示の一態様における半導体基板の製造方法は、ベース基板と、前記ベース基板よりも上層に位置するとともに、開口部およびマスク部を有するマスク層とを含むテンプレート基板を準備する工程と、前記マスク部上に位置し、ＧａＮ系半導体を含む第１部分と、前記開口部上に位置し、ＧａＮ系半導体を含む第２部分とを、前記第１部分を厚み方向に切断した断面における非貫通転位の転位密度が、前記第２部分を厚み方向に切断した断面における非貫通転位の転位密度よりも大きくなるように形成する工程と、を含む。
また、本開示の一態様における半導体基板の製造装置は、ベース基板と、前記ベース基板よりも上層に位置するとともに、開口部およびマスク部を有するマスク層とを含むテンプレート基板上に、前記マスク部上に位置し、ＧａＮ系半導体を含む第１部分と、前記開口部上に位置し、ＧａＮ系半導体を含む第２部分とを、前記第１部分を厚み方向に切断した断面における非貫通転位の転位密度が、前記第２部分を厚み方向に切断した断面における非貫通転位の転位密度よりも大きくなるように形成する半導体層形成部と、前記半導体層形成部を制御する制御部とを備える。
本開示の一態様によれば、第１部分の貫通転位の転位密度を低減させ、ＧａＮ系半導体層の品質を向上させることができる。


Claims (36)

  1. ベース基板と、
    前記ベース基板上に位置するとともに、開口部およびマスク部を有するマスク層と、
    前記開口部にて露出した前記ベース基板上から前記マスク部上にわたって位置している、ＧａＮ系半導体を含む半導体層と、を備え、
    前記半導体層は、
    前記マスク部上に位置している第１部分と、
    前記開口部上に位置しているとともに、前記半導体層を厚み方向に切断した断面における非貫通転位の転位密度が前記第１部分よりも小さい第２部分と、を有している、半導体基板。
  2. 前記第１部分において、前記半導体層の上面における転位密度は、前記半導体層を厚み方向に切断した断面における転位密度よりも小さい、請求項１に記載の半導体基板。
  3. 前記第２部分において、前記半導体層の上面における転位密度は、前記半導体層を厚み方向に切断した断面における転位密度よりも大きい、請求項１または２に記載の半導体基板。
  4. ベース基板と、
    前記ベース基板上に位置するとともに、開口部およびマスク部を有するマスク層と、
    前記開口部にて露出した前記ベース基板上から前記マスク部上にわたって位置している、ＧａＮ系半導体を含む半導体層と、を備え、
    前記半導体層は、前記マスク部上に位置する第１部分を含み、
    前記第１部分に非貫通転位が含まれ、
    前記第１部分の貫通転位密度が、５×１０６／ｃｍ２以下である、半導体基板。
  5. 平面視において、前記第１部分が前記開口部と前記マスク部の中央との間に位置する、請求項１～４の何れか１項に記載の半導体基板。
  6. 前記半導体層を厚み方向に切断した断面における、前記第１部分における非貫通転位の転位密度は、５×１０８／ｃｍ２以下である、請求項１～５の何れか１項に記載の半導体基板。
  7. 前記ベース基板は、単結晶のシリコン基板を有している、請求項１～６の何れか１項に記載の半導体基板。
  8. 前記マスク層は、酸化シリコン、窒化シリコン、酸窒化シリコン、または窒化チタンを含む、請求項１～７の何れか１項に記載の半導体基板。
  9. 前記開口部は、前記半導体層の＜１－１００＞方向に延びるスリット形状である、請求項１～８の何れか１項に記載の半導体基板。
  10. 前記開口部の幅は、０．１μｍ以上３０μｍ以下である、請求項１～９の何れか１項に記載の半導体基板。
  11. 前記ベース基板は、
    主基板と、
    前記主基板上に位置するとともに少なくとも前記マスク層の開口部に重なる、ＧａＮまたはＧａＮ系半導体を含む半導体膜と、を有しており、
    前記半導体層は、前記半導体膜に接触する、請求項１～１０の何れか１項に記載の半導体基板。
  12. 前記半導体層は、前記第１部分において、
    前記マスク部上に位置した第３部分と、
    前記第３部分よりも前記半導体層の表面側に位置するとともに前記第３部分よりも転位密度の小さい第４部分と、を有する請求項１～１１の何れか１項に記載の半導体基板。
  13. 前記半導体層を厚み方向に切断した断面において、前記第１部分の不純物濃度は、前記第２部分の不純物濃度よりも大きい、請求項１～１２の何れか１項に記載の半導体基板。
  14. 前記半導体層は、前記第１部分において、
    前記マスク部上に位置した第３部分と、
    前記第３部分よりも前記半導体層の表面側に位置するとともに第３部分よりも不純物濃度の小さい第４部分と、を有する請求項１～１１の何れか１項に記載の半導体基板。
  15. 前記半導体層は、前記第１部分において前記半導体層の厚み方向における前記第３部分と前記第４部分との間に位置するとともに、前記第３部分よりも不純物濃度の大きい、第５部分を有している、請求項１４に記載の半導体基板。
  16. 前記第１部分は、前記半導体層の前記第１部分の表面において、
    第６部分と、
    前記第６部分よりも前記第２部分側に位置するとともに、前記第６部分よりも不純物濃度の小さい第７部分と、を有している、請求項１～１５の何れか１項に記載の半導体基板。
  17. 前記第３部分は、平面視で前記開口部に隣接する内側部と、平面視において前記内側部よりも開口部から遠く、前記内側部よりも不純物濃度が低い外側部とを含む、請求項１４に記載の半導体基板。
  18. 前記半導体層は、前記マスク部上にエッジ面を有する、請求項５に記載の半導体基板。
  19. 前記半導体層は、前記マスク部上にエッジ面を有さない一体形状であり、平面視で前記マスク部の中央と重なる中空部を含む、請求項５に記載の半導体基板。
  20. 前記中空部が前記マスク部の表面上に位置する、請求項１９に記載の半導体基板。
  21. 前記中空部は、前記マスク部の表面に近づく方向に向けて幅広となる形状である、請求項２０に記載の半導体基板。
  22. 前記半導体層の表面は、平面視で前記中空部と重なる凹部を含む、請求項１９～２１のいずれか１項に記載の半導体基板。
  23. 前記第１部分は、平面視における前記開口部と前記中空部との間に位置する、請求項１９～２２のいずれか１項に記載の半導体基板。
  24. 前記半導体層は、前記第１部分のみと重なる、電子部品形成領域を有する、請求項１～２３の何れか１項に記載の半導体基板。
  25. 前記開口部は、長手形状を有しており、
    前記半導体層は、前記開口部の長手方向に沿って、それぞれが前記第１部分と重なる複数の電子部品形成領域を有する、請求項１～２４の何れか１項に記載の半導体基板。
  26. 前記半導体層は、前記開口部の長手方向に交わる方向に沿って、それぞれが前記第１部分と重なる複数の電子部品形成領域を有する、請求項１～２５の何れか１項に記載の半導体基板。
  27. 前記半導体層は、前記半導体層の表面に位置した転位を含む転位領域をさらに有し、
    前記転位領域から前記第２部分の表面領域を差し引いた差分領域は、前記第２部分の表面領域よりも小さい、請求項１～２６の何れか１項に記載の半導体基板。
  28. 前記半導体層の厚みは、前記開口部の幅よりも小さい、請求項１～２７の何れか１項に記載の半導体基板。
  29. 前記第１部分は、表面における転位密度が５×１０６／ｃｍ２以下であり、前記マスク部と重なる１５μｍ×１５μｍ以上の領域である、請求項１～２８の何れか１項に記載の半導体基板。
  30. 前記第２部分は、前記第１部分よりも貫通転位の転位密度が高い、請求項１～２９の何れか１項に記載の半導体基板。
  31. 前記開口部は長手形状を有し、
    前記第１部分は、平面視において、前記開口部の長手方向におけるサイズが１００μｍ以上である、請求項１～３０の何れか１項に記載の半導体基板。
  32. 前記半導体層は、前記半導体層を厚み方向に切断した断面において、前記半導体層を厚み方向に貫通する複数の貫通転位を有しており、
    前記複数の貫通転位の全ては、前記開口部を通る、請求項１～３１の何れか１項に記載の半導体基板。
  33. ベース基板と、前記ベース基板よりも上層に位置するとともに、開口部およびマスク部を有するマスク層とを含むテンプレート基板を準備する工程と、
    前記マスク部上に位置し、ＧａＮ系半導体を含む第１部分と、前記開口部上に位置し、ＧａＮ系半導体を含む第２部分とを、前記第２部分を厚み方向に切断した断面における非貫通転位の転位密度が、前記第１部分を厚み方向に切断した断面における非貫通転位の転位密度よりも小さくなるように形成する工程と、を含む、半導体基板の製造方法。
  34. ベース基板と、前記ベース基板よりも上層に位置するとともに、開口部およびマスク部を有するマスク層とを含むテンプレート基板上に、前記マスク部上に位置し、ＧａＮ系半導体を含む第１部分と、前記開口部上に位置し、ＧａＮ系半導体を含む第２部分とを、前記第２部分を厚み方向に切断した断面における非貫通転位の転位密度が、前記第１部分を厚み方向に切断した断面における非貫通転位の転位密度よりも小さくなるように形成する半導体層形成部と、
    前記半導体層形成部を制御する制御部とを備える、半導体基板の製造装置。
  35. 請求項１～３２の何れか１項に記載の半導体基板のうち少なくとも前記半導体層を備える電子部品。
  36. 請求項３５に記載の電子部品を備える電子機器。
JP2021030885A 2020-12-29 2021-02-26 半導体基板、半導体基板の製造方法、半導体基板の製造装置、電子部品および電子機器 Active JP6971415B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021030885A JP6971415B1 (ja) 2020-12-29 2021-02-26 半導体基板、半導体基板の製造方法、半導体基板の製造装置、電子部品および電子機器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020219849 2020-12-29
JP2021030885A JP6971415B1 (ja) 2020-12-29 2021-02-26 半導体基板、半導体基板の製造方法、半導体基板の製造装置、電子部品および電子機器

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2020219849 Division 2020-12-29 2020-12-29

Publications (2)

Publication Number Publication Date
JP6971415B1 JP6971415B1 (ja) 2021-11-24
JP2022104770A true JP2022104770A (ja) 2022-07-11

Family

ID=78610937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021030885A Active JP6971415B1 (ja) 2020-12-29 2021-02-26 半導体基板、半導体基板の製造方法、半導体基板の製造装置、電子部品および電子機器

Country Status (6)

Country Link
EP (1) EP4273305A1 (ja)
JP (1) JP6971415B1 (ja)
KR (1) KR20230112144A (ja)
CN (1) CN116802349A (ja)
TW (2) TW202401523A (ja)
WO (1) WO2022145453A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349338A (ja) * 1998-09-30 2000-12-15 Nec Corp ＧａＮ結晶膜、ＩＩＩ族元素窒化物半導体ウェーハ及びその製造方法
JP2001230410A (ja) * 2000-02-18 2001-08-24 Furukawa Electric Co Ltd:The ＧａＮ系電界効果トランジスタとその製造方法
JP2003183100A (ja) * 2001-10-09 2003-07-03 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
JP2006066496A (ja) * 2004-08-25 2006-03-09 Sumitomo Electric Ind Ltd 窒化ガリウムの結晶成長方法および窒化ガリウム基板の製造方法並びに窒化ガリウム基板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004336040A (ja) * 2003-04-30 2004-11-25 Osram Opto Semiconductors Gmbh 複数の半導体チップの製造方法および電子半導体基体
JP2011066398A (ja) 2009-08-20 2011-03-31 Pawdec:Kk 半導体素子およびその製造方法
JP5681937B2 (ja) * 2010-11-25 2015-03-11 株式会社パウデック 半導体素子およびその製造方法
JP2013251304A (ja) 2012-05-30 2013-12-12 Furukawa Co Ltd 積層体および積層体の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349338A (ja) * 1998-09-30 2000-12-15 Nec Corp ＧａＮ結晶膜、ＩＩＩ族元素窒化物半導体ウェーハ及びその製造方法
JP2001230410A (ja) * 2000-02-18 2001-08-24 Furukawa Electric Co Ltd:The ＧａＮ系電界効果トランジスタとその製造方法
JP2003183100A (ja) * 2001-10-09 2003-07-03 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
JP2006066496A (ja) * 2004-08-25 2006-03-09 Sumitomo Electric Ind Ltd 窒化ガリウムの結晶成長方法および窒化ガリウム基板の製造方法並びに窒化ガリウム基板

Also Published As

Publication number Publication date
WO2022145453A1 (ja) 2022-07-07
KR20230112144A (ko) 2023-07-26
TW202234479A (zh) 2022-09-01
JPWO2022145453A1 (ja) 2022-07-07
CN116802349A (zh) 2023-09-22
EP4273305A1 (en) 2023-11-08
TW202401523A (zh) 2024-01-01
JP6971415B1 (ja) 2021-11-24
TWI819447B (zh) 2023-10-21

Similar Documents

Publication Publication Date Title
JP5180050B2 (ja) 半導体素子の製造方法
JP4451846B2 (ja) 窒化物半導体素子の製造方法
US8330144B2 (en) Semi-polar nitride-based light emitting structure and method of forming same
JP2008211228A (ja) 窒化物系半導体素子の製造方法
JP2002217115A (ja) 結晶膜、結晶基板および半導体装置
JP4204163B2 (ja) 半導体基板の製造方法
JP6986645B1 (ja) 半導体基板、半導体デバイス、電子機器
JP2000340511A (ja) ＧａＮ系化合物半導体結晶の成長方法及び半導体基材
JPWO2006041134A1 (ja) 窒化化合物半導体素子およびその製造方法
CN113826188A (zh) 使用空隙部分移除器件的基板
JP3884969B2 (ja) 半導体発光素子およびその製造方法
JP6971415B1 (ja) 半導体基板、半導体基板の製造方法、半導体基板の製造装置、電子部品および電子機器
WO2021085556A1 (ja) 半導体素子および半導体素子の製造方法
JP2007036266A (ja) 窒化物系半導体素子およびその製造方法
JP2000077770A (ja) 半導体レ―ザおよび半導体レ―ザの形成方法
JP3728305B2 (ja) 選択成長を応用した発光ダイオード装置
JP2000332293A (ja) Ｉｉｉ−ｖ族窒化物半導体発光素子及びその製造方法
WO2022270309A1 (ja) 半導体デバイスの製造方法および製造装置、半導体デバイスならびに電子機器
JP4656888B2 (ja) 基板の分割方法
WO2023027086A1 (ja) 半導体デバイスの製造方法および製造装置
JP2006324680A (ja) 結晶膜、結晶基板および半導体装置
JP2024083114A (ja) 半導体基板およびその製造方法
JP2007300146A (ja) 半導体装置及びその製造方法
JP2007081445A (ja) 窒化物系半導体素子
JP2006344995A (ja) 窒化物系半導体素子およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210226

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20210226

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20210507

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210831

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210929

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211101

R150 Certificate of patent or registration of utility model

Ref document number: 6971415

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150