JP2004336040A - 複数の半導体チップの製造方法および電子半導体基体 - Google Patents
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Abstract
【課題】歩留まりが改善され、半導体チップの質も高い、沢山の半導体チップを製造する方法。
【解決手段】基板１に対する複数のウィンドウを有しているマスク層３を基板に実現し、半導体材料５を基板に成長させて、該半導体材料がウィンドウから出発して過成長されかつ隣接するウィンドウ間でそれぞれマスク層を越えて合体しかつそこに合体領域８が形成されるようにし、半導体材料上に素子層列を成長させ、基板、マスク層、半導体材料、素子層列から成る結合体を合体領域に沿って個別半導体チップに個別化する。
【選択図】図１Ｅ
【解決手段】基板１に対する複数のウィンドウを有しているマスク層３を基板に実現し、半導体材料５を基板に成長させて、該半導体材料がウィンドウから出発して過成長されかつ隣接するウィンドウ間でそれぞれマスク層を越えて合体しかつそこに合体領域８が形成されるようにし、半導体材料上に素子層列を成長させ、基板、マスク層、半導体材料、素子層列から成る結合体を合体領域に沿って個別半導体チップに個別化する。
【選択図】図１Ｅ
Description
本出願はドイツ連邦共和国特許出願１０３２７６１２．２−３３号の優先権を主張するものであり、その公開内容はこれをもってここに取り込まれる。
本発明は、例えば窒化化合物半導体をベースにした複数の半導体チップの製造方法、並びに電子的な半導体基体および電子素子に関する。本発明は殊に、光電素子に対する放射放出および／または放射検出半導体チップ並びに電力トランジスタチップの製造方法に関する。
窒化化合物半導体材料は、０≦ｘ≦１、０≦ｙ≦１およびｘ＋ｙ≦１を有する系ＩｎｘＡｌｙＧａ１−ｘ−ｙＮから成る材料のように、窒素を含んでいる化合物半導体材料である。窒化化合物半導体材料をベースとした放射放出および／または放射検出半導体チップのグループには、ここでは殊に、普通は種々異なっている個別層から成る層列を有しているエピタキシャル製造される半導体層が窒化化合物半導体材料系から成る材料を有している少なくとも１つの個別層を含んでいるような半導体チップがある。半導体層は例えば、従来のｐｎ接合、二重ヘテロ構造、単一量子井戸構造（ＳＱＷストラクチャ）または多重量子井戸構造（ＭＱＷストラクチャ）を有していることができる。この種の構造は当業者には周知であるので、ここでは詳しく説明しない。
半導体材料を、改善された結晶品質および僅かな結晶欠陥が得られるように格子定数が半導体材料の格子定数に整合されている基板にエピタキシャル成長させることは公知である。窒化物の化合物半導体材料の場合、これまで、この種の半導体チップの大量生産にも十分に適している格子整合された基板は公知ではない。それ故に、格子定数が窒化化合物半導体材料の格子定数に最適に整合されていないにも拘わらず、サファイア、炭化ケイ素または尖晶石をベースとした基板が使用されることが多い。
エピタキシャル成長が例えば、約８００℃ないし約１０００℃の領域にある温度において行われかつ次いで引き続くプロセス処理のために冷却されることにも別も問題が生じる。その際基板材料およびその上に成長される半導体材料層の種々異なっている熱膨張係数のために熱的に引き起こされる機械的な応力が生じる可能性があり、その場合には例えばクラックによる半導体材料層の損傷のおそれがある。今までは、半導体材料層および基板材料の熱膨張係数ができるだけ良好に相互に整合されているようにすることによって、この危険が低減されるようにされる。
しかし窒化化合物半導体材料では基板に適している種々の材料の数は比較的僅かであるので、上に述べた熱的な整合は制限されてしか可能でない。これにより一方において半導体層の実現可能な最大層厚は制限されかつ他方においてクラックなしに成長される半導体層の歩留まりが低減される。
層厚および歩留まりが制限されるというこの問題は従来の基板サファイア、尖晶石または炭化ケイ素上に成長されている半導体材料にも該当する。材料サファイアにおいて半導体層と基板との間の熱的な整合は比較的上手くいき、それ故にサファイアには十分な層厚の窒化化合物半導体の成長が可能である一方、炭化ケイ素から成る基板には最大で３ないし４μｍの層厚を有する窒化化合物半導体材料から成る非常に薄い層しか実質的にクラックの生じないようにエピタキシャル成長させることができない。窒化化合物半導体を用いて光電素子、殊に半導体レーザの製造がもくろまれておりかつその時この素子は個別例次第で高い熱的な損失電力を発生するので、材料サファイアは熱伝導性が非常に悪いために極端に制限されてしか電力レーザダイオードの製造には適していない。炭化ケイ素を基板材料として使用する場合には熱伝導性が良好であるという利点がある。
更に、半導体材料中の欠陥密度を低減するために特有な堆積法を使用することが公知である。この形式の方法はしばしばＬＥＯ法（Lateral Epitaxial Overgrowth）またはＥＬＯＧ法（Epitaxial Lateral Overgrowth）と称されかつ例えば、Song et al., phys. stat. sol. (a) 180, 247(2000) から公知であり、その内容はこれを以てここに参照され取り込まれる。ここではサファイア基板上での窒化ガリウム層の製造が記載されている。サファイア基板にまず、薄い初期層（seed layer）が成長されかつこの層の上にストライプ形状の窒化ケイ素のマスク層が被着される。トリメチルガリウムおよびアンモニアを後から堆積する際にまずマスクストライプ間に多数の窒化ガリウム層が成長する。窒化ガリウム層がマスク層の厚みに達するや否や、バーチカルな成長の他にラテラルな成長が生じるようにエピタキシー・パラメータが調整設定される。これにより、窒化ガリウム層はマスク層を越えてラテラルに成長していく（過成長）。このプロセスは、閉じられた窒化ガリウム層が生じるまで続けられる。
ラテラルな過成長によって製造される窒化ガリウム層における転位密度は有利にも僅かでありかつサファイア基板に直接成長される層に比べて殊に、結晶品質が一層高いという点で優れていることが分かっている。
しかし合体するＥＬＯＧ層を用いるこの方法では比較的大きな層厚（約３〜１０μｍ）が生じ、その結果ＳｉＣ基板の使用の際には殊に、クラック形成のおそれが非常に大きくかつその結果品質の申し分ない光電素子を製造するのは非常に難しいということになる。
Song et al., phys. stat. sol. (a) 180, 247(2000)
Song et al., phys. stat. sol. (a) 180, 247(2000)
本発明の課題は、改善された歩留まりおよび／または定性的に価値の高い半導体チップを可能にする多数の半導体チップの製造方法を提供することである。更に、結晶品質が従来の大量生産において実現可能な結晶品質に比べて結晶品質が改善されている、大量生産において製造可能な電子的な半導体基体が提供されるようにしたい。
この課題は、請求項１の特徴部分に記載の構成を有する方法によって並びに請求項３３の特徴部分に記載の構成を有する電子半導体基体によって解決される。
方法および半導体基体の有利な実施形態および好適な発展形態は従属請求項に記載されている。
本発明の方法は次の工程を有している：
（ａ） マスク層を基板に被着させるが、該マスク層は基板に対する複数のウィンドウを有しておりかつ該マスク上では該基板に成長されるべき半導体材料が非常に悪くしか堆積されないかまたは全く堆積されず、
（ｂ） 半導体材料を、例えば個別層としてまたは複数の異なっている層構成部分および／または順次に被着される層を有する層ストラクチャとして基板に成長させ、その際の仕方は、半導体材料がウィンドウから出発してマスク層を過成長しかつ隣接するウィンドウ間でそれぞれマスク層を越えて一緒に成長しかつそこに合体領域が形成されるというものであり、
（ｃ） 半導体材料上に素子層列を成長させ、
（ｄ） 基板、マスク層、半導体材料および素子層列から成る結合体を前記合体領域において切断する。
（ａ） マスク層を基板に被着させるが、該マスク層は基板に対する複数のウィンドウを有しておりかつ該マスク上では該基板に成長されるべき半導体材料が非常に悪くしか堆積されないかまたは全く堆積されず、
（ｂ） 半導体材料を、例えば個別層としてまたは複数の異なっている層構成部分および／または順次に被着される層を有する層ストラクチャとして基板に成長させ、その際の仕方は、半導体材料がウィンドウから出発してマスク層を過成長しかつ隣接するウィンドウ間でそれぞれマスク層を越えて一緒に成長しかつそこに合体領域が形成されるというものであり、
（ｃ） 半導体材料上に素子層列を成長させ、
（ｄ） 基板、マスク層、半導体材料および素子層列から成る結合体を前記合体領域において切断する。
基板材料は有利には、基板の熱膨張係数が半導体材料または素子層列の熱膨張係数より著しく小さいように選択される。このことは、少なくとも素子層列において熱が原因のクラックが生成されるようにするために利用することができる。このように生成されたクラックは半導体材料に続きかつマスク層または基板までも達する可能性がある。このために、冷却の際に異なっている熱膨張係数に基づいて生じる、半導体材料および素子層列における引っ張り応力が利用されて、前以て決められている個所に意図的にクラックが生成される。半導体材料または素子層列における引っ張り応力は、クラックの発生後、クラック幅が拡大されかつクラックが半導体材料ないし素子層列に一層深く侵入するように作用する。有利には、クラックはマスク層まで達する。
有利には、厚さが半導体材料と素子層列とを合わせた全体の厚さより大きい基板が使用される。これにより、クラックが有利にも半導体材料または素子層列において生じることが実現される。
ケイ素、炭化ケイ素、尖晶石またはサファイアのような材料が例えば基板材料として適している。有利には、ケイ素から成る基板ないしケイ素を含有する基板が使用される。ケイ素はコスト面で有利でありかつ数多くの別の半導体材料に対して相対的に著しく小さな熱膨張係数を有している。
有利には、半導体材料の成長のために、ＥＬＯＧ法が使用される。ラテラルな成長および基板の分離された領域からの半導体材料の一緒の成長から合体領域が形成される。合体領域（Koaleszenzbereich）は、少なくとも２つの異なった隣接するウィンドウから成る成長層がぶつかりかつ一緒に成長する領域である。
この種の合体領域は殊に、比較的高い転位密度を有している。合体領域は素子層列に、対応する欠陥領域を引き起こす。
本発明の方法は合体領域および／または欠陥領域を結合体における弱体個所としてクラックエリアとして利用する。基板、マスク層、半導体材料および素子層列から成る結合体の冷却の際に、クラックが有利にも、合体領域および／または欠陥領域において生じる。こうして完成した素子において使用されることになっている、結合体の領域はできるだけそのまま維持される。これにより、高品質のエピタキシー層の歩留まりが改善されることになる。改善された半導体歩留まりと、ケイ素のような安価な基板を使用する可能性とを組み合わせることによって、本発明の方法は大量生産に対して特別コスト面で有利になる。
マスク層の上に半導体材料をラテラルに成長させる際に有利には、マスク層と半導体材料との間にスリットが形成される。スリットは隣接するウィンドウからの半導体材料の共同成長後に、マスク層と半導体材料との間の空洞となる。この空洞が後の個別化プロセスに役立つ。つまり、スリットはクラック発生後に結合体の応力を下げるのに役立つ。
有利には半導体材料および／または素子層列はＭＯＶＰＥ法を用いて成長される。その際まず、複数の角錐類似、角錐形式、角錐台類似、角錐台形式のストラクチャが基板に生じる。成長条件の適当な調整設定によってこのストラクチャのファセット方向での優位な成長が実現され、すなわち半導体材料の主な成長は実質的に、ストラクチャのファセットに対して垂直に延在している方向において行われる。従って角錐類似ストラクチャ間の領域はラテラルな成長によって充填され、このために最終的に、隣接するウィンドウ間のマスク層上で半導体材料が一緒に成長することになる。
有利には半導体材料は共成長後に実質的に平坦な表面を有している。従って有利にも、僅かな結晶の乱れないし欠陥を有するほぼ格子整合された半導体材料が素子層列の成長に対する基礎として用意されることになる。
この成長の基礎ができるだけ障害を受けないように、工程（ｂ）と（ｃ）との間では有利には、半導体材料中のクラック形成を引き起こす可能性がある温度変化は実施されない。
有利には工程（ｄ）の前に行われることだが結合体の引き続く処理に適している温度へ結合体を冷却する際に通例、素子層列の欠陥領域に、有利には結合体の個別化を支えることになるクラックが生じる。それ故に結合体は有利にはこの欠陥領域に沿って個別化される。その際特別有利には、マスク層の開口間のそれぞれの合体領域に沿って個別化が行われる。このようにして多数の半導体基体が製造される。その数は有利にはマスク層のウィンドウの数に相応している。
有利な実施形態において、半導体材料を基板に成長させる前に、バッファ層が被着される。このバッファ層はとりわけ、半導体材料の結晶品質を改善するために用いられる。バッファ層はマスク層の、基板への被着の前または後に被着されるようにすることができる。バッファ層がマスク層の前に被着されるとき、これは有利には基板に対して全面的に行われる。マスク層はこの場合バッファ層上に被着される。これに対してバッファ層がマスク層の後で被着されるとき、このことは例えばマスク層３のウィンドウにおいてだけ基板に対して行われる。
有利には、窒化ケイ素を含んでいるマスク層が使用される。
別の有利な実施形態において、マスク層は格子形式ないし網目形式のストラクチャを有している。このような格子形式ないし網目形式のマスク層におけるウィンドウは有利には所望のチップパターンに相応している。マスク層のウィンドウは三角形、四角形、円形および／または六角形に実現されていてよい。ウィンドウの別の形状および形態も同様に可能である。
格子構造を形成するウェブは有利には、基板、半導体材料および素子層列から成る結合体を個別化するための分離ストラクチャの幅のオーダにある幅を有してる。分離ストラクチャは、ソーイングトレンチ、エッチングトレンチまたは個別化のために犠牲にされる、結合体の別の領域のような個別化プロセスを支えるストラクチャである。
有利な実施形態において、基板とは反対側の、素子層列の表面から欠陥領域においてそれぞれ少なくとも１つのクラック・イニシエータが生成される。クラック・イニシエータは有利には結合体の冷却の前に選択的なエッチングによって有利にはｉｎ ｓｉｔｕで生成される。
別の有利な実施形態において個別化の前に、クラックエリア、合体領域および／または欠陥領域がエッチングを用いて除去される。択一的に、このような領域を個別化の後で除去するようにしてもよい。
半導体材料は唯一のエピタキシー層または異なった半導体化合物から成る複数のエピタキシー層を有していることができる。
素子層列は有利には、電磁放射を放出する少なくとも１つの活性領域を含んでいる。
電子半導体基体は光電、殊に放射放出半導体チップである。特別適しているのは、発光ダイオードまたはレーザダイオードを製造するための方法である。
本発明の方法は、第３主族および第５主族の要素の化合物、特別有利には例えばＧａＮ，ＡＩＮ，ＩｎＧａＮ，ＡｌＩｎＮおよび／またはＡｌＩｎＧａＮのような窒化化合物半導体材料を含んでいる素子層列を成長させるのに特別適している。半導体材料は有利には、半導体層ないし半導体層列として実現されている。有利には半導体材料および／または素子層列がエピタキシャル成長される。
本発明の方法および半導体基体の別の利点、有利な実施形態および発展形態は以下の各図を用いて説明する実施例との関連において明らかになる。
次に本発明を図示の実施例につき図面を用いて詳細に説明する。
実施例および各図において同じまたは同じ作用をする構成部分には同じ参照番号が付されている。図示の層厚は縮尺通りに受け取られない。これらは分かり易いように誇張した厚さになっておりかつ実際の厚さ比を持って相互に図示されてはいない。
図１Ａないし１Ｉに略示されているプロセスシーケンスではまず、基板１にマスク層３が製造される。マスク層は製造されるべき半導体チップの所望のパターンを有する格子構造を有している。基板１は例えば炭化ケイ素またはケイ素から成っている。マスク層３は例えば窒化ケイ素のような誘電体材料から成っていることができる。基板１に堆積されるべき半導体材料５がマスク層３上に堆積されないまたは非常に堆積されにくいことが重要である。有利にはマスク層３は三角形のウィンドウ４を有している。これらウィンドウは格子開口によって決められており、マスク層３の下方にある層まで、この場合は基板まで存在している（図４Ａおよび４Ｃ参照）。例えば円形、六角形、四角形またはその他の形式の多角形の格子開口（図４Ｂ参照）のような別の形態も考えられる。
ウィンドウ４は実質的に、製造されるべき半導体、すなわちチップパターン、すなわちチップのエッジ長を決める。ここでは三角形の半導体チップが製造される。
ウィンドウ４において薄いバッファ層２を被着させることができる（図１Ｂ参照）。これは例えば窒化ガリウムから成っておりかつ例えば２μｍ厚である。この種のバッファ層はシードレイヤと称されることも多い。しかしこの種のバッファ層２は場合によっては省略することもできる。
例えば０≦ｘ≦１、０≦ｙ≦１およびｘ＋ｙ≦１を有する組成ＩｎｘＡｌｙＧａ１−ｘ−ｙＮから成る半導体材料５、有利にはＧａＮまたは非常に僅かなＡｌ含有量（例えばＧａの場所に５％以下の）を有するＡｌＧａＮが、例えば有機金属気相エピタキシー（ＭＯＶＰＥ）を用いてウィンドウ４においてバッファ層２に成長される（図１Ｃが参考になる）。まず、３次元の、有利には角錐形式のまたは角錐に類似したストラクチャがバッファ層２に成長される。その際成長温度は大体１０００℃である。この種のストラクチャの成長に対する別の成長条件は当業者には例えば S. Nakamura et al. "The Blue Laser Diode" Springer-Verlag, 1997 から公知であり、それ故にここでは詳細に説明しない。
続いて成長条件は、３次元のストラクチャのファセット方向におけるラテラルな成長が優位になりかつ角錐に類似したストラクチャが実質的に平坦化されるように調整設定される（変えられる成長圧、変えられるＶ／ＩＩＩ比、変えられる成長温度および／またはＣｐ２Ｍｇおよび／またはＴＭＩｎの投入）。
ラテラルな成長のための方法は例えば印刷物 Phys. Stst. Sol. (b) 227 (2001), No.1, p. 1〜43, Applied Physics Letters(1998), Vol. 73, Nubber 9, p. 1179〜1181, Phys. Stst. Sol. (a) 180 (2000), p. 247〜250 および MRS Internet J. Nitride Semicond. Res. 4S1, G3.38(1999) に記載されており、これらはこれを以てここに取り込まれる。
このラテラルな成長は図１Ｄおよび１Ｅに示されている。半導体材料５はウィンドウ４から成長しかつ更なる経過においてマスク層３を越えて成長する。マスク層３と半導体材料５との間にスリット８が生じる（図１Ｄおよび１Ｅ参照）。マスク層３を越えて隣接するウィンドウ４からの半導体材料５が一緒に成長する。図においてスリット８が誇張した大きさで示されている。隣接するウィンドウ４からの半導体材料５が一緒に成長するマスク層３の上の領域では合体領域６（破線によって示されている）が形成される（図１Ｅ）。この合体領域を、基板１に製造された層結合体を後で個別化するための分離ラインが（破線６０によって示されている）通っている。
ＥＬＯＧまたは類似の成長を可能にするその他のエピタキシャル成長法を択一的に設定することができる。
合体領域６は残りの半導体材料に比べて高められた欠陥密度を有している。このために後での冷却プロセスの際に有利にもこの領域ではクラックが形成されることになる。というのはここでは結晶の乱れに基づいて容積中に均一な力の分布が行われないからである。
一緒の成長後、半導体材料５の更なる成長によって、素子層列９の成長に適している、半導体材料５の有利な平坦なまたは実質的に平坦な表面７が形成される。基板１とは反対側の、半導体材料５のこの表面７に、次に、素子の層列９が成長される（図１Ｆ）。ここで有利には温度変化を行う前に成長が行われる。温度変化を行うと、半導体材料５にクラック形成が引き起こされる可能性があるからである。
素子層列９の成長の際に、結晶の乱れは半導体材料５の合体領域６から素子層列９に続く。これらの結晶の乱れは素子層列に欠陥領域１０を引き起こす。この種領域はそれぞれの合体領域６に対応している。
基板材料の熱膨張は半導体材料５ないし素子層列９の熱膨張より小さい。冒頭の方で述べた材料ＳｉＣおよびケイ素の他に、所定の半導体材料系に対して例えばサファイアも適当な基板材料である。
基板１、マスク層３、半導体材料５および素子層列９から成る結合体の、冷却期間の状態が図１Ｇに誇張して示されている。基板１および半導体材料５および素子の層列９の熱膨張係数が種々異なっているために、結合体が歪むことになる。しかもこの場合、結合体が素子の層列９の側で凹面状でありかつ基板１の側で凸面状であるように歪む。この原因となる力は図１Ｇにおいて矢印１６および１７によって示されている。それ故に、半導体材料５および素子の層列９には、図１Ｇには矢印１８によって示されている引っ張り応力が発生する。
例えば素子層列における引っ張り応力の高さはとりわけ、基板および半導体材料／素子層列の熱膨張係数の違いに依存している。この違いが大きければ大きいほど、通例、引っ張り応力は大きい。
基板１の厚さは例えば１００μｍと５００μｍとの間にありかつ半導体材料５の全体の厚さおよび素子層列９は例えば２μｍと２０μｍとの間にある。
引っ張り応力のために半導体材料５および素子層列９に、有利には欠陥領域１０にクラック１３が生じることになる。これら領域は結合体の、個々の半導体基体への個別化の途中で少なくとも大部分が除去される。クラック１３は有利には、半導体材料５および素子層列９の、大抵の場合には引き続くプロセス過程において結合体から除去される、後の半導体基体の出力ないし品質に殆どまたは全くの役割も果たさない領域において発生する。
クラック１３がスリットまで達しているとき、結合体は応力が取り除かれ（図１Ｈ参照）かつ素子層列９および半導体材料５にマスク層３にまで達している開いたスリット１３０が生じる。この種のクラックに直接接している半導体材料５および素子層列９の領域はクラックエリア１４と称される。
それから結合体は従来の方法に従って例えばマスク層３および基板１を半導体基体に向かって切断することによって個別化することができる。個別化の際にマスク層３は完全に取り除くこともできるが、部分的にだけ取り除くようにしてもよい。マスク層３の残っているまたは残っていない半導体基体が存在することになる。
任意に、クラック部分１４、合体領域６および／または欠陥領域１０をエッチングを用いて結合体の個別化の前に取り除くこともできる。
特に断らない限り、第１の実施例に対する上の説明は別の実施例に対しても当てはまるものである。
図２Ａないし図２Ｅには、第２の実施例の択一的なプロセスシーケンスの第１のプロセスステップが略示されている。第１の実施例は第２の実施例とは殊に、マスク層３を基板１に被着する前にバッファ層２が被着されるという点で異なっている。
図２Ａに図示されているように、まずバッファ層２が基板１に面状に、例えばエピタキシー法を用いて被着される。バッファ層２にマスク層３が被着される。マスク層３はホト技術を用いてストラクチャ化することができる。第１の実施例の場合と同様に、マスク層３は格子形式ないし網目形式のストラクチャを有していることができる。従ってマスク層３はバッファ層２に対するウィンドウ４を有している。
第１の実施例の場合のように、半導体材料５がバッファ層２上に成長され（図２Ｃ）かつマスク層３がラテラルに過成長されて（図２Ｄ）、半導体材料５は適当な有利には平坦な、素子層を成長させるための表面７を有することになる（図２Ｅ）。
それ以降のステップは図１Ａ〜図１Ｉの例と同じように行われる。
冷却期間のクラックの発生をよりよくコントロールするもしくはクラックの場所をより確実に突き止めるために、結合体に、有利には個別化温度に冷却する前にクラック・イニシエータ１２を生成することができる（図３Ａ）。有利には、クラック・イニシエータ１２は欠陥領域１０において素子層列９の、基板１とは反対側の表面１１に生成される（図３Ｂ）。この種のクラック・イニシエータ１２は基本的には、表面１１上の素子層列９の格子構造の乱れでありかつ素子層列９のもろい場所を表している。クラック・イニシエータ１２は意図的に欠陥領域１０に生成させることができる。これらは正確に欠陥領域１０におけるクラック１３の意図的な形成を支えかつ半導体材料５または素子層列９の別の場所でもクラック生成のおそれを低減るものである。
有利には、クラック・イニシエータ１２は、半導体材料５ないし素子層列９においてクラック形成を引き起こす可能性がある温度変化が生じる前に生成される。クラック・イニシエータ１２は例えば、選択的なエッチングによって、殊にエピタキシー反応室における選択的な、ｉｎ ｓｉｔｕエッチングによって生成される。これらは欠陥領域１０においてそれぞれ貫通していてよく（例えばスルー・トレンチとして）または破断されたストラクチャとして欠陥領域１０に沿って、例えば種々異なっている横断面を有する相互に分離されたトレンチまたは孔として実現されていてよい。図３Ｂに示されているクラック・イニシエータ１２は有利には例えばくさび形状の横断面を有するスルー・トレンチとして実現されている。クラック・イニシエータの別の横断面も考えられかつ生成の仕方および／または材料の種類に依存させることができる。
クラック１３およびスリット１３０の発生後に応力除去された結合体が図３Ａに図示されている。その後、結合体は先に第１の実施例との関連において既に説明したように、引き続き処理されかつ個別化されることができる。
図４Ａおよび図４Ｂには基板１上のストラクチャされたマスク層３の２つの例が示されている（図１Ａ参照）。図４Ｃは図４Ａのストラクチャの拡大部分図である。窒化化合物半導体ストラクチャの製造のために、有利には三角形のウィンドウが使用される。三角形のウィンドウはＧａＮをベースとした材料に殊に適している。というのは、ＧａＮの結晶構造は六角形であるからである。ＧａＮが基板表面に対して垂直であるｃ軸によって成長されたとき、ｃ軸の方向において３つのシンメトリーが生じる。スリット面は６０°（または約６０°）の角度を形成している。ＧａＮが冷却されると結晶構造に基づいて通例、クラックが発生する。クラックはこの３つのシンメトリーに対応している。ＧａＮは有利には本発明の方法では基板表面に対して垂直であるｃ軸によって成長される。
図４Ａの三角形のウィンドウ４は実質的に、個別後の設定されている半導体基体の基本平面形状に相応している。従ってマスク層３の格子構造は、基板１、半導体材料および素子層列から成る結合体におけるチップ・パターンに相応している。
ウィンドウ４間にマスク層のウェブが実現されている。その幅ｂはここでは少なくとも、分離ストラクチャの幅に対応している（図４Ｃ）。分離ストラクチャは例えば、個別化のためまたは個別化の期間に生成されるソーシングまたはエッチング用トレンチである。
本発明の方法を用いて、高品質の結晶の半導体基体を製造することができる。更に、半導体材料の欠陥の多いないし利用できない領域を個別化プロセスのために犠牲にし、その際除去することによって、製造の歩留まりを改善することができる。
実施例に基づいた方法の説明は勿論。本発明をこの実施例に制限するものではないことは勿論である。それどころか本発明の方法は、類似の問題設定が存在している別の材料系にも使用することができる。
本発明は、実施例に基づいた説明によって制限されていない。それどころか本発明はそれぞれの新しい特徴並びに特徴のあらゆる組み合わせを含んでおり、このために殊に、この特徴またはこの組み合わせそれ自体はたとえそれが特許請求の範囲または実施例に明示的に記載されていなくとも、特許請求の範囲における特徴のいずれの組み合わせも含むことになる。
１ 基板
２ バッファ層
３ マスク層
５ 半導体材料
６ 合体領域
８，１３０ スリット
１０ 欠陥領域
１２ クラック・イニシエータ
１３ クラック
１４ クラックエリア
６０ 分離ライン
２ バッファ層
３ マスク層
５ 半導体材料
６ 合体領域
８，１３０ スリット
１０ 欠陥領域
１２ クラック・イニシエータ
１３ クラック
１４ クラックエリア
６０ 分離ライン
Claims (35)
- 少なくとも以下の工程を含んでいる、複数の半導体基体を製造するための方法：
（ａ） マスク層（３）を基板に実現するが、該マスク層は基板（１）に対する複数のウィンドウ（４）を有しておりかつ該マスク上では後の工程において該基板（１）に成長されるべき半導体材料（５）が基板に比べて著しく悪く成長され、
（ｂ） 半導体材料（５）を基板（１）に成長させるが、該半導体材料がウィンドウ（４）から出発してマスク層（３）に対して過成長しかつ隣接するウィンドウ（４）間でそれぞれマスク層（３）を越えて合体しかつそこに合体領域（８）が形成されるようにし、
（ｃ） 半導体材料（５）上に素子層列（９）を成長させ、
（ｄ） 基板（１）、マスク層（３）、半導体材料（５）および素子層列（９）から成る結合体を前記合体領域（６）に沿って個別半導体チップに個別化する
方法。 - 前記工程（ｂ）および（ｃ）の間では、半導体材料（５）中にクラック形成を引き起こす可能性がある温度変化が生じないようにする
請求項１記載の方法。 - 基板（１）を、半導体材料（５）および／または素子層列（９）の熱膨張係数より小さい熱膨張係数を有する材料から形成する
請求項１または２記載の方法。 - 基板（１）の厚さは半導体材料（５）および素子層列（９）の全体の厚さより大きい
請求項１から３までのいずれか１項記載の方法。 - 工程（ｄ）の前に、結合体を成長温度以下に冷却する
請求項１から３までのいずれか１項記載の方法。 - 冷却時に熱的に引き起こされるクラックが半導体材料（５）および／または素子層列（９）に発生する
請求項５記載の方法。 - 半導体材料（５）は異なった組成の複数の層を有している
請求項１から６までのいずれか１項記載の方法。 - 工程（ａ）の前に、バッファ層（２）を基板（１）に被着させかつマスク層（３）のウィンドウ（４）が該バッファ層（２）に対して実現されるようにしかつ半導体材料（５）の成長がバッファ層（２）上のウィンドウ（４）で行われるようにする
請求項１から７までのいずれか１項記載の方法。 - 工程（ａ）の後、マスク層（３）のウィンドウ（４）においてバッファ層（２）を基板（１）に被着させかつ引き続いて半導体材料（５）の成長は該ウィンドウ（４）においてバッファ層（２）に対して行われる
請求項１から７までのいずれか１項記載の方法。 - 半導体材料（５）をＥＬＯＧ技術を使用して成長させる
請求項１から９までのいずれか１項記載の方法。 - 半導体材料（５）および／または素子層列をＭＯＶＰＥ法を用いて成長させる
請求項１から１０までのいずれか１項記載の方法。 - 工程（ｂ）においてウィンドウ（４）にそれぞれ複数の３次元のストラクチャを成長させる
請求項１１記載の方法。 - 工程（ｂ）においてウィンドウ（４）にそれぞれ、次の形状：角錐類似、角錐形式、角錐台類似、角錐台形式の１つを有している複数の３次元のストラクチャを成長させる
請求項１１記載の方法。 - 成長が実質的に、３次元のストラクチャのファセットに対して垂直である方向に行われるように成長を調整設定する
請求項１３記載の方法。 - 工程（ｂ）で成長された半導体材料（５）は実質的に平坦な表面（７）を有している
請求項１から１４までのいずれか１項記載の方法。 - マスク層（３）と工程（ｂ）で堆積された半導体材料（５）との間にスリット（８）が生じる
請求項１から１５までのいずれか１項記載の方法。 - マスク層（３）は格子形式または網目形式のストラクチャを有している
請求項１から１６までのいずれか１項記載の方法。 - 格子形式のマスク層（３）におけるウィンドウ（４）が所望のチップ・パターンを定める
請求項１から１７までのいずれか１項記載の方法。 - 工程（ａ）においてウィンドウ（４）を次の形状：三角形、四角形、円形、六角形の１つにおいて実現する
請求項１から１８までのいずれか１項記載の方法。 - ウィンドウ（４）の形状および大きさが製造されるべき半導体基体の輪郭および大きさを特定する
請求項１から１９までのいずれか１項記載の方法。 - ウィンドウ（４）間に、マスク層（３）のウェブが設けられておりかつウェブ幅は結合体を個別化するための分離ストラクチャの幅のオーダにある
請求項１から２０までのいずれか１項記載の方法。 - 分離ストラクチャはソーイングトレンチである
請求項２１記載の方法。 - 工程（ｃ）の次に、基板（１）とは反対側の、素子層列（９）の表面（１１）に欠陥領域（１０）においてクラック・イニシエータ（１２）を生成する
請求項２１記載の方法。 - クラック・イニシエータ（１２）を、半導体材料（５）および／または素子層列（９）におけるクラック形成を引き起こす可能性がある温度変化が行われる前に生成する
請求項２３記載の方法。 - クラック・イニシエータ（１２）を、エピタキシー反応室において選択的なｉｎ ｓｉｔｕエッチングにおいて生成する
請求項２３または２４記載の方法。 - 結合体の冷却後、合体領域の周囲においてそれぞれ、素子層列および半導体材料を除去する
請求項１から２５までのいずれか１項記載の方法。 - 工程（ｄ）の後、依然として残る合体領域（６）および／または欠陥領域をエッチングを用いて除去する
請求項１から２６までのいずれか１項記載の方法。 - マスク層（３）は窒化ケイ素を含んでいる
請求項１から２７までのいずれか１項記載の方法。 - 半導体材料（５）および／または素子層列（９）は第３主属および第５主属の要素の化合物を含んでいる
請求項１から２８までのいずれか１項記載の方法。 - 半導体材料（５）および／または素子層列（９）は窒化化合物半導体材料を含んでいる
請求項１から２８までのいずれか１項記載の方法。 - 半導体材料（５）および／または素子層列（９）は０≦ｘ≦１、０≦ｙ≦１およびｘ＋ｙ≦１を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮをベースとした材料を含んでいる
請求項１から２８までのいずれか１項記載の方法。 - 基板（１）はケイ素、炭化ケイ素および／またはサファイアを含んでいる
請求項１から３１までのいずれか１項記載の方法。 - 請求項１から３２までのいずれか１項記載の方法により製造されている
ことを特徴とする電子半導体基体。 - 電子半導体基体は放射放出半導体チップである
請求項３３記載の電子半導体基体。 - 電子半導体基体は次の放射放出半導体チップ：発光ダイオードチップ、レーザダイオードチップの１つを形成する
請求項３３または３４記載の電子半導体基体。
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