KR101535223B1 - 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리 - Google Patents

테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리 Download PDF

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Abstract

본 발명은 절연성 필름 기판을 이용한 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리에 관한 것이다. 본 발명의 일 실시예에 따른 칩-온-필름 패키지는, 하나 이상의 칩 실장 영역을 갖는 제 1 주면 및 제 2 주면을 가지며, 상기 제 1 주면과 상기 제 2 주면 사이를 관통하는 하나 이상의 비아를 포함하는 절연성 필름 기판; 상기 제 1 주면 상에 제공되는 복수의 제 1 금속 패턴층들 및 상기 제 2 주면 상에 제공되고 상기 비아에 의해 상기 복수의 제 1 금속 패턴층들 중 적어도 어느 하나에 전기적으로 연결되는 하나 이상의 제 2 금속 패턴층; 및 상기 칩 실장 영역에 실장되고, 저면 상에 복수의 전극 패드들이 형성된 주변부를 포함할 수 있다. 상기 복수의 전극 패드들은 도전성 범프에 의해 상기 복수의 제 1 금속 패턴층들 중 적어도 어느 하나에 각각 본딩된다.

Description

테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리{Tape wiring substrate, chip on film package and device assembly including the same}
본 발명은 반도체 패키지 기술에 관한 것으로서, 더욱 상세하게는, 절연성 필름 기판을 이용한 테이프 배선 기판, 칩-온-필름 패키지 및 이를 포함하는 장치 어셈블리에 관한 것이다.
최근 전자 제품의 소형화, 박형화 및 경량화 추세에 대응하기 위하여, 고밀도 반도체 칩 실장 기술로서, 가요성 필름 기판을 이용한 칩 온 필름(chip on film; COF) 패키지 기술이 제안된 바 있다. 상기 COF 패키지 기술은 반도체 다이가 플립 칩 본딩 방식으로 상기 기판에 직접 본딩되고, 짧은 리드에 의해 외부 회로에 접속될 수 있으며, 조밀한 배선 패턴의 형성이 가능하기 때문에, 고집적 패키지 기술로서 주목을 받고 있다.
이러한, COF 패키지는 대표적으로 셀룰러 폰 및 피디에이와 같은 휴대용 단말 장치, 랩탑 컴퓨터 또는 디스플레이 장치인 액정 디스플레이 패널에 적용된다. 상기 액정 디스플레이 패널은 다양한 기능을 수행하는 많은 입출력 단자들을 가지는 반도체 칩에 의해 구동될 뿐만 아니라, 동시에 상기 패널 자체가 더욱 박형화되 고 있기 때문에, 고밀도 실장이 가능한 COF 패키지 기술이 광범위하게 적용되고 있다.
그러나, COF 패키지 기술이 상술한 이점을 가짐에도 불구하고, 지속적인 전자 제품의 소형화, 박형화 및 경량화 요구에 의해 25 ㎛ 미만의 임계 치수를 갖는 배선 피치가 요구되면서 제조 상의 어려움으로 인하여 그 적용이 한계에 이르고 있다. 또한, 탑재되는 집적 회로 칩의 전원 또는 접지 전극을 위한 면적을 확보하기가 점점 어려워지면서, 노이즈와 같은 소자 성능의 신뢰성 문제가 나타나고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 지속적인 전자 제품의 소형화, 박형화 및 경량화 요구에 대응하여 제조가 용이하면서도 고밀도로 집적될 수 있는 테이프 배선 기판을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 문제점을 해결할 수 있는 칩-온-필름 패키지 및 이를 포함하는 장치 어셈블리를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 칩-온-필름 패키지는, 하나 이상의 칩 실장 영역을 갖는 제 1 주면 및 제 2 주면을 가지며, 상기 제 1 주면과 상기 제 2 주면 사이를 관통하는 하나 이상의 비아를 포함하는 절연성 필름 기판; 상기 제 1 주면 상에 제공되는 복수의 제 1 금속 패턴층들 및 상기 제 2 주면 상에 제공되고 상기 비아에 의해 상기 복수의 제 1 금속 패턴층들 중 적어도 어느 하나에 전기적으로 연결되는 하나 이상의 제 2 금속 패턴층; 및 상기 칩 실장 영역에 실장되고, 저면 상에 복수의 전극 패드들이 형성된 주변부를 포함하며, 상기 복수의 전극 패드들이 도전성 범프에 의해 상기 복수의 제 1 금속 패턴층들 중 적어도 어느 하나에 각각 본딩되는 반도체 칩을 포함할 수 있다.
상기 비아는 상기 반도체 칩의 상기 주변부와 중첩되는 상기 절연성 필름 기판 상의 접촉 영역에 의해 한정되는 상기 칩 실장 영역의 중심 영역에 배치되는 하 나 이상의 제 1 비아를 포함할 수 있다. 일부 실시예에서, 상기 복수의 제 1 금속 패턴층들은 상기 칩 실장 영역의 외부로부터 상기 칩 실장 영역의 상기 중심 영역으로 연장되어 상기 제 1 비아에 접속되는 하나 이상의 제 1 배선 패턴층을 포함할 수 있다. 또한, 상기 제 1 배선 패턴층은 상기 도전성 범프에 의해 상기 반도체 칩의 전극 패드들 중 어느 하나에 본딩될 수 있다.
일부 실시예에서, 상기 비아는 상기 칩 실장 영역의 상기 접촉 영역 상에 배치되어 상기 반도체 칩의 상기 전극 패드들 중 어느 하나에 접속되는 하나 이상의 제 2 비아를 포함할 수 있다. 이 경우, 상기 복수의 제 1 금속 패턴층들은 상기 칩 실장 영역의 외부로부터 상기 접촉 영역으로 연장되어 상기 제 2 비아에 접속되는 하나 이상의 제 2 배선 패턴층을 포함할 수 있다.
일부 실시예에서, 상기 복수의 제 1 금속 패턴층들은 상기 칩 실장 영역의 상기 접촉 영역으로부터 상기 중심 영역으로 연장되어 상기 제 1 비아에 접속되는 하나 이상의 제 3 배선 패턴층을 포함할 수 있다. 또한, 상기 비아는 상기 도전성 범프에 의해 상기 반도체 칩의 더미 패드에 접속되는 제 3 비아를 포함할 수 있다. 또한, 상기 비아는 상기 칩 실장 영역 외부에 형성되는 하나 이상의 제 4 비아를 포함할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 장치 어셈블리는, 칩-온-필름 패키지 및 상기 칩-온-필름 패키지에 접속되는 외부 회로를 포함하며, 상기 칩-온-필름 패키지는, 상기 장치를 구동하기 위한 하나 이상의 반도체 칩이 탑재된 제 1 주면 및 제 2 주면을 가지며, 상기 제 1 주면과 상 기 제 2 주면 사이를 관통하는 하나 이상의 비아를 포함하는 절연성 필름 기판; 및 상기 제 1 주면과 제 2 주면 상에 각각 제공되고, 상기 비아에 의해 서로 접속되는 제 1 금속 패턴층들 및 제 2 금속 패턴층들을 포함할 수 있다.
상기 제 1 금속 패턴층들 및 상기 제 2 금속 패턴층들 중 적어도 일부는 상기 절연성 필름 기판의 일 측단부로 연장되는 외부 회로 접속용 리드를 포함하며, 상기 외부 회로는 상기 칩-온-필름 패키지의 상기 외부 접속용 리드들에 접속되는 연결부를 포함할 수 있다. 상기 외부 회로의 상기 연결부는 리드들을 포함할 수 있다. 상기 칩-온-필름 패키지와 상기 외부 회로는 상기 칩-온-필름 패키지의 상기 외부 접속용 리드들과 상기 외부 회로의 상기 리드들 사이에 배치되는 이방 도전성 필름 또는 이방 도전성 페이스트에 의해 서로 접속된다.
또한, 상기 외부 회로의 상기 연결부는 복수의 단자 핀들을 갖는 커넥터를 포함할 수 있다. 상기 칩-온-필름 패키지와 상기 외부 회로는 상기 절연성 필름 기판의 상기 일 측단부가 상기 커넥터에 삽입되어, 상기 외부 회로 접속용 리드들이 상기 복수의 단자 핀에 접촉하여 서로 접속될 수 있다.
본 명세서에서는, 본 발명을 요약하고 선행 기술에 비하여 본 발명이 갖는 더 우수한 이점을 요약하기 위하여, 본 발명의 특정 목적들과 이점들이 설명되어 있다. 물론, 본 발명의 어느 특정 실시예의 경우, 이러한 모든 목적 또는 이점들이 반드시 얻어지는 것이 아님을 이해하여야 한다. 따라서, 예를 들면, 당업자에게 있어서, 본 명세서에서 교시되거나 시사된 바에 따른 다른 목적들 또는 이점들을 반드시 얻지 않고서도, 본 명세서에 교시된 어느 하나의 이점 또는 일군의 이점 을 얻거나 최적화할 수 있는 방법으로 본 발명이 구현되거나 실시될 수 있다는 것은 자명하다.
본 발명의 또 다른 태양, 특징들 및 이점들은 후술하는 바람직한 실시예들에 관한 상세한 설명으로부터 분명해질 것이다.
본 발명의 일 실시예에 따르면. 비아에 의해 절연성 필름 기판의 제 2 주면이 추가적인 접지 및 배선 면적을 제공할 수 있는 테이프 배선 기판을 제공할 수 있다. 또한, 상기 테이프 배선 기판을 사용함으로써 전자 제품의 소형화, 박형화 및 경량화 요구에 대응하면서도 용이하게 제조할 수 있는 고밀도로 집적된 칩-온-필름 패키지를 제공할 수 있다. 또한, 본 발명의 칩-온-필름 패키지는 접지층, 전원층, 재배선층 또는 방열층을 포함함으로써, 전기적 및 열적 신뢰성이 우수한 패키지를 제공할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 전술한 이점을 갖는 칩-온-필름 패키지에 의해, 제조가 용이하면서도 전기적 및 열적 신뢰성이 우수한 장치 어셈블리를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 첨부된 도면들에서, 동일한 참조 부호는 동일한 구성 부재를 지칭한다.
본 명세서에서 사용되는, "금속 패턴층"은, 당해 기술 분야에서 사용되는 바와 같이, 도전성 트레이스(conductive trace), 리드(lead), 랜드(land) 또는 패드(pad) 등으로 지칭될 수도 있으며, 이들 용어에 의해 본 발명의 범위가 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 칩-온-필름 패키지(100)를 도시하는 사시도이며, 도 2는 도 1의 선 A-A'를 따라 절취한 칩-온-필름 패키지(100)의 단면도이다. 설명의 편의를 위하여, 도 1에서는, 반도체 칩(80)과 절연성 필름 기판(10)을 분리하여 도시하였다. 또한, 도 1에서는 반도체 칩(80)과 절연성 필름 기판(10)을 접속시키기 위한 도전성 범프들(50) 및 몰딩 부재(90)를 생략하였다. 도전성 범프들(50) 및 몰딩 부재(90)는 도 2에 의해 완전히 개시된다.
도 1 및 도 2를 참조하면, 칩-온-필름 패키지(100)는 절연성 필름 기판(10) 의 제 1 주면(11)의 칩 실장 영역(CA1) 상에 탑재되는 반도체 칩(80)을 포함한다. 필요에 따라, 절연성 필름 기판(10)의 제 1 주면(11) 상에는, 2 이상의 칩 실장 영역(CA1)이 제공되어, 복수의 반도체 칩들(80)이 탑재될 수도 있다. 반도체 칩(80)은 절연성 필름 기판(10) 상에 예를 들면, TAB(tab automated boding) 법에 의해 플립-칩 본딩될 수 있다.
반도체 칩(80)과 절연성 필름 기판(10)의 사이에는 이들 사이의 전기적 연결을 보호하기 위한 몰딩 부재(90)가 형성될 수 있다. 몰딩 부재(90)는 당해 기술 분야에 잘 알려진 바와 같이, 모세관 현상을 이용하여 형성된 에폭시 몰딩 컴파운드(Epoxy molding compound; EMC)일 수 있다.
반도체 칩(80)의 저면(80A)의 주변부(PA) 상에는 복수의 전극 패드들(81)이 형성될 수 있다. 복수의 전극 패드들(81)은 외부 회로(미도시)의 전력 제어 및 신호의 입/출력을 위한 단자들일 수 있다. 예를 들면, 전극 패드들(81)은, 입력부로서, 접지 패드(82a, 85a), 전원 패드(83a), 마이크로 프로세서와 같은 외부 회로로부터 입력되는 데이터 및 제어 신호를 입력 받기 위한 신호 입력 패드들(84a)를 포함할 수 있다. 또한, 전극 패드들(81)은, 출력부로서 액정 디스플레이 장치, 플라즈마 디스플레이 장치, 유기/무기 전계 발광 디스플레이 장치와 같은 디스플레이 장치, 프린터 또는 이미지 센서와 같은 감광 장치와 같은 외부 회로를 구동하기 위한 접지 패드(82b, 85b), 전원 패드(83b), 신호 출력 패드들(84b)을 포함할 수 있다. 일부 실시예에서, 반도체 칩(80)의 주변부(PA) 상에는 패키지의 안정성과 방열성을 위하여 더미 패드(86)가 형성될 수도 있다. 상기 열거된 전극 패드들(81) 및 더미 패드(86)의 종류, 구성 및 기능은 예시적일 뿐, 본 발명의 실시예가 이에 제한되는 것은 아니다. 또한, 반도체 칩(80) 저면(80A)의 주변부(PA)뿐만 아니라, 주변부(PA)에 의해 한정되는 내부 영역(CA)에도 전극 패드 또는 더미 패드가 형성될 수 있음은 자명하다.
절연성 필름 기판(10)은 수지계 재료, 예를 들면, 폴리이미드 또는 폴리에스터 또는 공지의 다른 재료로 형성되어, 가요성(flexibility)을 가질 수 있다. 절연성 필름 기판(10)의 제 1 주면(11)과 2 주면(12) 상에는 제 1 및 제 2 금속 패턴층들(20A, 30A)이 배치된다. 제 1 및 제 2 금속 패턴층들(20A, 30A) 중 일부는 절연성 필름 기판(10)의 제 1 주면(11)과 제 2 주면(12) 사이를 관통하는 비아(40A)에 접속되어 전기적으로 연결될 수 있다.
제 1 및 제 2 금속 패턴층(20A, 30A)은 예를 들면 알루미늄 또는 구리 호일(foil)로 형성될 수 있다. 일부 실시예에서, 제 1 및 제 2 금속 패턴층(20A, 30A)의 표면은 주석(Sb), 금(Au), 니켈(Ni) 또는 납(Pb)으로 도금될 수도 있다. 제 1 및 제 2 금속 패턴층(20A, 30A)을 형성하기 위해, 먼저 당해 기술 분야에서 잘 알려진 바와 같이, 캐스팅(casting), 라미네이팅(laminating) 또는 전기 도금(electroplating) 방법에 의해 절연성 필름 기판(10) 상에 금속층을 형성할 수 있다. 이후, 상기 금속층을 패터닝함으로써 제 1 및 제 2 금속 패턴층(20A, 30A)을 형성될 수 있다.
비아들(40A)을 형성하기 위해서, 예를 들면, 먼저 절연성 필름 기판(10)의 제 1 주면(11)과 제 2 주면(12) 중 어느 하나, 예를 들면 제 1 주면(11) 상에 상기 금속층을 형성한다. 이후, 절연성 필름 기판(10)에 상기 금속층을 노출시키는 홀을 형성할 수 있다. 후속하여, 상기 홀을 도전 재료로 매립함으로써 상기 금속층에 전기적으로 접속된 비아(40A)를 형성될 수 있다. 상기 홀은 포토리소그래피 공정, 습식 또는 건식 식각, 스크린 프린트, 드릴 비트 또는 레이저 드릴링 공정을 이용하여 형성될 수 있다. 상기 홀을 매립하는 도전 재료는 상기 금속층과 동일한 재료, 예를 들면, 알루미늄 또는 구리일 수 있으며, 전해 또는 무전해 도금법에 의해 상기 홀을 매립할 수 있다.
이와 같이, 비아들(40A)을 형성한 후, 상기 금속층이 형성되지 않은 절연성 필름 기판(10)의 다른 주면, 예를 들면 제 2 주면(12) 상에 또 다른 금속층을 형성한다. 이후, 절연성 필름 기판(10)의 제 1 및 제 2 주면(11, 12) 상에 형성된 상기 금속층들에 대하여 포토리소그래피 및 식각 공정을 수행하여, 각각 제 1 및 제 2 금속 패턴층들(20A, 30A)을 형성할 수 있다. 제 1 및 제 2 주면(11, 12) 상에 형성된 상기 금속층들에 대한 패터닝 공정은 동시에 또는 순차대로 수행될 수 있다.
전술한 금속층들 및 비아들의 제조 방법과 그에 관한 공정 순서는 예시적일 뿐, 이들 방법과 순서에 본 발명의 실시예들이 제한되는 것은 아니다. 예를 들면, 먼저 절연성 필름 기판(10)에 비아(40A)를 형성하기 위한 홀을 형성한다. 이후, 라미네이팅 방법에 의해 금속층을 제 1 주면(11)에 코팅하고, 후속하여, 상기 홀을 매립하는 비아(40A)를 형성할 수 있다. 계속하여, 제 2 주면(12) 상에 금속층을 코팅하고, 상기 금속층들을 패터닝하여 제 1 및 제 2 금속 패턴층(20, 30)을 형성할 수도 있다. 상기 금속층들에 대한 패터닝 공정은 동시에 또는 순차대로 수행될 수 있다.
전술한 비아들(40A)은 반도체 칩(80)의 주변부(PA)와 중첩되는 절연성 필름 기판(10)의 접촉 영역(CA2)에 의해 한정되는 중심 영역(CA3)에 배치되는 제 1 비아(41)를 포함할 수 있다. 필요에 따라, 제 1 비아(41)는 복수 개로 형성될 수 있다. 이 경우, 비아(40A)를 형성하기 위한 충분한 공정 마진을 확보하기 위하여, 비아들(40a), 예를 들면, 제 1 비아들(41) 사이의 거리(L)는 제 1 금속 패턴층들(20)의 임계 치수, 예를 들면 25 ㎛ 보다 더 클 수 있다.
또한, 비아들(40A)은 칩 실장 영역(CA1)의 접촉 영역(CA2) 내에 배치되는 제 2 비아(42)를 포함할 수 있다. 제 2 비아(42)는, 참조에 의하여 본 명세서에 그 전부가 포함되고, 본 출원인에게 양도된 미국 출원 제11/362,882호에 개시되어 있다. 예를 들면, 제 2 비아(42)는 도 1 및 도 2에 도시된 바와 같이 반도체 칩의 접지 패드(82a, 82b)에 중첩되도록 배치될 수 있다. 그러나, 이러한 구성은 예시일 뿐, 제 2 비아(42)는, 반도체 칩(80)의 전원 패드(82a, 83b) 또는 신호 입/출력 패드(84a, 84b) 중 적어도 어느 하나에 중첩되도록 배치될 수도 있다. 또한, 비아들(40A)은 반도체 칩(80)의 더미 패드(86)에 중첩되도록 배치된 제 3 비아(43)를 포함할 수도 있다.
통상적으로, 절연성 필름 기판(10)의 중심 영역(CA3)은 배선을 위하여 사용되지 않는다. 그러나, 본 발명의 일 실시예에 따르면, 절연성 필름 기판(10)에 형성된 비아들(40A)을 통해 제 2 주면(12) 상에 형성된 제 2 금속 패턴층들(30A)은 다양한 기능을 가질 수 있다. 예를 들면, 도 1 및 도 2에 도시된 바와 같이, 절연성 필름 기판(10)의 제 2 주면(12) 상에 형성된 제 2 금속 패턴층들(30A)은 해당 비아(41 ~ 43)에 접속되어, 반도체 칩(80)의 접지 패드(82a, 85a), 전원 패드(83a) 또는 신호 입력 패드(84a)에 각각 연결되어, 접지층(31A, 34A), 전원층(32A) 또는 재배선층(33A)으로서 기능할 수 있다. 일부 실시예에서는, 반도체 칩(80)의 더미 패드(86)가 도전성 범프(50)에 의해 제 3 비아(43)에 본딩될 수 있다. 이 경우, 제 3 비아(43)에 연결된 제 2 금속 패턴층(30A), 예를 들면, 접지층(34A)은 방열층으로서도 기능할 수 있다.
절연성 필름 기판(10)의 제 1 주면(11) 상에 형성된 제 1 금속 패턴층들(20A)은, 절연성 필름 기판(10)의 칩 실장 영역(CA1)의 외부로부터 중심 영역(CA3)으로 연장된 하나 이상의 제 1 배선 패턴층들(21)을 포함할 수 있다. 제 1 배선 패턴층들(21)의 일 단부(21a)는 해당 제 1 비아들(41)에 각각 접속될 수 있다. 제 1 배선 패턴층들(21)은 접촉 영역(CA2) 상에서 도전성 범프(50)에 의해 해당 전극 패드들, 예를 들면, 접지 패드(82a)와 전원 패드(83a)에 각각 본딩될 수 있다. 제 1 배선 패턴층들(21) 중 일부는 절연성 필름 기판(10)의 측단부로 연장된 외부 회로 접속용 리드(21b)를 포함할 수 있다. 외부 회로 접속용 리드(21b)는 후술하는 바와 같이, 인쇄회로기판, 디스플레이 패널, 프린터 헤드 또는 이미지 센서와 같은 외부 회로에 접속된다.
제 1 금속 패턴층들(20A)은, 절연성 필름 기판(10)의 칩 실장 영역(CA1)의 외부로부터 접촉 영역(CA2)으로 연장된 제 2 배선 패턴층(22)을 포함할 수도 있다. 접촉 영역(CA2) 상에 배치되는 제 2 배선 패턴층(22)의 일 단부(22a)는 도전성 범프(50)에 의해 반도체 칩(80)의 해당 전극 패드(81)에, 예를 들면, 신호 입력 패드(84a)에 본딩될 수 있다. 제 2 배선 패턴층(22)도 절연성 필름 기판(10)의 측단부로 연장된 외부 회로 접속용 리드(22b)를 포함할 수 있다.
일부 실시예에서는, 제 2 배선 패턴층(22)의 일 단부(22a)의 하부에 전술한 제 2 비아(42)가 배치될 수 있다. 이 경우, 제 2 배선 패턴층(22)은 제 2 비아(42)를 통하여 절연성 필름 기판(10)의 제 2 주면(12) 상에 형성된 제 2 금속 패턴층(30A), 예를 들면, 접지층(34A)과 전기적으로 연결될 수 있다. 이에 관하여는, 본 출원인에게 양도된 미국 출원 제11/362,882호에 개시된 사항을 참조할 수 있다.
일부 실시예에서, 제 1 금속 패턴층들(20A) 중 일부는 칩 실장 영역(CA1) 내에 형성된 제 3 배선 패턴층(23)을 포함할 수도 있다. 제 3 배선 패턴층(23)은 칩 실장 영역(CA1)의 접촉 영역(CA2)으로부터 중심 영역(CA3)으로 연장되어 제 1 비아(41)에 접속될 수 있다. 해당 제 1 비아(41)에 접속된 제 3 배선 패턴층(23)은 제 2 금속 패턴층들(30A) 중 어느 하나, 예를 들면, 전원층(33A)에 연결될 수 있다. 제 3 배선 패턴층(23)은 도전성 범프(50)를 통하여, 반도체 칩(80)의 해당 전극 패드(81), 예를 들면 전원 패드(83a)에 본딩될 수 있다. 이 경우, 전원층(33A)은 제 2 주면(12)의 측단부로 연장된 외부 회로 접속용 리드(30b)를 포함할 수도 있다.
일부 실시예에서, 제 1 금속 패턴층들(20A)은 칩-온-필름 패키지(100)에 접 속되는 외부 회로들 사이를 서로 연결하기 위한 제 4 배선 패턴층(24)을 가질 수도 있다. 또한, 도 1에 도시된 바와 같이, 절연성 필름 기판(10) 상에는 전압 또는 전류의 조절을 위한 저항(R) 또는 캐패시터(C)와 같은 수동 회로가 탑재될 수 있다. 또한, 절연성 필름 기판(10) 상에 2 이상의 반도체 칩이 탑재되거나, 수동 회로가 형성된 경우, 칩 실장 영역(CA1)의 외부에 이들 사이의 전기적 연결을 위한 또 다른 배선 패턴층이 형성될 수도 있음은 자명하다.
도 3a 내지 도 3h는 도 1 및 2에 도시된 칩-온-필름 패키지(100)의 제 2 금속 패턴층(30A)에 관한 다양한 실시예들을 개략적으로 도시하는 평면도이다. 설명의 편의를 위하여, 도 3a 내지 도 3h에서는, 절연성 필름 기판(10)의 제 2 주면(12) 중 칩 실장 영역(CA1)과 중첩되는 일부 영역만을 도시하였다. 도 3a 내지 도 3h에 도시된 제 2 금속 패턴층들(30a ~ 30f)은 도 1 및 도 2를 참조하여 상술한 비아들(40A) 중 적어도 어느 하나에 의해 해당 제 1 금속 패턴층(20A)에 연결된다. 제 2 금속 패턴층(30a ~ 30f)의 특징들에 관하여는, 본 출원인에게 양도된 미국 출원 제11/362,882호에 개시된 사항을 참조할 수 있다.
예를 들면, 도 3a에 도시된 바와 같이, 제 2 금속 패턴층(30a)은, 칩 실장 영역(CA1)의 전부에 중첩되도록 확장된 크기를 가질 수 있다. 제 2 금속 패턴층(30a)은 제 1 비아(41)에 의해 제 1 배선 패턴층(21)에 접속되어, 반도체 칩(80)의 해당 전극 패드(81), 예를 들면, 접지 패드(82a)에 전기적으로 연결될 수 있다. 이 경우, 제 2 금속 패턴층(30a)은 접지층으로서 기능할 수 있다. 반도체 칩(80)의 하부에 배치되는 제 2 금속 패턴층(30a)은 반도체 칩(80)으로부터 발생되는 전 자기파를 중심으로 끌어 당겨 전기적인 안정성과 전자파에 의한 간섭을 감소시키는 효과를 가질 수 있다.
일부 실시예에서는, 반도체 칩(80)의 더미 패드(86)가 제 3 비아(43)를 통하여 접지층(30a)에 연결됨으로써, 접지층(30a)은 방열층으로도 기능할 수 있다. 선택적으로, 제 2 금속 패턴층(30a)은 제 3 비아(43)에 의해 반도체 칩(80)의 더미 패드(86)에만 연결될 수 있으며, 이 경우, 제 2 금속 패턴층(30a)은 방열층으로서 기능한다.
통상적으로 칩-온-필름 패키지는 절연성 필름 기판과 몰딩 부재 사이의 열팽창 계수(coefficients of thermal expansion; CTE)의 차이에 의해 초래되는 열 응력으로 인하여 휘어짐(warpage)과 같은 결함이 발생할 수 있다. 이러한 결함으로 인하여 비교적 낮은 전력으로 구동되는 반도체 칩에만 칩-온-필름 패키지 기술이 제한적으로 적용되는 경향이 있다. 그러나, 본 발명의 일 실시예에 따르면, 방열층으로서 제 2 금속 패턴층(30a)이 제공되어, 비교적 높은 구동 전압을 갖는 칩-온-필름 패키지에 있어서, 동작시 발생할 수 있는 휘어짐 결함을 억제하거나 개선할 수 있게 된다.
도 3b를 참조하면, 제 2 금속 패턴층(30b)은 칩-온-패키지에서 발생하는 열 응력을 고려하여 틈(clearance, d)을 가지면서 서로 연결된 2 개의 플레이트 형태를 가질 수도 있다. 상기 2 개의 플레이트는 도시된 바와 같이 서로 동심 형태로 제공될 수 있다. 다른 실시예에서는, 도 3c에 도시된 바와 같이, 제 2 금속 패턴층(30c)은 홀(h)을 포함하는 메시 형태를 가질 수도 있다. 본 발명자들은, 도 3b 및 도 3c에 도시된 바와 같이 틈 또는 홀을 갖는 제 2 금속 패턴층(30b, 30c)이 칩-온-필름 패키지가 동작할 때 발생되는 열 응력을 완화시키는 데에 효과적임을 확인하였다.
도 3d를 참조하면, 제 2 금속 패턴층(30d)은, 도 1 및 도 2를 참조하여 상술한 바와 같이, 2 이상의 금속 패턴층(30d1, 30d2)을 포함할 수도 있다. 반도체 칩(80)이 로직 회로, 구동 회로, 통신 회로 등 2 이상의 회로가 복합된 시스템 온 칩인 경우 2 이상의 접지가 필요할 수 있다. 이 경우, 제 1 및 제 2 금속 패턴층들(30d1, 30d2)은 비아들(41, 42)에 각각 접속되어, 반도체 칩(80)의 접지 패드들(82a, 85a)에 전기적으로 연결될 수 있다. 도시하지는 아니하였으나, 금속 패턴층(30d1, 30d2)은 서로 다른 전위를 갖는 전원층일 수도 있으며, 또는, 어느 하나는 전원층이고 다른 하나는 접지층일 수도 있다.
일부 실시예에서, 제 2 금속 패턴층들(30d) 중 적어도 어느 하나(30d2)는 절연성 필름 기판(10)의 제 2 주면(12) 상에서 측단부로 더 연장된 배선 패턴(30da)을 가질 수 있다. 연장된 배선 패턴(30da)는 절연성 필름 기판(10)의 제 2 주면(12) 상에 형성된 외부 회로 접속용 리드(도 1의 30b 참조)를 포함할 수 있다. 제 2 금속 패턴층들(30d1, 30d2)은 도 3b 및 도 3c를 참조하여 상술한 바와 같이, 틈이나 홀을 가질 수 있다.
도 3e에 도시한 바와 같이, 제 2 금속 패턴층(30e)은 접지층(30e1, 30e4) 이외에 반도체 칩(80)의 구동 전압에 따라 서로 다른 전위를 갖는 전원층(30e2, 30e3)을 더 포함할 수도 있다. 전원층들(30e2, 30e3)은 예를 들면, 제 2 비아들(42)에 각각 연결되어 제 2 배선 패턴층(도 1의 22)에 전기적으로 연결될 수 있다. 도 3d를 참조하여 상술한 바와 같이, 제 2 금속 패턴층들(30e) 중 적어도 어느 하나(30e1, 30e2)는 절연성 필름 기판(10)의 측단부로 더 연장된 배선 패턴(30ea)을 가질 수 있다. 연장된 배선 패턴(30ea)은 절연성 필름 기판(10)의 제 2 주면(12) 상에 형성된 외부 회로 접속용 리드(도 1의 30b 참조)를 포함할 수 있다.
일부 실시예에서, 제 2 금속 패턴층들(30e) 중 어느 하나(31e1)는 후술되는 제 4 비아(44)에 의해 제 1 금속 패턴층(20A)에 전기적으로 연결될 수도 있다. 이 경우, 제 2 금속 패턴층(30e1)은 이에 접속된 제 2 비아(42) 및 제 4 비아(44)에 공유되어, 회로를 서로 연결해주는 재배선층으로서 기능할 수도 있다. 제 2 금속 패턴층들(30e) 중 적어도 어느 하나는 도 3b 및 도 3c를 참조하여 상술한 바와 같이, 틈 또는 홀을 가질 수 있다.
도 3f 내지 도 3h를 참조하면, 접지층들(30f1, 30f3; 30g1, 30g3; 30h1, 30h3)과 전원층들(30f2, 30f4; 30g2, 30g4; 30h2, 30h4)은 반도체 칩(80)의 전극 패드들(81)의 위치와 EMI 차단 특성을 고려하여, 다양한 형상으로 배치될 수 있다. 예를 들면, 도 3f에 도시된 바와 같이, 접지층들(30f1, 30f3)은, 전원층들(30f2, 30f4)을 전부 둘러싸는 형상을 가질 수 있다. 다른 실시예로서, 전원층들(30f2, 30f4)이 접지층들(30f1, 30f3)을 둘러싸는 형상을 가질 수도 있다. 또한, 도 3g에 도시된 바와 같이, 접지층들(30g1, 30g3)은 전원층들(30g2, 30g4)의 일부를 둘러싸는 형상을 가질 수도 있다. 그 반대일 수도 있다. 또는, 도 3h에 도시된 바와 같이, 접지층들(30h1, 30h3)과 전원층들(30h2, 30h4)은 각각 손가락(finger) 형태로 형성되어 서로 둘러싸는 형상을 가질 수도 있다.
도 3a 내지 도 3h를 참조하여 상술한 실시예들은 예시적일 뿐, 이에 본 발명의 실시예가 제한되는 것은 아니다. 또한, 제 2 금속 패턴층(30a ~ 30f)에 관하여 개시된 실시예들은 어느 하나의 특징이 선택되어 실시될 수도 있으며, 서로 다른 특징이 조합되어 실시될 수 있다. 또한, 반도체 칩(80)의 전극 패드들(81)의 위치, EMI 특성, 열 응력의 개선 및 구동 전압, 반도체 칩의 종류 등을 고려하여, 제 2 금속 패턴층(30a ~ 30f)은, 본 발명의 범위 내에서, 그 개수와 형상이 다양하게 변형되어 실시될 수 있음은 자명하다.
도 4는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지(200)를 도시하는 사시도이며, 도 5는 도 4의 선 B-B'를 따라 절취한 칩-온-필름 패키지(200)의 단면도이며, 도 6은 도 4의 선 C-C'를 따라 절취한 칩-온-필름 패키지(200)의 단면도이다. 도 4 내지 도 6에서, 도 1 및 도 2의 동일한 참조 부호를 갖는 구성 부재는 도 1 및 도 2의 해당 구성 부재와 동일하므로, 이에 관하여는 도 1 및 도 2를 참조할 수 있다.
도 4 내지 도 6을 참조하면, 칩-온-패키지 필름(200)은, 절연성 필름 기판(10)의 제 1 주면(11) 상에 형성되는 제 1 금속 패턴층(20B)과 제 2 주면(12) 상에 형성되는 제 2 금속 패턴층(30B)을 서로 전기적으로 연결하기 위하여, 칩 실장 영역(CA1)의 외부에 형성된 제 4 비아(44a, 44b)를 포함할 수 있다. 제 4 비아(44a, 44b)는 필요에 따라 복수 개로 형성될 수 있다. 이 경우, 제 4 비아들(44a, 44b) 사이의 거리는, 전술한 바와 같이, 충분한 공정 마진을 확보하기 위 하여 제 1 금속 패턴층들(20B)의 임계 치수보다 더 클 수 있다. 일부 실시예에서, 칩-온-필름 패키지(200)는 도 1 및 도 2를 참조하여 상술한 바와 같이, 전술한 제 1 내지 제 3 비아(41 ~ 43) 중 적어도 어느 하나를 더 포함할 수도 있다.
제 4 비아(44a, 44b)는 절연성 필름 기판(10)의 제 1 주면(11) 상에 형성된 제 5 배선 패턴층(25)에 접속될 수 있다. 제 5 배선 패턴층(25)은 절연성 필름 기판(10)의 측단부로 연장된 외부 회로 접속용 리드(25b)를 포함할 수 있다. 제 4 비아(44a, 44b)에 의해 각각 접속되는 제 2 금속 패턴층들(31B, 35B)은 다른 비아, 예를 들면 제 2 비아(42) 또는 다른 제 4 비아(44b)에 접속될 수 있다.
제 2 금속 패턴층(31B, 35B)이 접속된 전극 패드(81)의 기능에 따라, 제 2 금속 패턴층들(31B, 35B)은 접지층, 전원층, 재배선층으로서 기능할 수 있다. 예를 들면, 제 2 금속 패턴층(31B)은 제 2 비아(42)에 의해 반도체 칩(80)의 접지 패드(82a)에 연결되어 접지층으로서 기능할 수 있다. 또한, 제 2 금속 패턴층(31B)은 제 3 비아(43)에 의해 반도체 칩(80)의 더미 패드에 접속될 수 있으며, 이 경우, 제 2 금속 패턴층(31B)은 방열층으로서 기능할 수도 있다. 다른 제 2 금속 패턴층(35B)은 제 4 비아들(44b)에 의해 공유되어 재배선층으로서 기능할 수 있다. 이 경우, 제 5 금속 배선 패턴층(25)와 제 2 금속 패턴층(35B)는 반도체 칩(80)의 신호 출력 패드(84b)에 접속되어 신호 전달을 위한 배선층으로서 기능할 수 있다.
도시된 실시예에서, 제 2 금속 패턴층들(30B)은, 도 3a 내지 도 3h를 참조하여 상술한 바와 같이, 반도체 칩(80)의 전극 패드들(81)의 위치, 열 응력의 개선 및 구동 전압, 반도체 칩의 종류 등에 따라, 그 수와 형태가 다양하게 변형되어 실 시될 수 있다.
전술한 다양한 실시예에 따른 칩-온-필름 패키지는 액정 디스플레이 장치, 플라즈마 디스플레이 장치, 유기/무기 전계 발광 디스플레이 장치와 같은 디스플레이 장치는 물론, 프린터 또는 이미지 센서와 같은 감광 장치에도 사용될 수 있다. 이하에서는, 칩-온-필름 패키지가 사용되는 대표적인 장치 어셈블리인 액정 디스플레이 장치에 관하여 상술한다.
도 6은 본 발명의 일 실시예에 따른 칩-온-필름 패키지(300A, 300B)를 포함하는 디스플레이 장치 어셈블리(1000)를 도시하는 사시도이다. 도 6을 참조하면, 인쇄회로기판(400)과 액정 디스플레이 패널(500) 사이에는 전술한 복수의 칩-온-필름 패키지(300A, 300B)가 접속될 수 있다.
액정 디스플레이 패널(500)은 당해 기술 분야에 잘 알려진 바와 같이, 복수의 게이트 라인(501)과 복수의 데이터 라인(502)이 형성된 하부 기판(510)과 공통 전극(미도시)이 형성된 상부 기판(520)을 포함할 수 있다. 액정층(미도시)은 하부 기판(510)과 상부 기판(520) 사이에 배치되어, 광스위치 역할을 한다. 게이트 칩-온-필름 패키지(300A)는 게이트 라인들(501)에 연결되고, 데이터 칩-온-필름 패키지(300B)는 데이터 라인들(502)에 연결된다. 인쇄회로기판(400) 상에는 게이트 칩-온-필름 패키지(300A)와 데이터 칩-온-필름 패키지(300B)에 전원과 신호를 동시에 인가할 수 있는 하나 이상의 구동 회로 칩(410)이 실장될 수 있다.
칩-온-필름 패키지(300A, 300B)에 있어서, 외부 접속용 리드(20b, 도 1의 21b, 22b 참조)가 절연성 필름 기판의 제 1 주면(11)에만 형성된 경우, 칩-온-필름 패키지(300A, 300B)는 외부 접속용 리드와 액정 디스플레이 패널(500)의 게이트 라인들(501) 및 데이터 라인들(502) 사이에 배치되는 이방 도전성 필름(anisotropic conductive film; 600)에 의해 디스플레이 패널(500)에 접속될 수 있다. 마찬가지로, 인쇄회로기판(400)과 칩-온-필름 패키지(300A, 300B)도 칩-온-필름 패키지(300A, 300B)의 외부 접속용 리드(20b)와 인쇄회로기판(400)의 리드들(411) 사이에 배치되는 이방 도전성 필름(600)에 의해 서로 접속될 수 있다
그러나, 본 발명은 이에 제한되지 않으며, 액정 디스플레이 패널(500) 및/또는 인쇄회로기판(400)과 같은 외부 회로에 칩-온-필름 패키지(300A, 300B)를 접속시키기 위하여, 이방 도전성 페이스트와 같은 다른 공지의 접속 방법이 이용될 수 있다. 또는, 액정 디스플레이 패널(500) 및/또는 인쇄회로기판(400)은 칩-온-필름 패키지((300A, 300B))에 접속되기 위한 연결부로서, 복수의 단자 핀들을 갖는 커넥터를 포함할 수 있다. 예를 들면, 절연성 필름 기판(10)의 제 2 주면(12)의 측단부에도 외부 접속용 리드(도 1 및 도 4의 30b 참조)가 형성되어, 제 1 및 제 2 주면(11, 12)에 모두 외부 접속용 리드(20b 및 30b)가 형성된 경우에는, 외부 접속용 리드가 배치된 상기 절연성 필름 기판의 측단부가 삽입되면서 이들 외부 접속용 리드(20b 및 30b)에 접촉하는 복수의 단자 핀들을 포함하는 커넥터를 사용하여, 상기 외부 회로와 칩-온-필름 패키지(300A, 300B)를 서로 접속할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 칩-온-필름 패키지를 도시하는 사시도이다.
도 2는 도 1의 선 A-A'를 따라 절취한 칩-온-필름 패키지의 단면도이다.
도 3a 내지 도 3h는 도 1 및 2에 도시된 칩-온-필름 패키지의 제 2 금속 패턴층에 관한 다양한 실시예들을 개략적으로 도시하는 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 칩-온-필름 패키지를 도시하는 사시도이다.
도 5는 도 4의 선 B-B'를 따라 절취한 칩-온-필름 패키지의 단면도이다.
도 6은 도 4의 선 C-C'를 따라 절취한 칩-온-필름 패키지의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 칩-온-필름 패키지를 포함하는 디스플레이 장치 어셈블리를 도시하는 사시도이다.

Claims (23)

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  4. 하나 이상의 칩 실장 영역을 갖는 제 1 주면 및 제 2 주면을 가지며, 상기 제 1 주면과 상기 제 2 주면 사이를 관통하는 하나 이상의 비아를 포함하는 절연성 필름 기판;
    상기 제 1 주면 상에 제공되는 복수의 제 1 금속 패턴층들;
    상기 제 2 주면 상에 제공되고 상기 비아에 의해 상기 복수의 제 1 금속 패턴층들 중 적어도 어느 하나에 전기적으로 연결되는 하나 이상의 제 2 금속 패턴층; 및
    상기 칩 실장 영역에 실장되고, 저면 상에 복수의 전극 패드들이 형성된 주변부를 포함하며, 상기 복수의 전극 패드들이 도전성 범프에 의해 상기 복수의 제 1 금속 패턴층들 중 적어도 어느 하나에 각각 본딩되는 반도체 칩을 포함하고,
    상기 비아는 상기 반도체 칩의 상기 주변부와 중첩되는 상기 절연성 필름 기판 상의 접촉 영역에 의해 한정되는 상기 칩 실장 영역의 중심 영역에 배치되는 하나 이상의 제 1 비아와, 상기 칩 실장 영역 외부에 형성되는 하나 이상의 제 2 비아를 포함하는 칩-온-필름 패키지.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 복수의 제 1 금속 패턴층들은 상기 칩 실장 영역의 외부로부터 상기 칩 실장 영역의 상기 중심 영역으로 연장되어 상기 제 1 비아에 접속되는 하나 이상의 제 1 배선 패턴층을 포함하는 칩-온-필름 패키지.
  7. 삭제
  8. 제 4 항에 있어서,
    상기 비아는 상기 칩 실장 영역의 상기 접촉 영역 상에 배치되어 상기 반도체 칩의 상기 전극 패드들 중 어느 하나에 접속되는 하나 이상의 제 3 비아를 포함하는 칩-온-필름 패키지.
  9. 제 8 항에 있어서,
    상기 복수의 제 1 금속 패턴층들은 상기 칩 실장 영역의 외부로부터 상기 접촉 영역으로 연장되어 상기 제 3 비아에 접속되는 하나 이상의 제 2 배선 패턴층을 포함하는 칩-온-필름 패키지.
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  13. 제 4 항에 있어서,
    상기 비아는 2 개 이상이며, 상기 비아들 사이의 거리는 상기 제 1 금속 패턴층들 사이의 거리보다 더 큰 칩-온-필름 패키지.
  14. 삭제
  15. 제 4 항에 있어서,
    상기 제 2 금속 패턴층은 접지층, 전원층, 재배선층 및 방열층으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 칩-온-필름 패키지.
  16. 제 15 항에 있어서,
    상기 접지층은 상기 칩 실장 영역의 전부에 중첩되도록 확장된 크기를 갖는 칩-온-필름 패키지.
  17. 제 4 항에 있어서,
    상기 제 2 금속 패턴층은 2 이상의 상기 비아들에 의해 공유되는 칩-온-필름 패키지.
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