KR20080061602A - 탭 패키지용 반도체 칩 - Google Patents

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Abstract

본 발명에 따른 탭 패키지용 반도체 칩은 반도체 기판과, 상기 반도체 기판 상에 배치되고 상기 반도체 기판의 제1 변에 평행한 제1 열 상에서 1차원적으로 배열된 내부 칩 패드들; 및 상기 반도체 기판 상에 배치되고 상기 제1 열 및 상기 제1 변 사이의 제2 열상에서 1차원적으로 배열된 최외곽 칩 패드들을 포함하되, 상기 내부 칩 패드들은 상기 제1 변에 평행한 수직 단면도로부터 보여질 때 상기 최외곽 칩 패드들보다 큰 폭을 갖는다. 본 발명에 따르면 서로 다른 폭을 가진 칩 패드를 통하여 회로기판의 변형으로 인한 칩 패드와 리드의 오정렬로 인한 여유도를 증대시킬 수 있는 효과가 있다.
반도체 패키지, 칩 패드, TAB

Description

탭 패키지용 반도체 칩{semiconductor chip for TAP pakage}
도 1은 본 발명에 따른 탭 패키지용 반도체 칩을 설명하기 위한 반도체 장치를 개략적으로 도시한 평면도이다.
도 2는 도 1에 도시된 I-I'선에 의한 단면도이다.
도 3은 본 발명에 따른 탭 패키지용 반도체 칩을 나타내는 평면도이다.
**도면의 주요 부분에 대한 부호의 설명**
100 : 반도체 장치
110 : 회로기판
120 : 리드
130 : 본드 핑거
140 : 범프
200 : 반도체 칩
210 : 반도체 기판
220 : 칩 패드
본 발명은 탭 패키지용 반도체 칩에 관한 것으로, 보다 구체적으로는 다수열의 칩패드를 갖는 탭 패키지용 반도체 칩에 관한 것이다.
일반적으로 개인 휴대용 통신 제품, 액정 디스플레이(LCD) 제품 등의 급속한 시장 확대에 따라, 반도체 패키지의 소형화, 박형화, 경량화 추세가 이어지고 있다. 이러한 추세에 대응하기 위하여 개발된 패키지 유형 중의 하나가 배선 필름을 이용한 패키지이다. 예를 들어, 테이프 캐리어 패키지(tape carrier package:TCP), 칩-온-필름(chip-on-film:COF) 패키지 등이 이에 해당한다. 이와 같이 필름형 패키지는 이른바 탭(TAB:tape automated bonding)으로 알려진 본딩 기술을 사용하여 반도체 칩과 회로 기판 사이의 상호 접속을 구현한다.
그런데, 반도체 집적회로 칩의 고집적화 및 소형화에 따라, 칩 표면에 형성되는 칩 패드(chip pad)의 수는 증가하는 반면, 인접하는 칩 패드 사이의 간격은 감소하고 있다. 그러나, 한정된 크기의 칩 표면에 형성할 수 있는 칩 패드의 수는 한계가 있으며, 칩 패드 사이의 간견도 일정 수준 이상을 유지하여야 한다. 이러한 사정에 따라 가능한 한 많은 수의 칩 패드를 일정 간격 이상으로 배치하기 위하여 제안된 것 중의 하나가 칩 패드의 지그재그 배치(staggered arrangement) 방식이다. 다시 말해 지그재그 배치 방식은 미세 피치(fine pitch)의 구현이 용이하기 때문에 주로 칩 패드의 피치가 30㎛ 이하의 미세 피치(fine pitch)를 사용하는 제품에 적용된다.
한편, 상기한 바와 같이 필름형 패키지는 이른바 탭(TAB:tape automated bonding)으로 알려진 본딩 기술을 사용하여 상호 접속을 구현하는데, 이는 칩 패드(chip pad)들에 형성된 범프(bump)와 회로 기판에 형성된 리드(lead)와의 접합에 의하여 이루어진다. 이와 같은 범프(bump)와 리드(lead)의 접합은 본딩 툴(bonding tool)이 범프와 리드의 접합부분에 일정한 열량과 압력을 가하여 이루어지는데, 이때 발생되는 열량과 압력으로 인하여 회로기판의 변형이 일어난다. 이때 회로기판의 열변형량과 반도체 칩의 열변형량의 차이에 의해 회로기판의 리드와 칩 패드의 범프간에 오정렬(misalign)이 발생할 수 있다.
그런데, 칩 패드의 피치가 감소함에 따라 회로기판의 리드와 접합되는 범프의 크기도 줄어들게 된다. 이에 따라 범프와 리드의 접합시 회로기판의 변형으로 발생하는 오정렬의 허용범위가 감소하게 된다. 즉, 지그재그 배치 방식을 적용한 반도체 패키지에서 반도체 칩의 내측에 위치하는 범프 크기가 반도체 칩의 외측에 위치하는 범프 크기와 동일하여 오정렬에 대한 여유도가 감소하게 된다.
본 발명의 목적은, 내측에 배치되는 칩 패드의 폭이 외측에 배치되는 칩 패드의 폭보다 큰 칩 패드를 갖는 탭 패키지용 반도체 칩을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 탭 패키지용 반도체 칩은 반도체 기판과, 상기 반도체 기판 상에 배치되고 상기 반도체 기판의 제1 변에 평행한 제1 열 상에서 1차원적으로 배열된 내부 칩 패드들; 및 상기 반도체 기판 상에 배치되고 상기 제1 열 및 상기 제1 변 사이의 제2 열상에서 1차원적으로 배열된 최외 곽 칩 패드들을 포함하되, 상기 내부 칩 패드들은 상기 제1 변에 평행한 수직 단면도로부터 보여질 때 상기 최외곽 칩 패드들보다 큰 폭을 갖는다.
바람직하게 상기 최외곽 칩 패드들은 각각 상기 제1 변을 향하는 측면도로부터 보여질 때 상기 내부 칩 패드들 사이에 위치할 수 있다.
바람직하게 반도체 기판은 장방형 또는 정방형의 형상을 가질 수 있다.
바람직하게 상기 최외각 칩 패드들과 상기 내부 칩 패드들은 알루미늄 또는 구리 재질로 이루어질 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나 본 실시예가 이하에서 개시되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명에 따른 탭 패키지용 반도체 칩을 설명하기 위한 반도체 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 반도체 장치(100)는 칩 패드를 갖는 반도체 칩(200)을 포함한다. 상기 반도체 칩(200)은 회로기판(110)에 실장될 수 있다. 상기 반도체 칩(200) 상에 다수의 범프(140)가 제공된다. 또한 상기 회로기판(110)에는 다수의 평행한 리드(120)들이 배치된다. 그리고 상기 범프(140)와 직접 접합하는 위치에 배치되고 상기 리드(120)의 일부분인 본드 핑거(bond finger,130)가 제공된다. 상 기 반도체 장치(100)는 액정표시소자(LCD)에 적용되는 LDI(LCD Driver IC)패키지이거나 플라즈마 표시 패널(PDP)에 적용되는 PDI(PDP Driver IC)패키지와 같은 표시 소자에 적용되는 DDI(Display Driver IC)패키지를 구비할 수 있다.
도 2는 도 1에 도시된 I-I'선에 의한 단면도이다.
도 2를 참조하면, 칩 패드(220)를 갖는 반도체 칩(200)이 제공된다. 상기 칩 패드(220) 상에 범프(bump, 140)가 부착된다. 상기 칩 패드(220)는 반도체 칩(200)의 내부회로와 외부의 회로기판(110)을 전기적으로 연결한다. 상기 칩 패드(220)는 알루미늄층 또는 구리층일 수 있다. 또한 상기 범프(140)는 금, 니켈, 및 구리로 이루어진 일군에서 선택된 하나일 수 있다.
회로기판(110)은 폴리이미드 등과 같이 잘 구부러지는 유기 재료로 이루어진 연성회로기판일 수 있다. 또한 회로기판(110)에 배치되고, 범프(140)와 접촉하는 본드 핑거(130)가 제공된다. 리드(120)의 일부분인 본드 핑거(130)는 주로 구리층일 수 있다. 또한 본드 핑거(130)는 주석층으로 도금될 수 있다. 본드 핑거(130)는 범프(140)와 유텍틱 합금의 형성에 의하여 상호간 접합 연결된다.
이와 같은 접합 연결을 이룬 후, 이러한 연결부위는 언더필 수지(under fill resin) 또는 비전도 페이스트(NCP : Non Conductive Paste) 등과 같은 절연물에 의해서 밀봉된다.
도 3은 본 발명에 따른 탭 패키지용 반도체 칩을 나타내는 평면도이다.
도 3을 참조하면, 반도체 기판(210)을 갖는 반도체 칩(200)을 제공한다. 반도체 기판(210)에 배치되는 칩 패드(220)는 3열로 이루어진다. 이때, 반도체 기 판(210)의 가장자리 둘레에 제1칩 패드(221)가 배치된다. 제1칩 패드(221)는 인접하는 반도체 기판(210)의 한변(L1)에 평행하게 배치된다. 그리고 제1칩 패드(221)의 내측에는 제2칩 패드(222)가 배치된다. 제2칩 패드(222)의 폭(W2)은 제1칩 패드(221)의 폭(W1)보다 더 크게 형성된다. 제2칩 패드(222)도 제1칩 패드(221)에 평행하게 배치된다. 또한 제2칩 패드(222)의 내측에는 제3칩 패드(223)가 배치된다. 제3칩 패드(223)의 폭(W3)은 제2칩 패드(222)의 폭(W2)보다 더 크게 형성된다. 또한, 제3칩 패드(223)는 제2칩 패드(222)에 평행하게 배치된다.
즉, 반도체 칩(200)의 가장자리로부터 내측에 배치되는 칩 패드(220)의 폭이 외측에 배치되는 칩 패드(220)의 폭보다 더 크게 형성된다.
또한, 칩 패드(220)는 지그재그 배치 방식으로 반도체 칩(200)에 마련된다. 다시 말해, 상기 최외각 칩 패드(221)들은 각각 반도체 기판(210)의 한변(L1)을 향하는 측면도로부터 보여질 때 내부 칩 패드들(222, 223) 사이에 위치한다.
도면에는 칩 패드(220)가 지그재그 배치 방식으로 마련된 경우를 도시하였으나, 제1칩 패드(221), 제2칩 패드(222), 제3칩 패드(223), 제2칩 패드(222), 제1칩 패드(221)의 순서로 연속하여 배치될 수 있다.
그리고, 도면에는 칩 패드(220)의 형상이 사각형상인 경우를 도시하였으나, 칩 패드(220)는 삼각형, 오각형 등 다각형 형상으로 이루어질 수 있다.
또한, 도면에는 반도체 칩(200)의 형상이 장방형인 경우를 도시하였으나, 반도체 칩(200)은 정방형의 형상을 가질 수 있다.
한편, 서로 다른 면적을 갖는 칩 패드(220) 상에 부착되는 범프(140)의 크기 도 서로 다르게 형성할 수 있다. 즉, 제3칩 패드(223)에 부착되는 범프(140)의 크기가 제2칩 패드(222)와 제1칩 패드(221)에 부착된 범프(140)의 크기보다 더 크게 형성될 수 있다. 이에 의하여 리드(120)의 일부분인 본드 핑거(130)는 보다 더 안정적으로 제3칩 패드(223)에 부착된 범프(140)에 접합 연결될 수 있다.
다시 말해, 회로기판(110)의 변형으로 인하여 반도체 칩(200)의 칩 패드(220)에 리드(120)의 본드 핑거(140)가 기울어져 정렬될 경우에도 제3칩 패드(223)의 폭(W3)이 제2칩 패드(222)의 폭(W2)보다 더 크게 형성되고, 제2칩 패드(222)의 폭(W2)이 제1칩 패드(221)의 폭(W1)보다 더 크게 형성되어 접합 불량의 위험을 최소화 할 수 있다.
즉, 반도체 칩(200)의 가장자리 둘레에 배치되는 칩 패드(220)보다 내측에 배치될수록 칩 패드(220)의 폭을 크게 형성하여 반도체 칩(200)과 회로기판(110)을 접합할 때 발생되는 회로기판(110)의 변형으로 인한 회로기판(110)의 본드 핑거(140)와 칩 패드(220)의 범프(140)간의 오정렬에 대한 여유도를 증대시킬 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술 되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 사상 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따르면 서로 다른 폭을 가진 칩 패드 를 통하여 회로기판의 변형으로 인한 칩 패드와 리드의 오정렬로 인한 여유도를 증대시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치되고 상기 반도체 기판의 제1 변에 평행한 제1 열 상에서 1차원적으로 배열된 내부 칩 패드들; 및
    상기 반도체 기판 상에 배치되고 상기 제1 열 및 상기 제1 변 사이의 제2 열상에서 1차원적으로 배열된 최외곽 칩 패드들을 포함하되,
    상기 내부 칩 패드들은 상기 제1 변에 평행한 수직 단면도로부터 보여질 때 상기 최외곽 칩 패드들보다 큰 폭을 갖는 탭 패키지용 반도체 칩.
  2. 제 1항에 있어서,
    상기 최외곽 칩 패드들은 각각 상기 제1 변을 향하는 측면도로부터 보여질 때 상기 내부 칩 패드들 사이에 위치하는 탭 패키지용 반도체 칩.
  3. 제 1항에 있어서,
    상기 반도체 기판은 장방형 또는 정방형의 형상을 갖는 탭 패키지용 반도체 칩.
  4. 제 1항에 있어서,
    상기 최외곽 칩 패드와 상기 내부 칩 패드는 알루미늄 또는 구리 재질로 이루어진 탭 패키지용 반도체 칩.
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