JP2002050697A - 半導体装置の製造方法、及び半導体装置 - Google Patents
半導体装置の製造方法、及び半導体装置Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【課題】 金属を含む塊状残渣をＤＲＡＭ回路領域に残
存させることなく、ロジック回路領域においてシリサイ
ド層を形成する。 【解決手段】 半導体基板１上のＤＲＡＭ回路領域１１
とロジック回路領域１２にゲート電極３を形成した後、
ゲート電極３の側面を酸化する。ゲート電極３側面に第
１の絶縁膜４からなる側壁絶縁膜４１を形成し、ロジッ
ク回路領域１２における基板１内に拡散層５をイオン注
入により形成する。ＤＲＡＭ回路領域１１に形成された
第１の絶縁膜４上と、所定のゲート電極３ａの周辺に形
成された拡散層５の所定領域５１を除いたロジック回路
領域１２上に、保護膜６を形成した後、所定領域５１の
上部にシリサイド層７をサリサイド法により形成する。
以上の工程を経た後に、ＤＲＡＭ回路領域１１に形成さ
れた保護膜６をウェットエッチングにより除去するとと
もに、保護膜６上に残存する塊状残渣７１をリフトオフ
して除去する。
存させることなく、ロジック回路領域においてシリサイ
ド層を形成する。 【解決手段】 半導体基板１上のＤＲＡＭ回路領域１１
とロジック回路領域１２にゲート電極３を形成した後、
ゲート電極３の側面を酸化する。ゲート電極３側面に第
１の絶縁膜４からなる側壁絶縁膜４１を形成し、ロジッ
ク回路領域１２における基板１内に拡散層５をイオン注
入により形成する。ＤＲＡＭ回路領域１１に形成された
第１の絶縁膜４上と、所定のゲート電極３ａの周辺に形
成された拡散層５の所定領域５１を除いたロジック回路
領域１２上に、保護膜６を形成した後、所定領域５１の
上部にシリサイド層７をサリサイド法により形成する。
以上の工程を経た後に、ＤＲＡＭ回路領域１１に形成さ
れた保護膜６をウェットエッチングにより除去するとと
もに、保護膜６上に残存する塊状残渣７１をリフトオフ
して除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に係り、特にシリサイド層の形成方
法に関するものである。
方法及び半導体装置に係り、特にシリサイド層の形成方
法に関するものである。
【０００２】
【従来の技術】従来より、ＤＲＡＭ回路とロジック回路
とを混載した半導体装置（システムＬＳＩ）、いわゆる
embedded ＤＲＡＭ(以下、ｅＲＡＭと称する)が製造さ
れている。そして、上記ｅＲＡＭにおいて、ロジック回
路の拡散層における寄生抵抗や寄生容量を低減して回路
動作の高速化を図るために、上記ロジック回路の拡散層
の表面に、例えばＣｏＳｉ2からなるシリサイド層を形
成していた。
とを混載した半導体装置（システムＬＳＩ）、いわゆる
embedded ＤＲＡＭ(以下、ｅＲＡＭと称する)が製造さ
れている。そして、上記ｅＲＡＭにおいて、ロジック回
路の拡散層における寄生抵抗や寄生容量を低減して回路
動作の高速化を図るために、上記ロジック回路の拡散層
の表面に、例えばＣｏＳｉ2からなるシリサイド層を形
成していた。
【０００３】以下、上記シリサイド層の形成工程を含
む、従来の半導体装置の製造方法について説明する。
む、従来の半導体装置の製造方法について説明する。
【０００４】図３及び図４は、従来の半導体装置の製造
方法を説明するための断面図である。先ず、図３（ａ）
に示すように、活性領域及び分離領域（図示省略）が形
成された半導体基板１上に、ゲート酸化膜２を形成した
後、このゲート酸化膜２上にゲート電極３を形成する。
方法を説明するための断面図である。先ず、図３（ａ）
に示すように、活性領域及び分離領域（図示省略）が形
成された半導体基板１上に、ゲート酸化膜２を形成した
後、このゲート酸化膜２上にゲート電極３を形成する。
【０００５】ここで、半導体基板１は、ＤＲＡＭ回路が
形成される領域（以下、ＤＲＡＭ回路領域と称する）１
１と、ロジック回路が形成される領域（以下、ロジック
回路領域と称する）１２とを有している。なお、ロジッ
ク回路領域１２は、ＤＲＡＭ回路の周辺回路領域であっ
てもよい。
形成される領域（以下、ＤＲＡＭ回路領域と称する）１
１と、ロジック回路が形成される領域（以下、ロジック
回路領域と称する）１２とを有している。なお、ロジッ
ク回路領域１２は、ＤＲＡＭ回路の周辺回路領域であっ
てもよい。
【０００６】また、ゲート電極３は、ポリシリコン膜３
１と、タングステンシリサイド膜３２と、ＴＥＯＳ酸化
膜３３とを順次積層することによって形成される。
１と、タングステンシリサイド膜３２と、ＴＥＯＳ酸化
膜３３とを順次積層することによって形成される。
【０００７】次に、図３（ｂ）に示すように、ゲート電
極３の側壁を数ｎｍだけ酸化（図中の酸化膜３４に対応
する）した後、半導体基板１の全面に、例えばシリコン
窒化膜からなる第１の絶縁膜４をＬＰＣＶＤ法等により
形成する。
極３の側壁を数ｎｍだけ酸化（図中の酸化膜３４に対応
する）した後、半導体基板１の全面に、例えばシリコン
窒化膜からなる第１の絶縁膜４をＬＰＣＶＤ法等により
形成する。
【０００８】そして、上記形成された第１の絶縁膜４上
にレジストパターン（図示省略）を形成し、このレジス
トパターンをマスクとして、上記第１の絶縁膜４をドラ
イエッチング処理する。
にレジストパターン（図示省略）を形成し、このレジス
トパターンをマスクとして、上記第１の絶縁膜４をドラ
イエッチング処理する。
【０００９】このエッチング処理により、図３（ｃ）に
示すように、ロジック回路領域１２のゲート電極３の側
面に、上記第１の絶縁膜４からなる側壁絶縁膜（サイド
ウォール）４１が形成される。
示すように、ロジック回路領域１２のゲート電極３の側
面に、上記第１の絶縁膜４からなる側壁絶縁膜（サイド
ウォール）４１が形成される。
【００１０】続けて、上記形成された第１の絶縁膜４及
び側壁絶縁膜４１をマスクとして、不純物のイオン注入
を行うことによって、ロジック回路領域１２の半導体基
板１に、ｎ+（またはｐ+）型の拡散層５としてのソース
／ドレイン領域を形成する（図３（ｃ）参照）。
び側壁絶縁膜４１をマスクとして、不純物のイオン注入
を行うことによって、ロジック回路領域１２の半導体基
板１に、ｎ+（またはｐ+）型の拡散層５としてのソース
／ドレイン領域を形成する（図３（ｃ）参照）。
【００１１】次いで、以下のようにして、シリサイド層
を形成する。
を形成する。
【００１２】先ず、半導体基板１の全面に、例えばＴＥ
ＯＳ酸化膜からなる保護膜（シリサイド・プロテクショ
ン膜）６をＬＰＣＶＤ法により形成する。
ＯＳ酸化膜からなる保護膜（シリサイド・プロテクショ
ン膜）６をＬＰＣＶＤ法により形成する。
【００１３】そして、上記保護膜６上にレジストパター
ン（図示省略）を形成した後、このレジストパターンを
マスクとして、上記保護膜６をドライエッチング処理す
る。
ン（図示省略）を形成した後、このレジストパターンを
マスクとして、上記保護膜６をドライエッチング処理す
る。
【００１４】このドライエッチング処理により、図３
（ｄ）に示すように、所定のゲート電極３ａの周辺に形
成された上記拡散層５の所定領域５１を除いたロジック
回路領域１２上に、保護膜６が形成される。すなわち、
ＤＲＡＭ回路領域１１に形成された保護膜と、ロジック
回路領域１２の所定領域５１上に形成された保護膜と上
記ドライエッチング処理により除去される。
（ｄ）に示すように、所定のゲート電極３ａの周辺に形
成された上記拡散層５の所定領域５１を除いたロジック
回路領域１２上に、保護膜６が形成される。すなわち、
ＤＲＡＭ回路領域１１に形成された保護膜と、ロジック
回路領域１２の所定領域５１上に形成された保護膜と上
記ドライエッチング処理により除去される。
【００１５】ここで、ＤＲＡＭ回路領域１１の保護膜を
除去しても、前の工程で形成された上記第１の絶縁膜４
が存在する。従って、この第１の絶縁膜４がシリサイド
・プロテクション膜として機能するため、ＤＲＡＭ回路
領域１１の半導体基板１にシリサイド層が形成されるこ
とがない。
除去しても、前の工程で形成された上記第１の絶縁膜４
が存在する。従って、この第１の絶縁膜４がシリサイド
・プロテクション膜として機能するため、ＤＲＡＭ回路
領域１１の半導体基板１にシリサイド層が形成されるこ
とがない。
【００１６】次に、図４（ｅ）に示すように、ロジック
回路領域１２において、上記拡散層５の所定領域５１の
上部に、例えばＣｏＳｉ2からなるシリサイド層７を、
公知技術であるサリサイド法により形成する。
回路領域１２において、上記拡散層５の所定領域５１の
上部に、例えばＣｏＳｉ2からなるシリサイド層７を、
公知技術であるサリサイド法により形成する。
【００１７】以上のようにして、ロジック回路領域１２
の拡散層５にシリサイド層７が形成される。
の拡散層５にシリサイド層７が形成される。
【００１８】次に、図４（ｇ）に示すように、ＤＲＡＭ
回路領域１１に形成された上記第１の絶縁膜４と、ロジ
ック回路領域１２に形成された保護膜６とに、コンタク
ト用の開口部４２，６１を、それぞれ写真製版処理及び
ドライエッチング処理により形成する。そして、上記ゲ
ート電極３等が完全に覆われるように、半導体基板１の
全面に、例えばシリコン酸化膜からなる層間絶縁膜８を
ＣＶＤ法により形成する。
回路領域１１に形成された上記第１の絶縁膜４と、ロジ
ック回路領域１２に形成された保護膜６とに、コンタク
ト用の開口部４２，６１を、それぞれ写真製版処理及び
ドライエッチング処理により形成する。そして、上記ゲ
ート電極３等が完全に覆われるように、半導体基板１の
全面に、例えばシリコン酸化膜からなる層間絶縁膜８を
ＣＶＤ法により形成する。
【００１９】そして、上記層間絶縁膜８上にレジストパ
ターン（図示省略）を形成し、このレジストパターンを
マスクとして、上記層間絶縁膜８をドライエッチング処
理する。
ターン（図示省略）を形成し、このレジストパターンを
マスクとして、上記層間絶縁膜８をドライエッチング処
理する。
【００２０】このドライエッチング処理により、図４
（ｈ）に示すように、上記層間絶縁膜８の表面８１から
上記開口部４２を経て半導体基板１まで貫通するコンタ
クトホール８２と、上記表面８１から導電層７まで貫通
するコンタクトホール８３と、上記表面８１から上記開
口部６１を経て拡散層５まで貫通するコンタクトホール
８４とが、それぞれ形成される。
（ｈ）に示すように、上記層間絶縁膜８の表面８１から
上記開口部４２を経て半導体基板１まで貫通するコンタ
クトホール８２と、上記表面８１から導電層７まで貫通
するコンタクトホール８３と、上記表面８１から上記開
口部６１を経て拡散層５まで貫通するコンタクトホール
８４とが、それぞれ形成される。
【００２１】その後、キャパシタや配線等（図示省略）
を順次形成して、ＤＲＡＭ回路とロジック回路を混載し
た半導体装置を製造していた。
を順次形成して、ＤＲＡＭ回路とロジック回路を混載し
た半導体装置を製造していた。
【００２２】
【発明が解決しようとする課題】しかし、上記従来の製
造方法では、シリサイド層７を形成した後、保護膜６及
び第１の絶縁膜４の表面等に塊状残渣７１が残存してし
まう。特に、図４（ｆ）に示すように、ＤＲＡＭ回路領
域１１のメモリセル領域におけるゲート電極間３６に、
塊状残渣７１が残存する問題があった。ここで、上記塊
状残渣７１に関しては、いかなる先行技術にも記載され
ていない。
造方法では、シリサイド層７を形成した後、保護膜６及
び第１の絶縁膜４の表面等に塊状残渣７１が残存してし
まう。特に、図４（ｆ）に示すように、ＤＲＡＭ回路領
域１１のメモリセル領域におけるゲート電極間３６に、
塊状残渣７１が残存する問題があった。ここで、上記塊
状残渣７１に関しては、いかなる先行技術にも記載され
ていない。
【００２３】また、上記塊状残渣７１は、全反射蛍光Ｘ
線分光分析（TRXRF :total reflection of X-ray fluor
escence analysis method）により、１０11〜１０12ato
ms/cm2オーダの金属コバルト（Ｃｏ）を含むことを確認
した。ここで、上記塊状残渣７１が残存する要因につい
てであるが、上記塊状残渣７１の発生量は、上記シリサ
イド層７の形成前に行われ、且つ半導体基板（シリコン
基板）１上のシリコン表面に形成された自然酸化膜を除
去するためのスパッタエッチ処理におけるスパッタエッ
チ量と正比例の関係がある。従って、上記スパッタエッ
チ処理によりシリコンリッチな部分が、例えば上記ＤＲ
ＡＭ回路領域１１のゲート電極間３６に形成され、その
部分に塊状残渣７１が形成された後、残存すると推測さ
れる。
線分光分析（TRXRF :total reflection of X-ray fluor
escence analysis method）により、１０11〜１０12ato
ms/cm2オーダの金属コバルト（Ｃｏ）を含むことを確認
した。ここで、上記塊状残渣７１が残存する要因につい
てであるが、上記塊状残渣７１の発生量は、上記シリサ
イド層７の形成前に行われ、且つ半導体基板（シリコン
基板）１上のシリコン表面に形成された自然酸化膜を除
去するためのスパッタエッチ処理におけるスパッタエッ
チ量と正比例の関係がある。従って、上記スパッタエッ
チ処理によりシリコンリッチな部分が、例えば上記ＤＲ
ＡＭ回路領域１１のゲート電極間３６に形成され、その
部分に塊状残渣７１が形成された後、残存すると推測さ
れる。
【００２４】上記残存する塊状残渣７１は、メタルコン
タミネーション（金属汚染）の大きな要因となる。
タミネーション（金属汚染）の大きな要因となる。
【００２５】また、ＤＲＡＭ回路領域１１において上記
ゲート電極間３６のようなナロウスペースに、上記塊状
残渣７１が残存すると、この塊状残渣７１を介して隣の
ビットとのコンタクトプラグ間ショートが発生し、ビッ
ト不良が発生してしまう。
ゲート電極間３６のようなナロウスペースに、上記塊状
残渣７１が残存すると、この塊状残渣７１を介して隣の
ビットとのコンタクトプラグ間ショートが発生し、ビッ
ト不良が発生してしまう。
【００２６】また、上記塊状残渣７１は、図４（ｇ）に
示すように、コンタクト用の開口部４２をドライエッチ
ング処理により形成する際も除去されない。このため、
この塊状残渣７１がマスクとなり開口部４２に柱状残渣
（図示省略）が形成される可能性があった。
示すように、コンタクト用の開口部４２をドライエッチ
ング処理により形成する際も除去されない。このため、
この塊状残渣７１がマスクとなり開口部４２に柱状残渣
（図示省略）が形成される可能性があった。
【００２７】従って、上記塊状残渣７１が残存すること
によって、デバイスの動作不良や、歩留まりの低下が発
生するという問題があった。
によって、デバイスの動作不良や、歩留まりの低下が発
生するという問題があった。
【００２８】本発明は、上記従来の課題を解決するため
になされたもので、金属を含む塊状残渣をＤＲＡＭ回路
領域に残存させることなく、ロジック回路領域において
シリサイド層を形成することを目的とする。
になされたもので、金属を含む塊状残渣をＤＲＡＭ回路
領域に残存させることなく、ロジック回路領域において
シリサイド層を形成することを目的とする。
【００２９】
【課題を解決するための手段】請求項１の発明に係る半
導体装置の製造方法は、半導体基板上にＤＲＡＭ回路領
域とロジック回路領域とを有する半導体装置の製造方法
であって、前記半導体基板上の各領域において、前記半
導体基板上にゲート絶縁膜を形成した後、前記ゲート絶
縁膜上にゲート電極を形成する電極形成工程と、前記ゲ
ート電極の側面を酸化する酸化工程と、前記半導体基板
の全面に第１の絶縁膜を形成する絶縁膜形成工程と、前
記ロジック回路領域において、前記ゲート電極側面以外
に形成された前記第１の絶縁膜を除去することにより、
前記ゲート電極側面に側壁絶縁膜を残す側壁絶縁膜形成
工程と、前記第１の絶縁膜及び前記側壁絶縁膜をマスク
としたイオン注入により、前記ロジック回路領域におけ
る前記半導体基板内に拡散層を形成する拡散層形成工程
と、前記ＤＲＡＭ回路領域に形成された前記第１の絶縁
膜上と、所定のゲート電極の周辺に形成された前記拡散
層の所定領域を除いた前記ロジック回路領域上に、保護
膜を形成する保護膜形成工程と、前記拡散層の前記所定
領域の上部に導電層を形成する導電層形成工程と、を有
し、以上の工程を経た後に、前記ＤＲＡＭ回路領域の前
記第１の絶縁膜上に形成された前記保護膜を除去する保
護膜除去工程を行うことを特徴とするものである。
導体装置の製造方法は、半導体基板上にＤＲＡＭ回路領
域とロジック回路領域とを有する半導体装置の製造方法
であって、前記半導体基板上の各領域において、前記半
導体基板上にゲート絶縁膜を形成した後、前記ゲート絶
縁膜上にゲート電極を形成する電極形成工程と、前記ゲ
ート電極の側面を酸化する酸化工程と、前記半導体基板
の全面に第１の絶縁膜を形成する絶縁膜形成工程と、前
記ロジック回路領域において、前記ゲート電極側面以外
に形成された前記第１の絶縁膜を除去することにより、
前記ゲート電極側面に側壁絶縁膜を残す側壁絶縁膜形成
工程と、前記第１の絶縁膜及び前記側壁絶縁膜をマスク
としたイオン注入により、前記ロジック回路領域におけ
る前記半導体基板内に拡散層を形成する拡散層形成工程
と、前記ＤＲＡＭ回路領域に形成された前記第１の絶縁
膜上と、所定のゲート電極の周辺に形成された前記拡散
層の所定領域を除いた前記ロジック回路領域上に、保護
膜を形成する保護膜形成工程と、前記拡散層の前記所定
領域の上部に導電層を形成する導電層形成工程と、を有
し、以上の工程を経た後に、前記ＤＲＡＭ回路領域の前
記第１の絶縁膜上に形成された前記保護膜を除去する保
護膜除去工程を行うことを特徴とするものである。
【００３０】請求項２の発明に係る半導体装置の製造方
法は、請求項１に記載の製造方法において、前記保護膜
除去工程は、ウェットエッチングにより前記保護膜を除
去することを特徴とするものである。
法は、請求項１に記載の製造方法において、前記保護膜
除去工程は、ウェットエッチングにより前記保護膜を除
去することを特徴とするものである。
【００３１】請求項３の発明に係る半導体装置の製造方
法は、請求項２に記載の製造方法において、前記保護膜
除去工程は、前記保護膜を除去するとともに、その保護
膜上に残存する塊状残渣をリフトオフして除去すること
を特徴とするものである。
法は、請求項２に記載の製造方法において、前記保護膜
除去工程は、前記保護膜を除去するとともに、その保護
膜上に残存する塊状残渣をリフトオフして除去すること
を特徴とするものである。
【００３２】請求項４の発明に係る半導体装置の製造方
法は、請求項３に記載の製造方法において、前記保護膜
除去工程は、前記ＤＲＡＭ回路領域のゲート電極間に残
存する前記塊状残渣を除去することを特徴とするもので
ある。
法は、請求項３に記載の製造方法において、前記保護膜
除去工程は、前記ＤＲＡＭ回路領域のゲート電極間に残
存する前記塊状残渣を除去することを特徴とするもので
ある。
【００３３】請求項５の発明に係る半導体装置の製造方
法は、請求項４に記載の製造方法において、前記導電層
形成工程は、前記拡散層の前記所定領域の上部に、サリ
サイド法によりシリサイド層を形成することを特徴とす
るものである。
法は、請求項４に記載の製造方法において、前記導電層
形成工程は、前記拡散層の前記所定領域の上部に、サリ
サイド法によりシリサイド層を形成することを特徴とす
るものである。
【００３４】請求項６の発明に係る半導体装置の製造方
法は、請求項５に記載の製造方法において、前記導電層
形成工程は、前記サリサイド法によりＣｏＳｉ2、Ｔｉ
Ｓｉ2、ＭｏＳｉ2の何れかを形成することを特徴とする
ものである。
法は、請求項５に記載の製造方法において、前記導電層
形成工程は、前記サリサイド法によりＣｏＳｉ2、Ｔｉ
Ｓｉ2、ＭｏＳｉ2の何れかを形成することを特徴とする
ものである。
【００３５】請求項７の発明に係る半導体装置の製造方
法は、請求項６に記載の製造方法において、前記保護膜
除去工程は、前記ＤＲＡＭ回路領域の前記ゲート電極間
に残存し、Ｃｏ、Ｔｉ、Ｍｏの何れかの金属を含む塊状
残渣を除去することを特徴とするものである。
法は、請求項６に記載の製造方法において、前記保護膜
除去工程は、前記ＤＲＡＭ回路領域の前記ゲート電極間
に残存し、Ｃｏ、Ｔｉ、Ｍｏの何れかの金属を含む塊状
残渣を除去することを特徴とするものである。
【００３６】請求項８の発明に係る半導体装置は、請求
項１から７の何れかに記載の製造方法によって製造され
ることを特徴とするものである。
項１から７の何れかに記載の製造方法によって製造され
ることを特徴とするものである。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一または相当する
部分には同一の符号を付してその説明を簡略化ないし省
略することがある。
施の形態について説明する。図中、同一または相当する
部分には同一の符号を付してその説明を簡略化ないし省
略することがある。
【００３８】図１及び図２は、本発明の実施の形態によ
る半導体装置の製造方法を説明するための断面図であ
る。先ず、図１（ａ）に示すように、活性領域及び分離
領域（図示省略）が設定された半導体基板１上に、ゲー
ト酸化膜２を形成した後、このゲート酸化膜２の上に、
ゲート電極３を形成する。
る半導体装置の製造方法を説明するための断面図であ
る。先ず、図１（ａ）に示すように、活性領域及び分離
領域（図示省略）が設定された半導体基板１上に、ゲー
ト酸化膜２を形成した後、このゲート酸化膜２の上に、
ゲート電極３を形成する。
【００３９】ここで、半導体基板１は、ＤＲＡＭ回路が
形成される領域（以下、ＤＲＡＭ回路領域と称する）１
１と、ロジック回路が形成される領域（以下、ロジック
回路領域と称する）１２とを有している。
形成される領域（以下、ＤＲＡＭ回路領域と称する）１
１と、ロジック回路が形成される領域（以下、ロジック
回路領域と称する）１２とを有している。
【００４０】なお、ロジック回路領域１２は、ＤＲＡＭ
回路の周辺回路が形成される領域（以下、周辺回路領域
と称する）であってもよい。また、上記ロジック回路領
域１２と周辺回路領域とは、類似したデバイス構造を有
する。また、ゲート電極３は、ポリシリコン膜３１と、
タングステンシリサイド膜３２と、ＴＥＯＳ酸化膜３３
とを順次積層することによって形成される。
回路の周辺回路が形成される領域（以下、周辺回路領域
と称する）であってもよい。また、上記ロジック回路領
域１２と周辺回路領域とは、類似したデバイス構造を有
する。また、ゲート電極３は、ポリシリコン膜３１と、
タングステンシリサイド膜３２と、ＴＥＯＳ酸化膜３３
とを順次積層することによって形成される。
【００４１】次に、図１（ｂ）に示すように、ゲート電
極３の側面を数ｎｍ程度酸化（図中の酸化膜３４に対応
する）する。なお、この酸化処理の代わりに、上記ゲー
ト電極３の側面に、膜厚が数ｎｍ程度のシリコン酸化膜
３４をＣＶＤ法により形成してもよい。そして、半導体
基板１の全面に、例えばシリコン窒化膜からなる第１の
絶縁膜４をＬＰＣＶＤ法により形成する。
極３の側面を数ｎｍ程度酸化（図中の酸化膜３４に対応
する）する。なお、この酸化処理の代わりに、上記ゲー
ト電極３の側面に、膜厚が数ｎｍ程度のシリコン酸化膜
３４をＣＶＤ法により形成してもよい。そして、半導体
基板１の全面に、例えばシリコン窒化膜からなる第１の
絶縁膜４をＬＰＣＶＤ法により形成する。
【００４２】さらに、上記形成された第１の絶縁膜４上
にレジストパターン（図示省略）を形成した後、このレ
ジストパターンをマスクとして、上記第１の絶縁膜４を
ドライエッチング処理する。このエッチング処理によっ
て、図１（ｃ）に示すように、ロジック回路領域１２に
おいて、上記ゲート電極３の側面以外に形成された第１
の絶縁膜４が除去される。すなわち、上記ゲート電極３
の側面に第１の絶縁膜４が残される。従って、この工程
によって、ゲート電極３の側面に、第１の絶縁膜４から
なる側壁絶縁膜（サイドウォール）４１が形成される。
にレジストパターン（図示省略）を形成した後、このレ
ジストパターンをマスクとして、上記第１の絶縁膜４を
ドライエッチング処理する。このエッチング処理によっ
て、図１（ｃ）に示すように、ロジック回路領域１２に
おいて、上記ゲート電極３の側面以外に形成された第１
の絶縁膜４が除去される。すなわち、上記ゲート電極３
の側面に第１の絶縁膜４が残される。従って、この工程
によって、ゲート電極３の側面に、第１の絶縁膜４から
なる側壁絶縁膜（サイドウォール）４１が形成される。
【００４３】次に、上記第１の絶縁膜４及び側壁絶縁膜
４１をマスクとして、半導体基板１上にＢ（ホウ素）、
Ｐ（リン）、またはＡｓ（ヒ素）等の不純物をイオン注
入する。これにより、ロジック回路領域１２において、
半導体基板１にｎ+（またはｐ+）型の拡散層５としての
ソース／ドレイン領域が形成される（図１（ｃ）参
照）。
４１をマスクとして、半導体基板１上にＢ（ホウ素）、
Ｐ（リン）、またはＡｓ（ヒ素）等の不純物をイオン注
入する。これにより、ロジック回路領域１２において、
半導体基板１にｎ+（またはｐ+）型の拡散層５としての
ソース／ドレイン領域が形成される（図１（ｃ）参
照）。
【００４４】次いで、以下のようにして、シリサイド層
を形成する。すなわち、半導体基板１のロジック回路領
域１２の所定部分（後述）に、サリサイド法によりシリ
サイド層を形成する。
を形成する。すなわち、半導体基板１のロジック回路領
域１２の所定部分（後述）に、サリサイド法によりシリ
サイド層を形成する。
【００４５】先ず、半導体基板１の全面に、保護膜６
（図１（ｄ）参照）としてのＴＥＯＳ酸化膜をＬＰＣＶ
Ｄ法により形成する。ここで、保護膜６は、シリサイド
層を形成しない領域を保護するために形成されるシリサ
イド・プロテクション膜である。
（図１（ｄ）参照）としてのＴＥＯＳ酸化膜をＬＰＣＶ
Ｄ法により形成する。ここで、保護膜６は、シリサイド
層を形成しない領域を保護するために形成されるシリサ
イド・プロテクション膜である。
【００４６】次に、上記保護膜６上にレジストパターン
（図示省略）を形成し、このレジストパターンをマスク
として、上記保護膜６をドライエッチング処理する。こ
のドライエッチング処理により、図１（ｄ）に示すよう
に、ＤＲＡＭ回路領域１１に形成された第１の絶縁膜４
上と、所定のゲート電極３ａの周辺に形成された拡散層
５の所定領域５１を除いたロジック回路領域１２上と
に、保護膜６が形成される。すなわち、ロジック回路領
域１２の所定領域５１を除いた半導体基板１上に、保護
膜６が形成される。
（図示省略）を形成し、このレジストパターンをマスク
として、上記保護膜６をドライエッチング処理する。こ
のドライエッチング処理により、図１（ｄ）に示すよう
に、ＤＲＡＭ回路領域１１に形成された第１の絶縁膜４
上と、所定のゲート電極３ａの周辺に形成された拡散層
５の所定領域５１を除いたロジック回路領域１２上と
に、保護膜６が形成される。すなわち、ロジック回路領
域１２の所定領域５１を除いた半導体基板１上に、保護
膜６が形成される。
【００４７】次に、図１（ｅ）に示すように、上記所定
領域５１の上部に、例えばＣｏＳｉ 2からなる導電層７
を、公知技術のサリサイド法により形成する。この時、
図１（ｆ）に示すように、上記ＤＲＡＭ回路領域１１に
おいて、ナロウスペースであるゲート電極間３５の保護
膜６上には、例えばＣｏを含む塊状残渣７１が副生成物
として生成し、その後上記塊状残渣７１は除去されずに
残存する。
領域５１の上部に、例えばＣｏＳｉ 2からなる導電層７
を、公知技術のサリサイド法により形成する。この時、
図１（ｆ）に示すように、上記ＤＲＡＭ回路領域１１に
おいて、ナロウスペースであるゲート電極間３５の保護
膜６上には、例えばＣｏを含む塊状残渣７１が副生成物
として生成し、その後上記塊状残渣７１は除去されずに
残存する。
【００４８】そして、上記ＤＲＡＭ回路領域１１の第１
の絶縁膜４上に形成された保護膜６をウェットエッチン
グにより除去すると、図２（ｇ）に示すような構造が得
られる。この時、図２（ｈ）に示すように、上記ＤＲＡ
Ｍ回路領域１１のゲート電極間３５から、塊状残渣７１
が除去される。すなわち、上記ウェットエッチング時
に、上記塊状残渣７１は、上記保護膜６とともにリフト
オフされる。また、上記保護膜６の下に形成された第１
の絶縁膜４は、上記ウェットエッチングのストッパーと
して用いられる。
の絶縁膜４上に形成された保護膜６をウェットエッチン
グにより除去すると、図２（ｇ）に示すような構造が得
られる。この時、図２（ｈ）に示すように、上記ＤＲＡ
Ｍ回路領域１１のゲート電極間３５から、塊状残渣７１
が除去される。すなわち、上記ウェットエッチング時
に、上記塊状残渣７１は、上記保護膜６とともにリフト
オフされる。また、上記保護膜６の下に形成された第１
の絶縁膜４は、上記ウェットエッチングのストッパーと
して用いられる。
【００４９】以上のようにして、ロジック回路領域１２
の拡散層５にシリサイド層７が形成される。
の拡散層５にシリサイド層７が形成される。
【００５０】その後、図２（ｉ）に示すように、ＤＲＡ
Ｍ回路領域１１に形成された上記第１の絶縁膜４にコン
タクト用の開口部４２を、ロジック回路領域１２に形成
された保護膜６にコンタクト用の開口部６１を、それぞ
れ写真製版処理及びドライエッチング処理により形成す
る。そして、上記ゲート電極３等が完全に覆われるよう
に、半導体基板１の全面に、例えばシリコン酸化膜から
なる層間絶縁膜８をＣＶＤ法により形成する。
Ｍ回路領域１１に形成された上記第１の絶縁膜４にコン
タクト用の開口部４２を、ロジック回路領域１２に形成
された保護膜６にコンタクト用の開口部６１を、それぞ
れ写真製版処理及びドライエッチング処理により形成す
る。そして、上記ゲート電極３等が完全に覆われるよう
に、半導体基板１の全面に、例えばシリコン酸化膜から
なる層間絶縁膜８をＣＶＤ法により形成する。
【００５１】次に、上記層間絶縁膜８上にレジストパタ
ーン（図示省略）を形成し、このレジストパターンをマ
スクとして上記層間絶縁膜８をドライエッチング処理す
ると、図２（ｊ）に示すような構造が得られる。すなわ
ち、上記ドライエッチング処理により、上記層間絶縁膜
８の表面８１から上記開口部４２を経て半導体基板１ま
で貫通するコンタクトホール８２と、上記表面８１から
導電層７まで貫通するコンタクトホール８３と、上記表
面８１から上記開口部６１を経て拡散層５まで貫通する
コンタクトホール８４とが、それぞれ形成される。
ーン（図示省略）を形成し、このレジストパターンをマ
スクとして上記層間絶縁膜８をドライエッチング処理す
ると、図２（ｊ）に示すような構造が得られる。すなわ
ち、上記ドライエッチング処理により、上記層間絶縁膜
８の表面８１から上記開口部４２を経て半導体基板１ま
で貫通するコンタクトホール８２と、上記表面８１から
導電層７まで貫通するコンタクトホール８３と、上記表
面８１から上記開口部６１を経て拡散層５まで貫通する
コンタクトホール８４とが、それぞれ形成される。
【００５２】その後、キャパシタや配線等（図示省略）
を順次形成して、ＤＲＡＭ回路とロジック回路を混載し
た半導体装置が製造される。
を順次形成して、ＤＲＡＭ回路とロジック回路を混載し
た半導体装置が製造される。
【００５３】以上のように、本実施の形態による半導体
装置の製造方法は、ＤＲＡＭ回路領域１１とロジック回
路領域１２とを有する半導体基板１上に、ゲート絶縁膜
２と、ゲート電極３とを順次形成し、ゲート電極３の側
面を酸化する。そして、ロジック回路領域１２におい
て、ゲート電極３の側面に第１の絶縁膜４からなる側壁
絶縁膜４１を形成した後、イオン注入により拡散層５を
形成する。さらに、ＤＲＡＭ回路領域１１の第１の絶縁
膜４上、及びロジック回路領域１２においてゲート電極
３周辺の所定領域５１上を除く部分に、保護膜６を形成
した後、ロジック回路領域１２の所定領域５１上に、導
電層７としてのシリサイド層を形成する。その後、ＤＲ
ＡＭ回路領域１１に形成された保護膜６をウェットエッ
チングにより除去する。
装置の製造方法は、ＤＲＡＭ回路領域１１とロジック回
路領域１２とを有する半導体基板１上に、ゲート絶縁膜
２と、ゲート電極３とを順次形成し、ゲート電極３の側
面を酸化する。そして、ロジック回路領域１２におい
て、ゲート電極３の側面に第１の絶縁膜４からなる側壁
絶縁膜４１を形成した後、イオン注入により拡散層５を
形成する。さらに、ＤＲＡＭ回路領域１１の第１の絶縁
膜４上、及びロジック回路領域１２においてゲート電極
３周辺の所定領域５１上を除く部分に、保護膜６を形成
した後、ロジック回路領域１２の所定領域５１上に、導
電層７としてのシリサイド層を形成する。その後、ＤＲ
ＡＭ回路領域１１に形成された保護膜６をウェットエッ
チングにより除去する。
【００５４】本実施の形態による半導体装置の製造方法
によれば、ロジック回路領域１２で導電層７としての例
えばＣｏＳｉ2からなるシリサイド層を形成した後に、
ＤＲＡＭ回路領域１１の保護膜６をウェットエッチング
により除去する。これにより、ＤＲＡＭ回路領域１１の
保護膜６を除去するとともに、この保護膜６上に残存す
る金属Ｃｏを含む塊状残渣７１をリフトオフして確実に
除去することができる。
によれば、ロジック回路領域１２で導電層７としての例
えばＣｏＳｉ2からなるシリサイド層を形成した後に、
ＤＲＡＭ回路領域１１の保護膜６をウェットエッチング
により除去する。これにより、ＤＲＡＭ回路領域１１の
保護膜６を除去するとともに、この保護膜６上に残存す
る金属Ｃｏを含む塊状残渣７１をリフトオフして確実に
除去することができる。
【００５５】従って、ＤＲＡＭ回路領域１１のゲート電
極間３５に塊状残渣７１が残存しないため、ＤＲＡＭ回
路領域１１におけるコンタクトプラグ間のショートを防
止できる。これにより、デバイスの動作不良を低減で
き、歩留まりが向上する。
極間３５に塊状残渣７１が残存しないため、ＤＲＡＭ回
路領域１１におけるコンタクトプラグ間のショートを防
止できる。これにより、デバイスの動作不良を低減で
き、歩留まりが向上する。
【００５６】また、上記製造方法により製造された半導
体装置は、塊状残渣７１によるビット不良等のデバイス
不良がないため、製品の信頼性が向上する。
体装置は、塊状残渣７１によるビット不良等のデバイス
不良がないため、製品の信頼性が向上する。
【００５７】なお、本実施の形態においては、シリサイ
ド層としてＣｏＳｉ2を用いているが、ＴｉＳｉ2やＭｏ
Ｓｉ2を用いてもよい。
ド層としてＣｏＳｉ2を用いているが、ＴｉＳｉ2やＭｏ
Ｓｉ2を用いてもよい。
【００５８】
【発明の効果】請求項１の発明によれば、導電層を形成
した後に、ＤＲＡＭ回路領域の保護膜を除去することに
よって、導電層形成工程においてＤＲＡＭ回路領域の保
護膜上に形成された副生成物を確実に除去することがで
きる。
した後に、ＤＲＡＭ回路領域の保護膜を除去することに
よって、導電層形成工程においてＤＲＡＭ回路領域の保
護膜上に形成された副生成物を確実に除去することがで
きる。
【００５９】請求項２の発明によれば、優れた保護膜の
除去性が得られる。
除去性が得られる。
【００６０】請求項３の発明によれば、保護膜除去工程
において、ＤＲＡＭ回路領域の保護膜上に残存する塊状
残渣を確実に除去することができる。
において、ＤＲＡＭ回路領域の保護膜上に残存する塊状
残渣を確実に除去することができる。
【００６１】請求項４の発明によれば、ＤＲＡＭ回路領
域のゲート電極間に残存する塊状残渣を確実に除去する
ことができる。
域のゲート電極間に残存する塊状残渣を確実に除去する
ことができる。
【００６２】請求項５または６の発明によれば、ロジッ
ク回路領域でシリサイド層を形成した後に、ＤＲＡＭ回
路のゲート電極間に残存する塊状残渣を確実に除去する
ことができる。
ク回路領域でシリサイド層を形成した後に、ＤＲＡＭ回
路のゲート電極間に残存する塊状残渣を確実に除去する
ことができる。
【００６３】請求項７の発明によれば、ＤＲＡＭ回路の
ゲート電極間に残存する金属を含む塊状残渣を確実に除
去できるため、ゲート電極間のショートを防止できる。
ゲート電極間に残存する金属を含む塊状残渣を確実に除
去できるため、ゲート電極間のショートを防止できる。
【００６４】請求項８の発明によれば、半導体装置の信
頼性が向上する。
頼性が向上する。
【図１】 本発明の実施の形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】 本発明の実施の形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】 従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
【図４】 従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
１ 半導体基板、２ ゲート絶縁膜、３ ゲート電極、
３ａ 所定のゲート電極、４ 第１の絶縁膜（シリコン
窒化膜）、５ 拡散層（ソース／ドレイン領域）、６
保護膜（ＴＥＯＳ酸化膜）、７ 導電層（シリサイド
層、ＣｏＳｉ2）、８ 層間絶縁膜（シリコン酸化
膜）、１１ ＤＲＡＭ回路領域、１２ ロジック回路領
域、３１ ポリシリコン膜、３２ タングステンシリサ
イド膜、３３ＴＥＯＳ酸化膜、３４ シリコン酸化膜、
３５ ゲート電極間（ナロウスペース）、４１ 側壁酸
化膜、４２ 開口部、５１ 所定領域、６１ 開口部、
７１塊状残渣、８１ 表面、８２，８３，８４ コンタ
クトホール。
３ａ 所定のゲート電極、４ 第１の絶縁膜（シリコン
窒化膜）、５ 拡散層（ソース／ドレイン領域）、６
保護膜（ＴＥＯＳ酸化膜）、７ 導電層（シリサイド
層、ＣｏＳｉ2）、８ 層間絶縁膜（シリコン酸化
膜）、１１ ＤＲＡＭ回路領域、１２ ロジック回路領
域、３１ ポリシリコン膜、３２ タングステンシリサ
イド膜、３３ＴＥＯＳ酸化膜、３４ シリコン酸化膜、
３５ ゲート電極間（ナロウスペース）、４１ 側壁酸
化膜、４２ 開口部、５１ 所定領域、６１ 開口部、
７１塊状残渣、８１ 表面、８２，８３，８４ コンタ
クトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 BB26 CC01 DD02 DD08 DD09 DD16 DD17 DD78 DD84 EE09 EE17 FF14 GG14 HH00 5F033 HH04 HH28 KK25 KK27 KK29 MM07 NN40 QQ09 QQ19 QQ25 QQ37 QQ41 QQ70 QQ73 RR04 RR06 TT02 TT08 XX21 XX31 5F038 DF05 DF11 EZ15 EZ20 5F048 AA01 AB01 AB03 AC01 BA01 BB05 BB08 BC06 BF06 DA27
Claims (8)
- 【請求項１】 半導体基板上にＤＲＡＭ回路領域とロジ
ック回路領域とを有する半導体装置の製造方法であっ
て、 前記半導体基板上の各領域において、前記半導体基板上
にゲート絶縁膜を形成した後、前記ゲート絶縁膜上にゲ
ート電極を形成する電極形成工程と、 前記ゲート電極の側面を酸化する酸化工程と、 前記半導体基板の全面に第１の絶縁膜を形成する絶縁膜
形成工程と、 前記ロジック回路領域において、前記ゲート電極側面以
外に形成された前記第１の絶縁膜を除去することによ
り、前記ゲート電極側面に側壁絶縁膜を残す側壁絶縁膜
形成工程と、 前記第１の絶縁膜及び前記側壁絶縁膜をマスクとしたイ
オン注入により、前記ロジック回路領域における前記半
導体基板内に拡散層を形成する拡散層形成工程と、 前記ＤＲＡＭ回路領域に形成された前記第１の絶縁膜上
と、所定のゲート電極の周辺に形成された前記拡散層の
所定領域を除いた前記ロジック回路領域上に、保護膜を
形成する保護膜形成工程と、 前記拡散層の前記所定領域の上部に導電層を形成する導
電層形成工程と、 を有し、以上の工程を経た後に、 前記ＤＲＡＭ回路領域の前記第１の絶縁膜上に形成され
た前記保護膜を除去する保護膜除去工程を行うことを特
徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の製造方法において、 前記保護膜除去工程は、ウェットエッチングにより前記
保護膜を除去することを特徴とする半導体装置の製造方
法。 - 【請求項３】 請求項２に記載の製造方法において、 前記保護膜除去工程は、前記保護膜を除去するととも
に、その保護膜上に残存する塊状残渣をリフトオフして
除去することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３に記載の製造方法において、 前記保護膜除去工程は、前記ＤＲＡＭ回路領域のゲート
電極間に残存する前記塊状残渣を除去することを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項４に記載の製造方法において、 前記導電層形成工程は、前記拡散層の前記所定領域の上
部に、サリサイド法によりシリサイド層を形成すること
を特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５に記載の製造方法において、 前記導電層形成工程は、前記サリサイド法によりＣｏＳ
ｉ2、ＴｉＳｉ2、ＭｏＳｉ2の何れかを形成することを
特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６に記載の製造方法において、 前記保護膜除去工程は、前記ＤＲＡＭ回路領域の前記ゲ
ート電極間に残存し、Ｃｏ、Ｔｉ、Ｍｏの何れかの金属
を含む塊状残渣を除去することを特徴とする半導体装置
の製造方法。 - 【請求項８】 請求項１から７の何れかに記載の製造方
法によって製造されることを特徴とする半導体装置。
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