JP2003060080A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
- Publication number
- JP2003060080A JP2003060080A JP2001240458A JP2001240458A JP2003060080A JP 2003060080 A JP2003060080 A JP 2003060080A JP 2001240458 A JP2001240458 A JP 2001240458A JP 2001240458 A JP2001240458 A JP 2001240458A JP 2003060080 A JP2003060080 A JP 2003060080A
- Authority
- JP
- Japan
- Prior art keywords
- gate structure
- region
- semiconductor device
- sidewall
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 53
- 239000000758 substrate Substances 0.000 claims description 55
- 239000010410 layer Substances 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 28
- 150000001875 compounds Chemical class 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 abstract description 29
- 229910017052 cobalt Inorganic materials 0.000 abstract description 24
- 239000010941 cobalt Substances 0.000 abstract description 24
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 abstract description 24
- 239000012535 impurity Substances 0.000 abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 20
- 229920005591 polysilicon Polymers 0.000 abstract description 20
- 229910021332 silicide Inorganic materials 0.000 abstract description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 17
- 238000009792 diffusion process Methods 0.000 abstract description 16
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 abstract 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 31
- 229910052814 silicon oxide Inorganic materials 0.000 description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- 238000001312 dry etching Methods 0.000 description 13
- 238000002955 isolation Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000005530 etching Methods 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 1
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 101710204573 Protein phosphatase PP2A regulatory subunit B Proteins 0.000 description 1
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
- H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 DRAM・ロジック混載型の半導体装置に関
して、ロジックデバイスのゲート電極を低抵抗化し得る
半導体装置の製造方法を得る。 【解決手段】 ドープトポリシリコン膜4a,4b及び
TEOS酸化膜5a,5bが積層されたゲート構造6
a,6bを、DRAM形成領域及びロジック形成領域に
形成した後、不純物拡散領域7a1,7a2,7bを各
領域に形成する。次に、各ゲート構造6a,6bの側面
にサイドウォール8a,8bを形成する。次に、ロジッ
ク形成領域にソース・ドレイン領域9を形成した後、ロ
ジック形成領域のTEOS酸化膜5bを除去する。次
に、シリサイド化を行うことにより、DRAM形成領域
の不純物拡散領域7a1,7a2上、ロジック形成領域
のソース・ドレイン領域9上、及びロジック形成領域の
ドープトポリシリコン膜4b上に、コバルトシリサイド
層50a1,50a2,50b1,50b2を形成す
る。
して、ロジックデバイスのゲート電極を低抵抗化し得る
半導体装置の製造方法を得る。 【解決手段】 ドープトポリシリコン膜4a,4b及び
TEOS酸化膜5a,5bが積層されたゲート構造6
a,6bを、DRAM形成領域及びロジック形成領域に
形成した後、不純物拡散領域7a1,7a2,7bを各
領域に形成する。次に、各ゲート構造6a,6bの側面
にサイドウォール8a,8bを形成する。次に、ロジッ
ク形成領域にソース・ドレイン領域9を形成した後、ロ
ジック形成領域のTEOS酸化膜5bを除去する。次
に、シリサイド化を行うことにより、DRAM形成領域
の不純物拡散領域7a1,7a2上、ロジック形成領域
のソース・ドレイン領域9上、及びロジック形成領域の
ドープトポリシリコン膜4b上に、コバルトシリサイド
層50a1,50a2,50b1,50b2を形成す
る。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置の製
造方法及び半導体装置の構造に関し、特に、同一の半導
体基板上にDRAMデバイスとロジックデバイスとが形
成された、DRAM・ロジック混載型の半導体装置の製
造方法及び半導体装置の構造に関するものである。
造方法及び半導体装置の構造に関し、特に、同一の半導
体基板上にDRAMデバイスとロジックデバイスとが形
成された、DRAM・ロジック混載型の半導体装置の製
造方法及び半導体装置の構造に関するものである。
【0002】
【従来の技術】図12〜21は、DRAM・ロジック混
載型の半導体装置の、従来の製造方法を工程順に示す断
面図である。図12を参照して、まず、周知のLOCO
S分離技術やトレンチ分離技術によって、シリコン基板
101の上面内に素子分離絶縁膜102を形成する。次
に、DRAMデバイスが形成される予定の領域(「DR
AM形成領域」と称する)におけるシリコン基板101
の上面上に、ゲート構造106aを形成する。ゲート構
造106aは、ゲート絶縁膜として機能するシリコン酸
化膜103aと、ゲート電極として機能するドープトポ
リシリコン膜104aと、TEOS(Tetra Etyle Orth
o Silicate)酸化膜105aとがこの順に積層された構
造を成している。また、ロジックデバイスが形成される
予定の領域(「ロジック形成領域」と称する)における
シリコン基板101の上面上に、ゲート構造106bを
形成する。ゲート構造106bは、ゲート絶縁膜として
機能するシリコン酸化膜103bと、ゲート電極として
機能するドープトポリシリコン膜104bと、TEOS
酸化膜105bとがこの順に積層された構造を成してい
る。但し、ドープトポリシリコン膜104a,104b
の代わりに、不純物が導入されていないポリシリコン膜
を形成してもよい。
載型の半導体装置の、従来の製造方法を工程順に示す断
面図である。図12を参照して、まず、周知のLOCO
S分離技術やトレンチ分離技術によって、シリコン基板
101の上面内に素子分離絶縁膜102を形成する。次
に、DRAMデバイスが形成される予定の領域(「DR
AM形成領域」と称する)におけるシリコン基板101
の上面上に、ゲート構造106aを形成する。ゲート構
造106aは、ゲート絶縁膜として機能するシリコン酸
化膜103aと、ゲート電極として機能するドープトポ
リシリコン膜104aと、TEOS(Tetra Etyle Orth
o Silicate)酸化膜105aとがこの順に積層された構
造を成している。また、ロジックデバイスが形成される
予定の領域(「ロジック形成領域」と称する)における
シリコン基板101の上面上に、ゲート構造106bを
形成する。ゲート構造106bは、ゲート絶縁膜として
機能するシリコン酸化膜103bと、ゲート電極として
機能するドープトポリシリコン膜104bと、TEOS
酸化膜105bとがこの順に積層された構造を成してい
る。但し、ドープトポリシリコン膜104a,104b
の代わりに、不純物が導入されていないポリシリコン膜
を形成してもよい。
【0003】図13を参照して、次に、ゲート構造10
6a,106b及び素子分離絶縁膜102を注入マスク
に用いて、リンやヒ素等の不純物を、比較的低濃度でシ
リコン基板101の上面内にイオン注入する。これによ
り、DRAM形成領域におけるシリコン基板101の上
面内に、n-形の不純物拡散領域107a(図13にお
ける符号107a1,107a2)が形成されるととも
に、ロジック形成領域におけるシリコン基板101の上
面内に、n-形の不純物拡散領域107bが形成され
る。図13には、互いに隣接する2つのゲート構造10
6aが示されており、ゲート構造106aと素子分離絶
縁膜102との間には不純物拡散領域107a1が形成
されており、ゲート構造106a同士の間には不純物拡
散領域107a2が形成されている。
6a,106b及び素子分離絶縁膜102を注入マスク
に用いて、リンやヒ素等の不純物を、比較的低濃度でシ
リコン基板101の上面内にイオン注入する。これによ
り、DRAM形成領域におけるシリコン基板101の上
面内に、n-形の不純物拡散領域107a(図13にお
ける符号107a1,107a2)が形成されるととも
に、ロジック形成領域におけるシリコン基板101の上
面内に、n-形の不純物拡散領域107bが形成され
る。図13には、互いに隣接する2つのゲート構造10
6aが示されており、ゲート構造106aと素子分離絶
縁膜102との間には不純物拡散領域107a1が形成
されており、ゲート構造106a同士の間には不純物拡
散領域107a2が形成されている。
【0004】図14を参照して、次に、CVD法によっ
てシリコン窒化膜を全面に形成した後、シリコン基板1
01の深さ方向にエッチングレートの高い異方性ドライ
エッチング法によって、該シリコン窒化膜をエッチング
する。これにより、ゲート構造106aの側面にサイド
ウォール108aが形成されるとともに、ゲート構造1
06bの側面にサイドウォール108bが形成される。
てシリコン窒化膜を全面に形成した後、シリコン基板1
01の深さ方向にエッチングレートの高い異方性ドライ
エッチング法によって、該シリコン窒化膜をエッチング
する。これにより、ゲート構造106aの側面にサイド
ウォール108aが形成されるとともに、ゲート構造1
06bの側面にサイドウォール108bが形成される。
【0005】図15を参照して、次に、写真製版法によ
って、DRAM形成領域におけるシリコン基板101の
上面上に、ゲート構造106a及びサイドウォール10
8aを覆ってフォトレジスト110を形成する。次に、
ゲート構造106b、素子分離絶縁膜102、及びフォ
トレジスト110を注入マスクに用いて、リンやヒ素等
の不純物を、比較的高濃度でシリコン基板101の上面
内にイオン注入する。これにより、ロジック形成領域に
おけるシリコン基板101の上面内に、n+形のソース
・ドレイン領域109が形成される。なお、DRAM形
成領域にはn+形のソース・ドレイン領域を形成しない
のは、高濃度の不純物が製造プロセス中に過剰に熱拡散
して、DRAMのチャネルリークを誘発することを防止
するためである。
って、DRAM形成領域におけるシリコン基板101の
上面上に、ゲート構造106a及びサイドウォール10
8aを覆ってフォトレジスト110を形成する。次に、
ゲート構造106b、素子分離絶縁膜102、及びフォ
トレジスト110を注入マスクに用いて、リンやヒ素等
の不純物を、比較的高濃度でシリコン基板101の上面
内にイオン注入する。これにより、ロジック形成領域に
おけるシリコン基板101の上面内に、n+形のソース
・ドレイン領域109が形成される。なお、DRAM形
成領域にはn+形のソース・ドレイン領域を形成しない
のは、高濃度の不純物が製造プロセス中に過剰に熱拡散
して、DRAMのチャネルリークを誘発することを防止
するためである。
【0006】図16を参照して、次に、スパッタリング
法等によってコバルト膜を全面に形成した後、熱処理を
行うことにより、互いに接触している部分のコバルトと
シリコンとを反応させる。これにより、ソース・ドレイ
ン領域109の上面がシリサイド化されて、コバルトシ
リサイド(CoSi2)層111が形成される。その
後、未反応のコバルト膜を除去する。
法等によってコバルト膜を全面に形成した後、熱処理を
行うことにより、互いに接触している部分のコバルトと
シリコンとを反応させる。これにより、ソース・ドレイ
ン領域109の上面がシリサイド化されて、コバルトシ
リサイド(CoSi2)層111が形成される。その
後、未反応のコバルト膜を除去する。
【0007】図17を参照して、次に、フォトレジスト
110を除去した後、層間絶縁膜として機能するシリコ
ン酸化膜112を、CVD法によって全面に形成する。
次に、所定の開口パターンを有するフォトレジスト(図
示しない)を、写真製版法によってシリコン酸化膜11
2の上面上に形成する。次に、該フォトレジストをエッ
チングマスクに用いて、シリコン基板101の深さ方向
にエッチングレートの高い異方性ドライエッチング法に
よって、シリコン酸化膜112を除去する。これによ
り、DRAM形成領域において、シリコン酸化膜112
の上面からシリコン基板101の上面に到達するコンタ
クトホール113a(図17における符号113a1,
113a2)が形成されるとともに、ロジック形成領域
において、シリコン酸化膜112の上面からコバルトシ
リサイド層111の上面に到達するコンタクトホール1
13bが形成される。コンタクトホール113a,11
3bの直径は、いずれも0.2μm以下である。
110を除去した後、層間絶縁膜として機能するシリコ
ン酸化膜112を、CVD法によって全面に形成する。
次に、所定の開口パターンを有するフォトレジスト(図
示しない)を、写真製版法によってシリコン酸化膜11
2の上面上に形成する。次に、該フォトレジストをエッ
チングマスクに用いて、シリコン基板101の深さ方向
にエッチングレートの高い異方性ドライエッチング法に
よって、シリコン酸化膜112を除去する。これによ
り、DRAM形成領域において、シリコン酸化膜112
の上面からシリコン基板101の上面に到達するコンタ
クトホール113a(図17における符号113a1,
113a2)が形成されるとともに、ロジック形成領域
において、シリコン酸化膜112の上面からコバルトシ
リサイド層111の上面に到達するコンタクトホール1
13bが形成される。コンタクトホール113a,11
3bの直径は、いずれも0.2μm以下である。
【0008】具体的にDRAM形成領域においては、不
純物拡散領域107a1が形成されている部分のシリコ
ン基板101の上面に到達するコンタクトホール113
a1と、不純物拡散領域107a2が形成されている部
分のシリコン基板101の上面に到達するコンタクトホ
ール113a2とが形成される。コンタクトホール11
3a1,113a2は、サイドウォール108a及びT
EOS酸化膜105aを用いて、自己整合的に形成され
る。
純物拡散領域107a1が形成されている部分のシリコ
ン基板101の上面に到達するコンタクトホール113
a1と、不純物拡散領域107a2が形成されている部
分のシリコン基板101の上面に到達するコンタクトホ
ール113a2とが形成される。コンタクトホール11
3a1,113a2は、サイドウォール108a及びT
EOS酸化膜105aを用いて、自己整合的に形成され
る。
【0009】次に、スパッタリング法によって、チタン
ナイトライド膜を40〜50nm程度の膜厚で全面に形
成する。次に、シリコン酸化膜112の上面上に形成さ
れている部分のチタンナイトライド膜を、エッチバック
によって除去する。これにより、コンタクトホール11
3a1,113a2,113bの内部が、それぞれチタ
ンナイトライド膜114a1,114a2,114bに
よって充填されて、プラグが形成される。
ナイトライド膜を40〜50nm程度の膜厚で全面に形
成する。次に、シリコン酸化膜112の上面上に形成さ
れている部分のチタンナイトライド膜を、エッチバック
によって除去する。これにより、コンタクトホール11
3a1,113a2,113bの内部が、それぞれチタ
ンナイトライド膜114a1,114a2,114bに
よって充填されて、プラグが形成される。
【0010】なお、コンタクトホール113a,113
bの直径が比較的大きい場合は、バリアメタルとして機
能するチタンナイトライド膜を形成した後、CVD法に
よってタングステン膜を形成することにより、比較的低
抵抗のプラグを形成することができる。しかしながらこ
の例の場合は、コンタクトホール113a,113bの
直径がいずれも0.2μm以下であるため、チタンナイ
トライド膜を形成した後にタングステン膜を形成するこ
とができず、チタンナイトライド膜のみから成る比較的
高抵抗のプラグが形成されている。
bの直径が比較的大きい場合は、バリアメタルとして機
能するチタンナイトライド膜を形成した後、CVD法に
よってタングステン膜を形成することにより、比較的低
抵抗のプラグを形成することができる。しかしながらこ
の例の場合は、コンタクトホール113a,113bの
直径がいずれも0.2μm以下であるため、チタンナイ
トライド膜を形成した後にタングステン膜を形成するこ
とができず、チタンナイトライド膜のみから成る比較的
高抵抗のプラグが形成されている。
【0011】図18を参照して、次に、CVD法によっ
て、シリコン窒化膜115及びシリコン酸化膜116を
この順に全面に形成する。次に、写真製版法及び異方性
ドライエッチング法によって、シリコン窒化膜115及
びシリコン酸化膜116を部分的に除去することによ
り、凹部117を形成する。凹部117の形成によっ
て、チタンナイトライド膜114a1の上面が露出す
る。
て、シリコン窒化膜115及びシリコン酸化膜116を
この順に全面に形成する。次に、写真製版法及び異方性
ドライエッチング法によって、シリコン窒化膜115及
びシリコン酸化膜116を部分的に除去することによ
り、凹部117を形成する。凹部117の形成によっ
て、チタンナイトライド膜114a1の上面が露出す
る。
【0012】図19を参照して、次に、凹部117内に
DRAMのキャパシタ121を形成する。具体的には以
下の通りである。まず、凹部117の側面及び底面上
に、キャパシタ121の下部電極118を形成する。下
部電極118は、まず、スパッタリング法によってTi
膜を全面に形成し、次に、CVD法によってRu膜を全
面に形成し、次に、写真製版法及び異方性ドライエッチ
ング法によって、シリコン酸化膜116上に形成されて
いる部分のTi膜及びRu膜を除去することにより形成
される。
DRAMのキャパシタ121を形成する。具体的には以
下の通りである。まず、凹部117の側面及び底面上
に、キャパシタ121の下部電極118を形成する。下
部電極118は、まず、スパッタリング法によってTi
膜を全面に形成し、次に、CVD法によってRu膜を全
面に形成し、次に、写真製版法及び異方性ドライエッチ
ング法によって、シリコン酸化膜116上に形成されて
いる部分のTi膜及びRu膜を除去することにより形成
される。
【0013】下部電極118を形成した後、キャパシタ
121の誘電体膜119及び上部電極120を形成す
る。具体的には、CVD法によってTa膜を全面に形成
した後、RTAによってTa膜を酸化させることによ
り、Ta2O5膜を形成する。次に、CVD法によってR
u膜を全面に形成する。次に、写真製版法及び異方性ド
ライエッチング法によってTa2O5膜及びRu膜をパタ
ーニングすることにより、誘電体膜119及び上部電極
120を形成する。
121の誘電体膜119及び上部電極120を形成す
る。具体的には、CVD法によってTa膜を全面に形成
した後、RTAによってTa膜を酸化させることによ
り、Ta2O5膜を形成する。次に、CVD法によってR
u膜を全面に形成する。次に、写真製版法及び異方性ド
ライエッチング法によってTa2O5膜及びRu膜をパタ
ーニングすることにより、誘電体膜119及び上部電極
120を形成する。
【0014】図20を参照して、次に、CVD法によっ
て、シリコン酸化膜122を全面に形成する。次に、写
真製版法及び異方性ドライエッチング法によって、シリ
コン酸化膜122,116及びシリコン窒化膜115を
部分的に除去することにより、コンタクトホール123
a,123bを形成する。コンタクトホール123aの
形成によってチタンナイトライド膜114a2の上面が
露出し、また、コンタクトホール123bの形成によっ
てチタンナイトライド膜114bの上面が露出する。
て、シリコン酸化膜122を全面に形成する。次に、写
真製版法及び異方性ドライエッチング法によって、シリ
コン酸化膜122,116及びシリコン窒化膜115を
部分的に除去することにより、コンタクトホール123
a,123bを形成する。コンタクトホール123aの
形成によってチタンナイトライド膜114a2の上面が
露出し、また、コンタクトホール123bの形成によっ
てチタンナイトライド膜114bの上面が露出する。
【0015】図21を参照して、次に、コンタクトホー
ル123a,123b内を、それぞれタングステンプラ
グ124a,124bによって埋め込む。次に、タング
ステンプラグ124aに接触するアルミニウム配線12
5aと、タングステンプラグ124bに接触するアルミ
ニウム配線125bとを、シリコン酸化膜122上に形
成する。
ル123a,123b内を、それぞれタングステンプラ
グ124a,124bによって埋め込む。次に、タング
ステンプラグ124aに接触するアルミニウム配線12
5aと、タングステンプラグ124bに接触するアルミ
ニウム配線125bとを、シリコン酸化膜122上に形
成する。
【0016】
【発明が解決しようとする課題】しかしながら、以上の
ような半導体装置の従来の製造方法によると、コンタク
トホール113a1,113a2のセルフアライン開口
を実現するために、ドープトポリシリコン膜104a,
104b上には、TEOS酸化膜105a,105bが
形成されている。従って、図16に示した工程でコバル
トシリサイド層111を形成するにあたり、ドープトポ
リシリコン膜104bの上面がTEOS酸化膜105b
によって覆われているため、ドープトポリシリコン膜1
04b上にはコバルトシリサイド層を形成することがで
きず、ロジックデバイスのゲート電極が比較的高抵抗で
あるという問題があった。
ような半導体装置の従来の製造方法によると、コンタク
トホール113a1,113a2のセルフアライン開口
を実現するために、ドープトポリシリコン膜104a,
104b上には、TEOS酸化膜105a,105bが
形成されている。従って、図16に示した工程でコバル
トシリサイド層111を形成するにあたり、ドープトポ
リシリコン膜104bの上面がTEOS酸化膜105b
によって覆われているため、ドープトポリシリコン膜1
04b上にはコバルトシリサイド層を形成することがで
きず、ロジックデバイスのゲート電極が比較的高抵抗で
あるという問題があった。
【0017】本発明はかかる問題を解決するために成さ
れたものであり、DRAM・ロジック混載型の半導体装
置に関して、ロジックデバイスのゲート電極を低抵抗化
し得る半導体装置の製造方法及び半導体装置の構造を得
ることを目的とするものである。
れたものであり、DRAM・ロジック混載型の半導体装
置に関して、ロジックデバイスのゲート電極を低抵抗化
し得る半導体装置の製造方法及び半導体装置の構造を得
ることを目的とするものである。
【0018】
【課題を解決するための手段】この発明のうち請求項1
に記載の半導体装置の製造方法は、(a)メモリデバイ
スが形成される第1領域と、ロジックデバイスが形成さ
れる第2領域とを有する半導体基板を準備する工程と、
(b)第1のゲート絶縁膜、第1のゲート電極、及び第
1の絶縁膜がこの順に積層された第1のゲート構造を、
第1領域における半導体基板の主面上に形成するととも
に、第2のゲート絶縁膜、第2のゲート電極、及び第2
の絶縁膜がこの順に積層された第2のゲート構造を、第
2領域における半導体基板の主面上に形成する工程と、
(c)第1のゲート構造の側面に、第1のサイドウォー
ルを形成する工程と、(d)第2の絶縁膜を除去するこ
とにより、第2のゲート電極の主面を露出する工程と、
(e)第2のゲート電極の主面上に、第1の金属−半導
体化合物層を形成する工程と(f)第1のゲート構造及
び第1のサイドウォールを覆って、層間絶縁膜を形成す
る工程と、(g)第1領域における半導体基板の主面に
到達するコンタクトホールを、第1の絶縁膜及び第1の
サイドウォールを用いて自己整合的に、層間絶縁膜内に
形成する工程と、(h)導電性のプラグよって、コンタ
クトホール内を充填する工程と、(i)プラグに接触す
るキャパシタを形成する工程とを備えるものである。
に記載の半導体装置の製造方法は、(a)メモリデバイ
スが形成される第1領域と、ロジックデバイスが形成さ
れる第2領域とを有する半導体基板を準備する工程と、
(b)第1のゲート絶縁膜、第1のゲート電極、及び第
1の絶縁膜がこの順に積層された第1のゲート構造を、
第1領域における半導体基板の主面上に形成するととも
に、第2のゲート絶縁膜、第2のゲート電極、及び第2
の絶縁膜がこの順に積層された第2のゲート構造を、第
2領域における半導体基板の主面上に形成する工程と、
(c)第1のゲート構造の側面に、第1のサイドウォー
ルを形成する工程と、(d)第2の絶縁膜を除去するこ
とにより、第2のゲート電極の主面を露出する工程と、
(e)第2のゲート電極の主面上に、第1の金属−半導
体化合物層を形成する工程と(f)第1のゲート構造及
び第1のサイドウォールを覆って、層間絶縁膜を形成す
る工程と、(g)第1領域における半導体基板の主面に
到達するコンタクトホールを、第1の絶縁膜及び第1の
サイドウォールを用いて自己整合的に、層間絶縁膜内に
形成する工程と、(h)導電性のプラグよって、コンタ
クトホール内を充填する工程と、(i)プラグに接触す
るキャパシタを形成する工程とを備えるものである。
【0019】また、この発明のうち請求項2に記載の半
導体装置の製造方法は、請求項1に記載の半導体装置の
製造方法であって、(j)工程(c)とともに実行さ
れ、第2のゲート構造の側面に、第2のサイドウォール
を形成する工程と、(k)第2領域において、第2のサ
イドウォール及び第2のゲート構造から露出している部
分の半導体基板の主面上に、第2の金属−半導体化合物
層を形成する工程とをさらに備えることを特徴とするも
のである。
導体装置の製造方法は、請求項1に記載の半導体装置の
製造方法であって、(j)工程(c)とともに実行さ
れ、第2のゲート構造の側面に、第2のサイドウォール
を形成する工程と、(k)第2領域において、第2のサ
イドウォール及び第2のゲート構造から露出している部
分の半導体基板の主面上に、第2の金属−半導体化合物
層を形成する工程とをさらに備えることを特徴とするも
のである。
【0020】また、この発明のうち請求項3に記載の半
導体装置の製造方法は、請求項2に記載の半導体装置の
製造方法であって、工程(e)と工程(k)とは、同一
の工程によって実行されることを特徴とするものであ
る。
導体装置の製造方法は、請求項2に記載の半導体装置の
製造方法であって、工程(e)と工程(k)とは、同一
の工程によって実行されることを特徴とするものであ
る。
【0021】また、この発明のうち請求項4に記載の半
導体装置の製造方法は、請求項2又は3に記載の半導体
装置の製造方法であって、(l)工程(f)よりも前に
実行され、第1領域において、第1のサイドウォール及
び第1のゲート構造から露出している部分の半導体基板
の主面上に、第3の金属−半導体化合物層を形成する工
程をさらに備えることを特徴とするものである。
導体装置の製造方法は、請求項2又は3に記載の半導体
装置の製造方法であって、(l)工程(f)よりも前に
実行され、第1領域において、第1のサイドウォール及
び第1のゲート構造から露出している部分の半導体基板
の主面上に、第3の金属−半導体化合物層を形成する工
程をさらに備えることを特徴とするものである。
【0022】また、この発明のうち請求項5に記載の半
導体装置の製造方法は、請求項4に記載の半導体装置の
製造方法であって、工程(l)、工程(e)、及び工程
(k)は、同一の工程によって実行されることを特徴と
するものである。
導体装置の製造方法は、請求項4に記載の半導体装置の
製造方法であって、工程(l)、工程(e)、及び工程
(k)は、同一の工程によって実行されることを特徴と
するものである。
【0023】また、この発明のうち請求項6に記載の半
導体装置の製造方法は、請求項1に記載の半導体装置の
製造方法であって、(j)工程(f)よりも前に実行さ
れ、第1領域において、第1のサイドウォール及び第1
のゲート構造から露出している部分の半導体基板の主面
上に、第2の金属−半導体化合物層を形成する工程をさ
らに備えることを特徴とするものである。
導体装置の製造方法は、請求項1に記載の半導体装置の
製造方法であって、(j)工程(f)よりも前に実行さ
れ、第1領域において、第1のサイドウォール及び第1
のゲート構造から露出している部分の半導体基板の主面
上に、第2の金属−半導体化合物層を形成する工程をさ
らに備えることを特徴とするものである。
【0024】また、この発明のうち請求項7に記載の半
導体装置の製造方法は、請求項6に記載の半導体装置の
製造方法であって、工程(e)と工程(j)とは、同一
の工程によって実行されることを特徴とするものであ
る。
導体装置の製造方法は、請求項6に記載の半導体装置の
製造方法であって、工程(e)と工程(j)とは、同一
の工程によって実行されることを特徴とするものであ
る。
【0025】また、この発明のうち請求項8に記載の半
導体装置は、半導体基板と、半導体基板の第1領域にお
ける主面上に形成され、第1のゲート絶縁膜、第1のゲ
ート電極、及び第1の絶縁膜がこの順に積層された第1
のゲート構造と、半導体基板の第2領域における主面上
に形成され、第2のゲート絶縁膜及び第2のゲート電極
がこの順に積層された第2のゲート構造と、第1のゲー
ト構造の側面に形成された第1のサイドウォールと、第
2のゲート構造の側面に形成され、第2のゲート構造よ
りも高く延びる第2のサイドウォールと、第1のゲート
構造及び第1のサイドウォールを覆って形成された層間
絶縁膜と、層間絶縁膜内に形成され、第1のサイドウォ
ールに接触し、第1領域における半導体基板の主面に到
達するコンタクトホールと、コンタクトホール内を充填
して形成された導電性のプラグと、プラグに接触して形
成されたキャパシタと、第2のゲート電極上に形成され
た第1の金属−半導体化合物層とを備えるものである。
導体装置は、半導体基板と、半導体基板の第1領域にお
ける主面上に形成され、第1のゲート絶縁膜、第1のゲ
ート電極、及び第1の絶縁膜がこの順に積層された第1
のゲート構造と、半導体基板の第2領域における主面上
に形成され、第2のゲート絶縁膜及び第2のゲート電極
がこの順に積層された第2のゲート構造と、第1のゲー
ト構造の側面に形成された第1のサイドウォールと、第
2のゲート構造の側面に形成され、第2のゲート構造よ
りも高く延びる第2のサイドウォールと、第1のゲート
構造及び第1のサイドウォールを覆って形成された層間
絶縁膜と、層間絶縁膜内に形成され、第1のサイドウォ
ールに接触し、第1領域における半導体基板の主面に到
達するコンタクトホールと、コンタクトホール内を充填
して形成された導電性のプラグと、プラグに接触して形
成されたキャパシタと、第2のゲート電極上に形成され
た第1の金属−半導体化合物層とを備えるものである。
【0026】また、この発明のうち請求項9に記載の半
導体装置は、請求項8に記載の半導体装置であって、第
2領域において、第2のサイドウォール及び第2のゲー
ト構造から露出している部分の半導体基板の主面上に形
成された第2の金属−半導体化合物層をさらに備えるこ
とを特徴とするものである。
導体装置は、請求項8に記載の半導体装置であって、第
2領域において、第2のサイドウォール及び第2のゲー
ト構造から露出している部分の半導体基板の主面上に形
成された第2の金属−半導体化合物層をさらに備えるこ
とを特徴とするものである。
【0027】また、この発明のうち請求項10に記載の
半導体装置は、請求項9に記載の半導体装置であって、
第1領域において、第1のサイドウォール及び第1のゲ
ート構造から露出している部分の半導体基板の主面上に
形成された第3の金属−半導体化合物層をさらに備える
ことを特徴とするものである。
半導体装置は、請求項9に記載の半導体装置であって、
第1領域において、第1のサイドウォール及び第1のゲ
ート構造から露出している部分の半導体基板の主面上に
形成された第3の金属−半導体化合物層をさらに備える
ことを特徴とするものである。
【0028】また、この発明のうち請求項11に記載の
半導体装置は、請求項8に記載の半導体装置であって、
第1領域において、第1のサイドウォール及び第1のゲ
ート構造から露出している部分の半導体基板の主面上に
形成された第2の金属−半導体化合物層をさらに備える
ことを特徴とするものである。
半導体装置は、請求項8に記載の半導体装置であって、
第1領域において、第1のサイドウォール及び第1のゲ
ート構造から露出している部分の半導体基板の主面上に
形成された第2の金属−半導体化合物層をさらに備える
ことを特徴とするものである。
【0029】
【発明の実施の形態】図1〜11は、本発明の実施の形
態に係る半導体装置の製造方法を工程順に示す断面図で
ある。図1を参照して、まず、周知のLOCOS分離技
術やトレンチ分離技術によって、シリコン基板1の上面
内に素子分離絶縁膜2を形成する。次に、熱酸化法やC
VD法によって、シリコン酸化膜、ドープトポリシリコ
ン膜、及びTEOS酸化膜をこの順に全面に形成する。
次に、写真製版法及び異方性ドライエッチング法によっ
てこれらの膜をパターニングすることにより、DRAM
形成領域におけるシリコン基板1の上面上にゲート構造
6aを形成するとともに、ロジック形成領域におけるシ
リコン基板1の上面上にゲート構造6bを形成する。ゲ
ート構造6aは、ゲート絶縁膜として機能するシリコン
酸化膜3aと、ゲート電極として機能するドープトポリ
シリコン膜4aと、TEOS酸化膜5aとがこの順に積
層された構造を成している。また、ゲート構造6bは、
ゲート絶縁膜として機能するシリコン酸化膜3bと、ゲ
ート電極として機能するドープトポリシリコン膜4b
と、TEOS酸化膜5bとがこの順に積層された構造を
成している。但し、ドープトポリシリコン膜4a,4b
の代わりに、不純物が導入されていないポリシリコン膜
を形成してもよい。
態に係る半導体装置の製造方法を工程順に示す断面図で
ある。図1を参照して、まず、周知のLOCOS分離技
術やトレンチ分離技術によって、シリコン基板1の上面
内に素子分離絶縁膜2を形成する。次に、熱酸化法やC
VD法によって、シリコン酸化膜、ドープトポリシリコ
ン膜、及びTEOS酸化膜をこの順に全面に形成する。
次に、写真製版法及び異方性ドライエッチング法によっ
てこれらの膜をパターニングすることにより、DRAM
形成領域におけるシリコン基板1の上面上にゲート構造
6aを形成するとともに、ロジック形成領域におけるシ
リコン基板1の上面上にゲート構造6bを形成する。ゲ
ート構造6aは、ゲート絶縁膜として機能するシリコン
酸化膜3aと、ゲート電極として機能するドープトポリ
シリコン膜4aと、TEOS酸化膜5aとがこの順に積
層された構造を成している。また、ゲート構造6bは、
ゲート絶縁膜として機能するシリコン酸化膜3bと、ゲ
ート電極として機能するドープトポリシリコン膜4b
と、TEOS酸化膜5bとがこの順に積層された構造を
成している。但し、ドープトポリシリコン膜4a,4b
の代わりに、不純物が導入されていないポリシリコン膜
を形成してもよい。
【0030】図2を参照して、次に、ゲート構造6a,
6b及び素子分離絶縁膜2を注入マスクに用いて、リン
やヒ素等の不純物を、比較的低濃度でシリコン基板1の
上面内にイオン注入する。これにより、DRAM形成領
域におけるシリコン基板1の上面内に、n-形の不純物
拡散領域7a(図2における符号7a1,7a2)が形
成されるとともに、ロジック形成領域におけるシリコン
基板1の上面内に、n -形の不純物拡散領域7bが形成
される。図2には、互いに隣接する2つのゲート構造6
aが示されており、ゲート構造6aと素子分離絶縁膜2
との間には不純物拡散領域7a1が形成されており、ゲ
ート構造6a同士の間には不純物拡散領域7a2が形成
されている。
6b及び素子分離絶縁膜2を注入マスクに用いて、リン
やヒ素等の不純物を、比較的低濃度でシリコン基板1の
上面内にイオン注入する。これにより、DRAM形成領
域におけるシリコン基板1の上面内に、n-形の不純物
拡散領域7a(図2における符号7a1,7a2)が形
成されるとともに、ロジック形成領域におけるシリコン
基板1の上面内に、n -形の不純物拡散領域7bが形成
される。図2には、互いに隣接する2つのゲート構造6
aが示されており、ゲート構造6aと素子分離絶縁膜2
との間には不純物拡散領域7a1が形成されており、ゲ
ート構造6a同士の間には不純物拡散領域7a2が形成
されている。
【0031】図3を参照して、次に、CVD法によって
シリコン窒化膜を全面に形成した後、シリコン基板1の
深さ方向にエッチングレートの高い異方性ドライエッチ
ング法によって、該シリコン窒化膜をエッチングする。
これにより、ゲート構造6aの側面にサイドウォール8
aが形成されるとともに、ゲート構造6bの側面にサイ
ドウォール8bが形成される。
シリコン窒化膜を全面に形成した後、シリコン基板1の
深さ方向にエッチングレートの高い異方性ドライエッチ
ング法によって、該シリコン窒化膜をエッチングする。
これにより、ゲート構造6aの側面にサイドウォール8
aが形成されるとともに、ゲート構造6bの側面にサイ
ドウォール8bが形成される。
【0032】図4を参照して、次に、写真製版法によっ
て、DRAM形成領域におけるシリコン基板1の上面上
に、ゲート構造6a及びサイドウォール8aを覆ってフ
ォトレジスト10を形成する。次に、ゲート構造6b、
素子分離絶縁膜2、及びフォトレジスト10を注入マス
クに用いて、リンやヒ素等の不純物を、比較的高濃度で
シリコン基板1の上面内にイオン注入する。これによ
り、ロジック形成領域におけるシリコン基板1の上面内
に、n+形のソース・ドレイン領域9が形成される。
て、DRAM形成領域におけるシリコン基板1の上面上
に、ゲート構造6a及びサイドウォール8aを覆ってフ
ォトレジスト10を形成する。次に、ゲート構造6b、
素子分離絶縁膜2、及びフォトレジスト10を注入マス
クに用いて、リンやヒ素等の不純物を、比較的高濃度で
シリコン基板1の上面内にイオン注入する。これによ
り、ロジック形成領域におけるシリコン基板1の上面内
に、n+形のソース・ドレイン領域9が形成される。
【0033】図5を参照して、次に、シリコン窒化膜及
びシリコンは除去されずにTEOS酸化膜は除去される
条件下でエッチングを行うことにより、TEOS酸化膜
5bを除去する。これにより、ドープトポリシリコン膜
4bの上面が露出する。図5に示されるように、シリコ
ン酸化膜3b及びドープトポリシリコン膜4bから成る
ゲート構造の側面にはサイドウォール8bが形成されて
おり、サイドウォール8bは、該ゲート構造よりも高く
上方に延びている。
びシリコンは除去されずにTEOS酸化膜は除去される
条件下でエッチングを行うことにより、TEOS酸化膜
5bを除去する。これにより、ドープトポリシリコン膜
4bの上面が露出する。図5に示されるように、シリコ
ン酸化膜3b及びドープトポリシリコン膜4bから成る
ゲート構造の側面にはサイドウォール8bが形成されて
おり、サイドウォール8bは、該ゲート構造よりも高く
上方に延びている。
【0034】図6を参照して、次に、フォトレジスト1
0を除去した後、スパッタリング法等によってコバルト
膜を全面に形成する。次に、熱処理を行うことにより、
互いに接触している部分のコバルトとシリコンとを反応
させる。これにより、サイドウォール8aから露出して
いる部分の不純物拡散領域7a1,7a2の上面がシリ
サイド化されて、コバルトシリサイド層50a1,50
a2が形成される。また、ソース・ドレイン領域9の上
面がシリサイド化されて、コバルトシリサイド層50b
1が形成される。さらに、ドープトポリシリコン膜4b
の上面がシリサイド化されて、コバルトシリサイド層5
0b2が形成される。その後、未反応のコバルト膜を除
去する。
0を除去した後、スパッタリング法等によってコバルト
膜を全面に形成する。次に、熱処理を行うことにより、
互いに接触している部分のコバルトとシリコンとを反応
させる。これにより、サイドウォール8aから露出して
いる部分の不純物拡散領域7a1,7a2の上面がシリ
サイド化されて、コバルトシリサイド層50a1,50
a2が形成される。また、ソース・ドレイン領域9の上
面がシリサイド化されて、コバルトシリサイド層50b
1が形成される。さらに、ドープトポリシリコン膜4b
の上面がシリサイド化されて、コバルトシリサイド層5
0b2が形成される。その後、未反応のコバルト膜を除
去する。
【0035】なお、フォトレジスト10を除去した後、
上記のコバルト膜の代わりにチタン膜を形成してもよ
く、この場合は、コバルトシリサイド層50a1,50
a2,50b1,50b2の代わりに、チタンシリサイ
ド層がそれぞれ形成される。
上記のコバルト膜の代わりにチタン膜を形成してもよ
く、この場合は、コバルトシリサイド層50a1,50
a2,50b1,50b2の代わりに、チタンシリサイ
ド層がそれぞれ形成される。
【0036】図7を参照して、次に、層間絶縁膜として
機能するシリコン酸化膜12を、CVD法によって全面
に形成する。次に、所定の開口パターンを有するフォト
レジスト(図示しない)を、写真製版法によってシリコ
ン酸化膜12の上面上に形成する。次に、該フォトレジ
ストをエッチングマスクに用いて、シリコン基板1の深
さ方向にエッチングレートの高い異方性ドライエッチン
グ法によって、シリコン酸化膜12を除去する。これに
より、DRAM形成領域において、シリコン酸化膜12
の上面からコバルトシリサイド層50a1,50a2の
上面にそれぞれ到達するコンタクトホール13a1,1
3a2が形成されるとともに、ロジック形成領域におい
て、シリコン酸化膜12の上面からコバルトシリサイド
層50b1の上面に到達するコンタクトホール13bが
形成される。コンタクトホール13a1,13a2は、
サイドウォール8a及びTEOS酸化膜5aを用いて、
自己整合的に形成される。その結果、コンタクトホール
13a1,13a2は、いずれもサイドウォール8aに
接触している。なお、コンタクトホール13a,13b
の直径は、いずれも0.2μm以下である。
機能するシリコン酸化膜12を、CVD法によって全面
に形成する。次に、所定の開口パターンを有するフォト
レジスト(図示しない)を、写真製版法によってシリコ
ン酸化膜12の上面上に形成する。次に、該フォトレジ
ストをエッチングマスクに用いて、シリコン基板1の深
さ方向にエッチングレートの高い異方性ドライエッチン
グ法によって、シリコン酸化膜12を除去する。これに
より、DRAM形成領域において、シリコン酸化膜12
の上面からコバルトシリサイド層50a1,50a2の
上面にそれぞれ到達するコンタクトホール13a1,1
3a2が形成されるとともに、ロジック形成領域におい
て、シリコン酸化膜12の上面からコバルトシリサイド
層50b1の上面に到達するコンタクトホール13bが
形成される。コンタクトホール13a1,13a2は、
サイドウォール8a及びTEOS酸化膜5aを用いて、
自己整合的に形成される。その結果、コンタクトホール
13a1,13a2は、いずれもサイドウォール8aに
接触している。なお、コンタクトホール13a,13b
の直径は、いずれも0.2μm以下である。
【0037】次に、スパッタリング法によって、チタン
ナイトライド膜を40〜50nm程度の膜厚で全面に形
成する。次に、シリコン酸化膜12の上面上に形成され
ている部分のチタンナイトライド膜を、エッチバックに
よって除去する。これにより、コンタクトホール13a
1,13a2,13bの内部が、それぞれチタンナイト
ライド膜14a1,14a2,14bによって充填され
て、プラグが形成される。
ナイトライド膜を40〜50nm程度の膜厚で全面に形
成する。次に、シリコン酸化膜12の上面上に形成され
ている部分のチタンナイトライド膜を、エッチバックに
よって除去する。これにより、コンタクトホール13a
1,13a2,13bの内部が、それぞれチタンナイト
ライド膜14a1,14a2,14bによって充填され
て、プラグが形成される。
【0038】図8を参照して、次に、CVD法によっ
て、シリコン窒化膜15及びシリコン酸化膜16をこの
順に全面に形成する。次に、写真製版法及び異方性ドラ
イエッチング法によって、シリコン窒化膜15及びシリ
コン酸化膜16を部分的に除去することにより、凹部1
7を形成する。凹部17の形成によって、チタンナイト
ライド膜14a1の上面が露出する。
て、シリコン窒化膜15及びシリコン酸化膜16をこの
順に全面に形成する。次に、写真製版法及び異方性ドラ
イエッチング法によって、シリコン窒化膜15及びシリ
コン酸化膜16を部分的に除去することにより、凹部1
7を形成する。凹部17の形成によって、チタンナイト
ライド膜14a1の上面が露出する。
【0039】図9を参照して、次に、凹部17内にDR
AMのキャパシタ21を形成する。具体的には以下の通
りである。まず、凹部17の側面及び底面上に、キャパ
シタ21の下部電極18を形成する。下部電極18は、
まず、スパッタリング法によってTi膜を全面に形成
し、次に、CVD法によってRu膜を全面に形成し、次
に、写真製版法及び異方性ドライエッチング法によっ
て、シリコン酸化膜16上に形成されている部分のTi
膜及びRu膜を除去することにより形成される。
AMのキャパシタ21を形成する。具体的には以下の通
りである。まず、凹部17の側面及び底面上に、キャパ
シタ21の下部電極18を形成する。下部電極18は、
まず、スパッタリング法によってTi膜を全面に形成
し、次に、CVD法によってRu膜を全面に形成し、次
に、写真製版法及び異方性ドライエッチング法によっ
て、シリコン酸化膜16上に形成されている部分のTi
膜及びRu膜を除去することにより形成される。
【0040】下部電極18を形成した後、キャパシタ2
1の誘電体膜19及び上部電極20を形成する。具体的
には、CVD法によってTa膜を全面に形成した後、R
TAによってTa膜を酸化させることにより、Ta2O5
膜を形成する。次に、CVD法によってRu膜を全面に
形成する。次に、写真製版法及び異方性ドライエッチン
グ法によってTa2O5膜及びRu膜をパターニングする
ことにより、誘電体膜19及び上部電極20を形成す
る。
1の誘電体膜19及び上部電極20を形成する。具体的
には、CVD法によってTa膜を全面に形成した後、R
TAによってTa膜を酸化させることにより、Ta2O5
膜を形成する。次に、CVD法によってRu膜を全面に
形成する。次に、写真製版法及び異方性ドライエッチン
グ法によってTa2O5膜及びRu膜をパターニングする
ことにより、誘電体膜19及び上部電極20を形成す
る。
【0041】図10を参照して、次に、CVD法によっ
て、シリコン酸化膜22を全面に形成する。次に、写真
製版法及び異方性ドライエッチング法によって、シリコ
ン酸化膜22,16及びシリコン窒化膜15を部分的に
除去することにより、コンタクトホール23a,23b
を形成する。コンタクトホール23aの形成によってチ
タンナイトライド膜14a2の上面が露出し、また、コ
ンタクトホール23bの形成によってチタンナイトライ
ド膜14bの上面が露出する。
て、シリコン酸化膜22を全面に形成する。次に、写真
製版法及び異方性ドライエッチング法によって、シリコ
ン酸化膜22,16及びシリコン窒化膜15を部分的に
除去することにより、コンタクトホール23a,23b
を形成する。コンタクトホール23aの形成によってチ
タンナイトライド膜14a2の上面が露出し、また、コ
ンタクトホール23bの形成によってチタンナイトライ
ド膜14bの上面が露出する。
【0042】図11を参照して、次に、コンタクトホー
ル23a,23b内を、それぞれタングステンプラグ2
4a,24bによって埋め込む。次に、タングステンプ
ラグ24aに接触するアルミニウム配線25aと、タン
グステンプラグ24bに接触するアルミニウム配線25
bとを、シリコン酸化膜22上に形成する。以上の工程
により、図11に示すように、DRAM形成領域にDR
AMデバイスが形成され、ロジック形成領域にロジック
デバイスが形成される。
ル23a,23b内を、それぞれタングステンプラグ2
4a,24bによって埋め込む。次に、タングステンプ
ラグ24aに接触するアルミニウム配線25aと、タン
グステンプラグ24bに接触するアルミニウム配線25
bとを、シリコン酸化膜22上に形成する。以上の工程
により、図11に示すように、DRAM形成領域にDR
AMデバイスが形成され、ロジック形成領域にロジック
デバイスが形成される。
【0043】このように本発明の実施の形態に係る半導
体装置及びその製造方法によれば、図5に示した工程で
TEOS酸化膜5bを除去してドープトポリシリコン膜
4bの上面を露出した後に、図6に示した工程でシリコ
ンのシリサイド化を行う。従って、DRAM形成領域の
コバルトシリサイド層50a1,50a2及びロジック
形成領域のコバルトシリサイド層50b1を形成する工
程において、ドープトポリシリコン膜4bの上面上にコ
バルトシリサイド層50b2を併せて形成することがで
きる。その結果、ロジックデバイスにおけるゲート電極
の低抵抗化を図ることができる。
体装置及びその製造方法によれば、図5に示した工程で
TEOS酸化膜5bを除去してドープトポリシリコン膜
4bの上面を露出した後に、図6に示した工程でシリコ
ンのシリサイド化を行う。従って、DRAM形成領域の
コバルトシリサイド層50a1,50a2及びロジック
形成領域のコバルトシリサイド層50b1を形成する工
程において、ドープトポリシリコン膜4bの上面上にコ
バルトシリサイド層50b2を併せて形成することがで
きる。その結果、ロジックデバイスにおけるゲート電極
の低抵抗化を図ることができる。
【0044】また、DRAM形成領域において、コバル
トシリサイド層50a1,50a2が不純物拡散領域7
a1,7a2上にそれぞれ形成され、チタンナイトライ
ド膜14a1,14a2は、n-形の不純物拡散領域7
a1,7a2ではなく、コバルトシリサイド層50a
1,50a2にそれぞれコンタクトされる。従って、図
21に示した従来の半導体装置と比較すると、チタンナ
イトライド膜14a1,14a2のコンタクト抵抗を低
減することができる。
トシリサイド層50a1,50a2が不純物拡散領域7
a1,7a2上にそれぞれ形成され、チタンナイトライ
ド膜14a1,14a2は、n-形の不純物拡散領域7
a1,7a2ではなく、コバルトシリサイド層50a
1,50a2にそれぞれコンタクトされる。従って、図
21に示した従来の半導体装置と比較すると、チタンナ
イトライド膜14a1,14a2のコンタクト抵抗を低
減することができる。
【0045】
【発明の効果】この発明のうち請求項1に係るものによ
れば、工程(d)で第2のゲート電極の主面を露出した
後に、工程(e)で、第2のゲート電極の主面上に第1
の金属−半導体化合物層が形成される。従って、ロジッ
クデバイスにおいて、第2のゲート電極の低抵抗化を図
ることができる。
れば、工程(d)で第2のゲート電極の主面を露出した
後に、工程(e)で、第2のゲート電極の主面上に第1
の金属−半導体化合物層が形成される。従って、ロジッ
クデバイスにおいて、第2のゲート電極の低抵抗化を図
ることができる。
【0046】また、この発明のうち請求項2に係るもの
によれば、第2の金属−半導体化合物層を形成すること
により、ロジックデバイスにおいて、ソース・ドレイン
領域の低抵抗化を図ることができる。
によれば、第2の金属−半導体化合物層を形成すること
により、ロジックデバイスにおいて、ソース・ドレイン
領域の低抵抗化を図ることができる。
【0047】また、この発明のうち請求項3に係るもの
によれば、工程(e)と工程(k)とが別工程で実行さ
れる場合と比較すると、製造工程数の削減を図ることが
できる。
によれば、工程(e)と工程(k)とが別工程で実行さ
れる場合と比較すると、製造工程数の削減を図ることが
できる。
【0048】また、この発明のうち請求項4に係るもの
によれば、第3の金属−半導体化合物層を形成すること
により、メモリデバイスにおいて、プラグのコンタクト
抵抗を低減することができる。
によれば、第3の金属−半導体化合物層を形成すること
により、メモリデバイスにおいて、プラグのコンタクト
抵抗を低減することができる。
【0049】また、この発明のうち請求項5に係るもの
によれば、工程(l)、工程(e)、及び工程(k)が
別工程で実行される場合と比較すると、製造工程数の削
減を図ることができる。
によれば、工程(l)、工程(e)、及び工程(k)が
別工程で実行される場合と比較すると、製造工程数の削
減を図ることができる。
【0050】また、この発明のうち請求項6に係るもの
によれば、第2の金属−半導体化合物層を形成すること
により、メモリデバイスにおいて、プラグのコンタクト
抵抗を低減することができる。
によれば、第2の金属−半導体化合物層を形成すること
により、メモリデバイスにおいて、プラグのコンタクト
抵抗を低減することができる。
【0051】また、この発明のうち請求項7に係るもの
によれば、工程(e)と工程(j)とが別工程で実行さ
れる場合と比較すると、製造工程数の削減を図ることが
できる。
によれば、工程(e)と工程(j)とが別工程で実行さ
れる場合と比較すると、製造工程数の削減を図ることが
できる。
【0052】また、この発明のうち請求項8に係るもの
によれば、第2のゲート電極上に形成された第1の金属
−半導体化合物層を備えるため、ロジックデバイスにお
いて、第2のゲート電極の低抵抗化を図ることができ
る。
によれば、第2のゲート電極上に形成された第1の金属
−半導体化合物層を備えるため、ロジックデバイスにお
いて、第2のゲート電極の低抵抗化を図ることができ
る。
【0053】しかも、第2のサイドウォールを有する第
2のゲート構造は、第1の絶縁膜に相当する絶縁膜を第
2のゲート電極上に形成することによって得られる構造
の側面に第2のサイドウォールを形成した後、該絶縁膜
を除去することによって形成することができる。従っ
て、該絶縁膜を除去した後にロジックデバイスのソース
・ドレイン領域上に金属−半導体化合物層を形成する工
程を実行することにより、第1の金属−半導体化合物層
を併せて形成することができる。
2のゲート構造は、第1の絶縁膜に相当する絶縁膜を第
2のゲート電極上に形成することによって得られる構造
の側面に第2のサイドウォールを形成した後、該絶縁膜
を除去することによって形成することができる。従っ
て、該絶縁膜を除去した後にロジックデバイスのソース
・ドレイン領域上に金属−半導体化合物層を形成する工
程を実行することにより、第1の金属−半導体化合物層
を併せて形成することができる。
【0054】また、この発明のうち請求項9に係るもの
によれば、第2の金属−半導体化合物層を備えるため、
ロジックデバイスにおいて、ソース・ドレイン領域の低
抵抗化を図ることができる。
によれば、第2の金属−半導体化合物層を備えるため、
ロジックデバイスにおいて、ソース・ドレイン領域の低
抵抗化を図ることができる。
【0055】また、この発明のうち請求項10に係るも
のによれば、第3の金属−半導体化合物層を備えるた
め、メモリデバイスにおいて、プラグのコンタクト抵抗
を低減することができる。
のによれば、第3の金属−半導体化合物層を備えるた
め、メモリデバイスにおいて、プラグのコンタクト抵抗
を低減することができる。
【0056】また、この発明のうち請求項11に係るも
のによれば、第2の金属−半導体化合物層を備えるた
め、メモリデバイスにおいて、プラグのコンタクト抵抗
を低減することができる。
のによれば、第2の金属−半導体化合物層を備えるた
め、メモリデバイスにおいて、プラグのコンタクト抵抗
を低減することができる。
【図1】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図2】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図3】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図4】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図5】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図6】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図7】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図8】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図9】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図10】 本発明の実施の形態に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図11】 本発明の実施の形態に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図12】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図13】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図14】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図15】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図16】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図17】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図18】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図19】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図20】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図21】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
1 シリコン基板、3a,3b,12 シリコン酸化
膜、4a,4b ドープトポリシリコン膜、5a,5b
TEOS酸化膜、6a,6b ゲート構造、7a1,
7a2,7b 不純物拡散領域、8a,8b サイドウ
ォール、9 ソース・ドレイン領域、50a1,50a
2,50b1,50b2 コバルトシリサイド層、13
a1,13a2,13b コンタクトホール、14a
1,14a2,14b チタンナイトライド膜、21
キャパシタ。
膜、4a,4b ドープトポリシリコン膜、5a,5b
TEOS酸化膜、6a,6b ゲート構造、7a1,
7a2,7b 不純物拡散領域、8a,8b サイドウ
ォール、9 ソース・ドレイン領域、50a1,50a
2,50b1,50b2 コバルトシリサイド層、13
a1,13a2,13b コンタクトホール、14a
1,14a2,14b チタンナイトライド膜、21
キャパシタ。
─────────────────────────────────────────────────────
フロントページの続き
Fターム(参考) 5F048 AB01 AC01 BA01 BB05 BB08
BC06 BF06 BF16 BG01 BG13
DA27
5F083 AD24 JA06 JA35 JA36 JA38
JA39 JA40 MA06 MA17 MA19
NA01 NA08 PR39 PR43 PR44
PR54 PR55 ZA12
Claims (11)
- 【請求項1】 (a)メモリデバイスが形成される第1
領域と、ロジックデバイスが形成される第2領域とを有
する半導体基板を準備する工程と、 (b)第1のゲート絶縁膜、第1のゲート電極、及び第
1の絶縁膜がこの順に積層された第1のゲート構造を、
前記第1領域における前記半導体基板の主面上に形成す
るとともに、第2のゲート絶縁膜、第2のゲート電極、
及び第2の絶縁膜がこの順に積層された第2のゲート構
造を、前記第2領域における前記半導体基板の前記主面
上に形成する工程と、 (c)前記第1のゲート構造の側面に、第1のサイドウ
ォールを形成する工程と、 (d)前記第2の絶縁膜を除去することにより、前記第
2のゲート電極の主面を露出する工程と、 (e)前記第2のゲート電極の前記主面上に、第1の金
属−半導体化合物層を形成する工程と (f)前記第1のゲート構造及び前記第1のサイドウォ
ールを覆って、層間絶縁膜を形成する工程と、 (g)前記第1領域における前記半導体基板の前記主面
に到達するコンタクトホールを、前記第1の絶縁膜及び
前記第1のサイドウォールを用いて自己整合的に、前記
層間絶縁膜内に形成する工程と、 (h)導電性のプラグよって、前記コンタクトホール内
を充填する工程と、 (i)前記プラグに接触するキャパシタを形成する工程
とを備える、半導体装置の製造方法。 - 【請求項2】 (j)前記工程(c)とともに実行さ
れ、前記第2のゲート構造の側面に、第2のサイドウォ
ールを形成する工程と、 (k)前記第2領域において、前記第2のサイドウォー
ル及び前記第2のゲート構造から露出している部分の前
記半導体基板の前記主面上に、第2の金属−半導体化合
物層を形成する工程とをさらに備える、請求項1に記載
の半導体装置の製造方法。 - 【請求項3】 前記工程(e)と前記工程(k)とは、
同一の工程によって実行される、請求項2に記載の半導
体装置の製造方法。 - 【請求項4】 (l)前記工程(f)よりも前に実行さ
れ、前記第1領域において、前記第1のサイドウォール
及び前記第1のゲート構造から露出している部分の前記
半導体基板の前記主面上に、第3の金属−半導体化合物
層を形成する工程をさらに備える、請求項2又は3に記
載の半導体装置の製造方法。 - 【請求項5】 前記工程(l)、前記工程(e)、及び
前記工程(k)は、同一の工程によって実行される、請
求項4に記載の半導体装置の製造方法。 - 【請求項6】 (j)前記工程(f)よりも前に実行さ
れ、前記第1領域において、前記第1のサイドウォール
及び前記第1のゲート構造から露出している部分の前記
半導体基板の前記主面上に、第2の金属−半導体化合物
層を形成する工程をさらに備える、請求項1に記載の半
導体装置の製造方法。 - 【請求項7】 前記工程(e)と前記工程(j)とは、
同一の工程によって実行される、請求項6に記載の半導
体装置の製造方法。 - 【請求項8】 半導体基板と、 前記半導体基板の第1領域における主面上に形成され、
第1のゲート絶縁膜、第1のゲート電極、及び第1の絶
縁膜がこの順に積層された第1のゲート構造と、 前記半導体基板の第2領域における前記主面上に形成さ
れ、第2のゲート絶縁膜及び第2のゲート電極がこの順
に積層された第2のゲート構造と、 前記第1のゲート構造の側面に形成された第1のサイド
ウォールと、 前記第2のゲート構造の側面に形成され、前記第2のゲ
ート構造よりも高く延びる第2のサイドウォールと、 前記第1のゲート構造及び前記第1のサイドウォールを
覆って形成された層間絶縁膜と、 前記層間絶縁膜内に形成され、前記第1のサイドウォー
ルに接触し、前記第1領域における前記半導体基板の前
記主面に到達するコンタクトホールと、 前記コンタクトホール内を充填して形成された導電性の
プラグと、 前記プラグに接触して形成されたキャパシタと、 前記第2のゲート電極上に形成された第1の金属−半導
体化合物層とを備える半導体装置。 - 【請求項9】 前記第2領域において、前記第2のサイ
ドウォール及び前記第2のゲート構造から露出している
部分の前記半導体基板の前記主面上に形成された第2の
金属−半導体化合物層をさらに備える、請求項8に記載
の半導体装置。 - 【請求項10】 前記第1領域において、前記第1のサ
イドウォール及び前記第1のゲート構造から露出してい
る部分の前記半導体基板の前記主面上に形成された第3
の金属−半導体化合物層をさらに備える、請求項9に記
載の半導体装置。 - 【請求項11】 前記第1領域において、前記第1のサ
イドウォール及び前記第1のゲート構造から露出してい
る部分の前記半導体基板の前記主面上に形成された第2
の金属−半導体化合物層をさらに備える、請求項8に記
載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001240458A JP2003060080A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置の製造方法及び半導体装置 |
US10/109,732 US20030032236A1 (en) | 2001-08-08 | 2002-04-01 | Semiconductor device manufacturing method and semiconductor device |
US10/406,236 US20030203568A1 (en) | 2001-08-08 | 2003-04-04 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001240458A JP2003060080A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003060080A true JP2003060080A (ja) | 2003-02-28 |
Family
ID=19071069
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001240458A Pending JP2003060080A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置の製造方法及び半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US20030032236A1 (ja) |
JP (1) | JP2003060080A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004349462A (ja) * | 2003-05-22 | 2004-12-09 | Renesas Technology Corp | 半導体装置の製造方法及び半導体装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111653476A (zh) * | 2020-05-13 | 2020-09-11 | 上海华虹宏力半导体制造有限公司 | 接触孔的刻蚀方法及接触孔刻蚀结构 |
KR20220116927A (ko) * | 2021-02-16 | 2022-08-23 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6037216A (en) * | 1998-11-02 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process |
TW461047B (en) * | 2000-03-09 | 2001-10-21 | Winbond Electronics Corp | Manufacturing method of embedded DRAM |
JP3530104B2 (ja) * | 2000-04-19 | 2004-05-24 | 沖電気工業株式会社 | 半導体集積回路装置の製造方法 |
JP4057770B2 (ja) * | 2000-10-11 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
2001
- 2001-08-08 JP JP2001240458A patent/JP2003060080A/ja active Pending
-
2002
- 2002-04-01 US US10/109,732 patent/US20030032236A1/en not_active Abandoned
-
2003
- 2003-04-04 US US10/406,236 patent/US20030203568A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004349462A (ja) * | 2003-05-22 | 2004-12-09 | Renesas Technology Corp | 半導体装置の製造方法及び半導体装置 |
US7763926B2 (en) | 2003-05-22 | 2010-07-27 | Renesas Technology Corp. | Semiconductor device manufacturing method and semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20030203568A1 (en) | 2003-10-30 |
US20030032236A1 (en) | 2003-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4086926B2 (ja) | 半導体装置及びその製造方法 | |
JP3571301B2 (ja) | 半導体装置のコンタクトホール形成方法 | |
JP3626058B2 (ja) | 半導体装置の製造方法 | |
JP3239940B2 (ja) | 半導体装置及びその製造方法 | |
JP3921582B2 (ja) | 半導体装置の製造方法 | |
JP2000031291A (ja) | 半導体装置およびその製造方法 | |
JPH1154724A (ja) | 半導体装置の製造方法 | |
JP2000306860A (ja) | 半導体装置の製造方法 | |
JPH1197629A (ja) | 半導体装置およびその製造方法 | |
JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
JP2001257325A (ja) | 半導体記憶装置及びその製造方法 | |
JP2001077209A (ja) | 半導体装置の製造方法 | |
US6083827A (en) | Method for fabricating local interconnect | |
JPH07202201A (ja) | 電界効果型トランジスタの製造方法 | |
JP2002280462A (ja) | Dramセル及びその製造方法 | |
JP3803960B2 (ja) | 半導体メモリ素子の製造方法 | |
JP4529024B2 (ja) | 半導体装置およびその製造方法 | |
JP3586965B2 (ja) | 半導体装置の製造方法 | |
JP2001196549A (ja) | 半導体装置および半導体装置の製造方法 | |
JP3781136B2 (ja) | 半導体装置及びその製造方法 | |
JP3355511B2 (ja) | 半導体装置の製造方法 | |
JP2003060080A (ja) | 半導体装置の製造方法及び半導体装置 | |
JPH11121716A (ja) | 半導体装置及びその製造方法 | |
US6114213A (en) | Fabrication method for a capacitor having high capacitance | |
JP3075351B2 (ja) | 半導体装置およびその製造方法 |