KR20220074394A - 디스플레이 장치 및 구동 방법 - Google Patents

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이상준
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엘지디스플레이 주식회사
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Abstract

본 명세서는 복수의 게이트 라인, 복수의 데이터 라인, 복수의 기준 전압 라인 및 복수의 서브픽셀이 배치된 디스플레이 패널과, 복수의 게이트 라인에 스캔 신호를 제공하는 게이트 구동 회로와, 복수의 데이터 라인에 데이터 전압을 제공하고, 복수의 기준 전압 라인에 공급되는 기준 전압을 제어하기 위한 적어도 하나의 기준 전압 스위치를 포함하는 데이터 구동 회로와, 게이트 구동 회로 및 데이터 구동 회로를 제어하며, 복수의 서브픽셀의 특성값을 센싱하는 센싱 프로세스가 진행되기 이전에, 복수의 서브픽셀에 배치된 적어도 하나의 스캔 트랜지스터가 턴-오프된 상태에서 기준 전압 라인에 발광 소자를 턴-오프시키는 레벨의 기준 전압이 유지되도록 제어하는 타이밍 컨트롤러를 포함하는 디스플레이 장치를 개시한다.

Description

디스플레이 장치 및 구동 방법{DISPLAY DEVICE AND METHOD FOR DRIVING IT}
본 명세서는 디스플레이 장치 및 구동 방법에 관한 것으로서, 보다 상세하게는 구동 과정에서 발생하는 커플링 효과를 감소시킴으로써 영상 품질을 개선할 수 있는 디스플레이 장치 및 구동 방법을 제공하는 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이, 전계 발광 디스플레이 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치 중 전계 발광 디스플레이 장치는 스스로 발광하는 발광 다이오드를 이용함으로써, 응답 속도가 빠르고 명암비, 발광 효율, 휘도 및 시야각 등에서 장점이 존재한다. 이 경우, 발광 다이오드는 무기물 또는 유기물로 구현될 수 있다.
이러한 전계 발광 디스플레이 장치는 디스플레이 패널에 배열된 복수의 서브픽셀(Subpixel) 각각에 배치된 발광 다이오드를 포함하고, 발광 다이오드에 흐르는 전압 제어를 통해 발광 다이오드를 발광시킴으로써 각각의 서브픽셀이 나타내는 휘도를 제어하며 이미지를 표시할 수 있다.
이 때, 전계 발광 디스플레이 장치의 경우, 디스플레이 패널에 정의된 각 서브픽셀에는 발광 다이오드와 이를 발광하기 위한 구동 트랜지스터가 배치되는데, 각 서브픽셀 내 구동 트랜지스터의 문턱 전압(threshold voltage) 또는 이동도(mobility)와 같은 특성값이 구동 시간에 따라 변화되거나, 각 서브픽셀의 구동시간 차이로 인해 각 트랜지스터의 특성값에 편차가 발생할 수 있다. 이로 인해, 서브픽셀 간의 휘도 편차 (휘도 불균일)가 발생하여 영상 품질이 저하될 수 있다.
따라서, 전계 발광 디스플레이 장치의 경우 서브픽셀 사이의 휘도 편차를 해결하기 위해서, 문턱 전압이나 이동도와 같은 구동 트랜지스터의 특성값을 센싱하고 이를 보상해주기 위한 기술이 사용되고 있다.
하지만, 구동 트랜지스터의 특성값을 센싱하기 위한 준비 과정에서 기준 전압 라인이 불안정한 상태로 천이하게 되고, 이로 인해 발광 소자가 비정상적으로 발광하는 현상이 발생하는 문제점이 발생하고 있다.
이 때, 디스플레이 패널에 형성된 구동 트랜지스터의 특성값은 디스플레이 장치의 사용 환경에 따라 편차가 달라질 수 있다. 특히, 디스플레이 장치의 사용 시간과 온도 변화 등의 환경 요인에 따라, 구동 트랜지스터의 특성값이 다양하게 변경될 수 있기 때문에, 이러한 환경 요인을 고려하여 구동 트랜지스터의 특성값을 센싱하고 보상하기 어려운 문제가 있다.
이에, 본 명세서의 발명자들은 디스플레이 장치의 특성값을 센싱하기 위한 준비 과정에서 발광 소자가 비정상적으로 발광하는 현상을 방지할 수 있는 디스플레이 장치 및 구동 방법을 발명하였다.
특히, 본 명세서의 발명자들은 디스플레이 장치의 특성값을 센싱하기 위한 준비 과정에 기준 전압이 안정적으로 유지되도록 함으로써, 영상 품질을 개선할 수 있는 디스플레이 장치 및 구동 방법을 발명하였다.
이하에서 설명하게 될 본 명세서의 실시예들에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 디스플레이 장치는 복수의 게이트 라인, 복수의 데이터 라인, 복수의 기준 전압 라인 및 복수의 서브픽셀이 배치된 디스플레이 패널과, 복수의 게이트 라인에 스캔 신호를 제공하는 게이트 구동 회로와, 복수의 데이터 라인에 데이터 전압을 제공하고, 복수의 기준 전압 라인에 공급되는 기준 전압을 제어하기 위한 적어도 하나의 기준 전압 스위치를 포함하는 데이터 구동 회로와, 게이트 구동 회로 및 데이터 구동 회로를 제어하며, 복수의 서브픽셀의 특성값을 센싱하는 센싱 프로세스가 진행되기 이전에, 복수의 서브픽셀에 배치된 적어도 하나의 스캔 트랜지스터가 턴-오프된 상태에서 기준 전압 라인에 발광 소자를 턴-오프시키는 레벨의 기준 전압이 유지되도록 제어하는 타이밍 컨트롤러를 포함한다.
본 명세서의 일 실시예에 따른 디스플레이 장치에서, 서브픽셀은 발광 소자와, 발광 소자에 전류를 제공하는 구동 트랜지스터와, 구동 트랜지스터의 게이트 노드와 데이터 라인 사이에 전기적으로 연결된 제 1 스캔 트랜지스터와, 구동 트랜지스터의 소스 노드 또는 드레인 노드와 기준 전압 라인 사이에 전기적으로 연결된 제 2 스캔 트랜지스터와, 제 1 스캔 트랜지스터의 게이트 노드, 및 소스 노드 또는 드레인 노드 사이에 전기적으로 연결되는 스토리지 커패시터를 포함할 수 있다.
본 명세서의 일 실시예에 따른 디스플레이 장치에서, 서브픽셀은 발광 소자와, 발광 소자에 전류를 제공하는 구동 트랜지스터와, 게이트 노드가 제 1 게이트 라인에 연결되고, 드레인 노드가 상기 데이터 라인에 연결되며, 소스 노드는 구동 트랜지스터의 게이트 노드에 연결된 제 1 스캔 트랜지스터와, 게이트 노드가 제 2 게이트 라인에 연결되고, 드레인 노드가 기준 전압 라인에 연결되며, 소스 노드가 상기 구동 트랜지스터의 소스 노드에 연결된 제 2 스캔 트랜지스터와, 게이트 노드가 발광 라인에 연결되고, 드레인 노드가 구동 전압 라인에 연결되며, 소스 노드가 구동 트랜지스터의 드레인 노드에 연결된 제 3 스캔 트랜지스터와, 구동 트랜지스터의 게이트 노드와 소스 노드 사이에 연결된 스토리지 커패시터와, 구동 전압 라인과 구동 트랜지스터의 소스 노드 사이에 연결된 보조 커패시터를 포함할 수 있다.
본 명세서의 일 실시예에 따른 디스플레이 장치에서, 서브픽셀은 발광 소자와, 발광 소자에 전류를 제공하는 구동 트랜지스터와, 제 1 스캔 신호에 응답하여 데이터 라인을 통해 공급된 데이터 전압을 전달하는 제 1 스캔 트랜지스터와, 제 2 스캔 신호에 응답하여 발광 소자의 애노드 전극으로 기준 전압을 공급하는 제 2 스캔 트랜지스터와, 제 1 스캔 신호에 응답하여 구동 트랜지스터의 게이트 노드와 소스 노드를 연결하는 제 3 스캔 트랜지스터와, 발광 제어신호에 응답하여 기준 전압을 제 1 스캔 트랜지스터와 스토리지 커패시터가 접속되는 제 1 노드로 공급하는 제 4 스캔 트랜지스터와, 발광 제어신호에 응답하여 발광 소자의 애노드 전극으로 흐르는 구동 전류를 제어하는 제 5 스캔 트랜지스터와, 구동 트랜지스터 및 제 1 스캔 트랜지스터 사이에 연결된 스토리지 커패시터와, 구동 전압 라인 및 발광 소자의 애노드 전극 사이에 연결된 보조 커패시터를 포함할 수 있다.
본 명세서의 일 실시예에 따른 디스플레이 장치에서, 서브픽셀은 발광 소자와, 발광 소자에 전류를 제공하는 구동 트랜지스터와, 구동 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제 1 스캔 트랜지스터와, 데이터 라인 및 구동 트랜지스터의 소스 노드 사이에 연결된 제 2 스캔 트랜지스터와, 구동 전압 라인 및 구동 트랜지스터의 소스 노드 사이에 연결된 제 3 스캔 트랜지스터와, 구동 트랜지스터의 드레인 노드와 발광 소자의 애노드 전극 사이에 연결된 제 4 스캔 트랜지스터와, 구동 트랜지스터의 게이트 노드와 기준 전압 라인 사이에 연결된 제 5 스캔 트랜지스터와, 기준 전압 라인과 발광 소자의 애노드 전극 사이에 연결된 제 6 스캔 트랜지스터와, 구동 전압 라인 및 제 5 스캔 트랜지스터 사이에 연결된 스토리지 커패시터를 포함할 수 있다.
본 명세서의 일 실시예에 따른 디스플레이 장치에서, 데이터 구동 회로는 복수의 기준 전압 라인 중 하나의 기준 전압 라인에 연결된 제 1 기준 전압 스위치와, 하나의 기준 전압 라인을 통해 제 1 기준 전압 스위치와 병렬로 연결된 제 2 기준 전압 스위치를 포함할 수 있다.
본 명세서의 일 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러로부터 제 2 제어 신호 및 제 3 제어 신호를 입력받는 논리 회로와, 타이밍 컨트롤러로부터 제 1 제어 신호 및 상기 논리 회로의 출력 신호를 입력받아, 제 1 기준 전압 스위치 및 제 2 기준 전압 스위치를 제어하는 제 1 스위치 제어 신호 및 제 2 스위치 제어 신호를 출력하는 레벨 시프터를 포함할 수 있다.
본 명세서의 일 실시예에 따른 디스플레이 장치에서, 복수의 서브픽셀의 특성값은 구동 트랜지스터의 문턱 전압 또는 이동도일 수 있다.
본 명세서의 일 실시예에 따른 디스플레이 장치에서, 센싱 프로세스는 파워 온 신호 발생 이후에 파라미터 로딩 과정에서 특성값 센싱이 이루어지는 온-센싱 프로세스와, 파워 오프 신호가 발생되어 데이터 전압이 차단된 상태에서 특성값 센싱이 이루어지는 오프-센싱 프로세스와, 디스플레이 구동 기간 중에서 블랭크 구간마다 특성값 센싱이 이루어지는 실시간 센싱 프로세스 중 적어도 하나를 포함할 수 있다.
본 명세서의 다른 실시예에 따른 디스플레이 장치의 구동 방법은 복수의 게이트 라인, 복수의 데이터 라인, 복수의 기준 전압 라인 및 복수의 서브픽셀이 배치된 디스플레이 패널과, 복수의 게이트 라인에 스캔 신호를 제공하는 게이트 구동 회로와, 복수의 데이터 라인에 데이터 전압을 제공하며, 복수의 기준 전압 라인에 공급되는 기준 전압을 제어하기 위한 적어도 하나의 기준 전압 스위치가 구비된 데이터 구동 회로를 포함하는 디스플레이 장치의 구동 방법에 있어서, 특성값 센싱 프로세스를 진행하기 전에 스캔 트랜지스터를 턴-오프 상태로 변경하는 단계와, 스캔 트랜지스터가 턴-오프된 상태에서 일정 시간 동안 기준 전압 라인을 턴-온 상태로 유지하는 단계와, 기준 전압 라인이 턴-온 상태인 동안 발광 소자를 턴-오프시키는 레벨의 기준 전압을 공급하는 단계와, 일정 시간이 경과한 시점에 기준 전압 라인을 턴-오프 상태로 변경하는 단계를 포함한다.
본 명세서의 실시예들에 따르면, 디스플레이 장치의 특성값을 센싱하기 위한 준비 과정에서 발광 소자가 비정상적으로 발광하는 현상을 방지할 수 있는 디스플레이 장치 및 구동 방법을 제공할 수 있는 효과가 있다.
또한, 본 명세서의 실시예들에 따르면, 디스플레이 장치의 특성값을 센싱하기 위한 준비 과정에 기준 전압이 안정적으로 유지되도록 함으로써, 영상 품질을 개선할 수 있는 디스플레이 장치 및 구동 방법을 제공할 수 있는 효과가 있다.
본 명세서에 개시된 실시예들의 효과는 이상에서 언급한 효과들로 제한되지 않다. 또한, 본 명세서에 개시된 실시예들은 위에서 언급되지 않은 또 다른 효과를 발생시킬 수 있으며, 이는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 명세서의 일 실시예에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이고,
도 2는 본 명세서의 일 실시예에 따른 디스플레이 장치의 시스템 예시도이고,
도 3은 본 명세서의 일 실시예에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 한 가지 예시 도면이고,
도 4는 본 명세서의 일 실시예에 따른 디스플레이 장치에 있어서, 구동 트랜지스터의 문턱 전압을 외부 보상하는 경우의 신호 타이밍 다이어그램이고,
도 5는 본 명세서의 일 실시예에 따른 디스플레이 장치에 있어서, 구동 트랜지스터의 이동도를 외부 보상하는 경우의 신호 타이밍 다이어그램이고,
도 6은 본 명세서의 일 실시예에 따른 디스플레이 장치에 있어서, 구동 트랜지스터의 문턱 전압과 이동도를 내부 보상하는 경우의 신호 타이밍 다이어그램이고,
도 7은 본 명세서의 일 실시예에 따른 디스플레이 장치에서, 기준 전압의 오류로 인해 일부 영역에 발광 오류가 발생한 경우를 나타내는 예시 도면이고,
도 8은 본 명세서의 일 실시예에 따른 디스플레이 장치에서, 발광 오류를 방지하기 위한 개념의 신호 파형도를 예시로 나타낸 도면이고,
도 9는 본 명세서의 일 실시예에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 다른 예시 도면이고,
도 10은 본 명세서의 일 실시예에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 또 다른 예시 도면이고,
도 11은 본 명세서의 일 실시예에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 또 다른 예시 도면이고,
도 12는 본 명세서의 일 실시예에 따른 디스플레이 장치에서, 기준 전압 라인에 인가되는 기준 전압의 타이밍을 제어하는 데이터 구동 회로의 일부 구성을 나타낸 도면이고,
도 13은 본 명세서의 일 실시예에 따른 디스플레이 장치에서, 기준 전압 스위치의 제어 신호를 생성하는 구조의 예시를 나타낸 도면이고,
도 14는 본 명세서의 일 실시예에 따른 디스플레이 장치에서, 서브픽셀의 발광 오류를 방지하기 위한 신호 파형도를 예시로 나타낸 도면이고,
도 15는 본 명세서의 일 실시예에 따른 디스플레이 장치의 구동 방법을 나타낸 흐름도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, "~상에", "~상부에", "~하부에", "~옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간 적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
신호의 흐름 관계에 대한 설명일 경우, 예를 들어, "A 노드에서 B 노드로 신호가 전달된다"는 경우에도, "바로" 또는 "직접"이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서의 일 실시예에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 복수의 게이트 라인(GL)과 데이터 라인(DL)이 연결되고, 복수의 서브픽셀(SP)이 매트릭스 형태로 배열된 디스플레이 패널(110), 복수의 게이트 라인(GL)에 신호를 제공하는 게이트 구동 회로(120), 복수의 데이터 라인(DL)을 통해 데이터 전압을 공급하는 데이터 구동 회로(130), 및 게이트 구동 회로(120)와 데이터 구동 회로(130)를 제어하는 타이밍 컨트롤러(140)를 포함할 수 있다.
디스플레이 패널(110)은 복수의 게이트 라인(GL)을 통해 게이트 구동 회로(120)에서 전달되는 스캔 신호와 복수의 데이터 라인(DL)을 통해 데이터 구동 회로(130)에서 전달되는 데이터 전압을 기반으로 영상을 표시한다.
액정 디스플레이의 경우, 디스플레이 패널(110)은 두 장의 기판 사이에 형성된 액정층을 포함하며, TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 공지된 어떠한 모드로도 동작될 수 있을 것이다. 반면, 전계 발광 디스플레이의 경우, 디스플레이 패널(110)은 전면 발광(Top Emission) 방식, 배면 발광(Bottom Emission) 방식 또는 양면 발광(Dual Emission) 방식 등으로 구현될 수 있을 것이다.
디스플레이 패널(110)은 복수의 픽셀이 매트릭스 형태로 배열될 수 있으며, 각 픽셀은 서로 다른 컬러의 서브픽셀(SP), 예를 들어 화이트 서브픽셀, 레드 서브픽셀, 그린 서브픽셀, 및 블루 서브픽셀로 이루어지며, 각 서브픽셀(SP)은 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)에 의해 정의될 수 있다.
하나의 서브픽셀(SP)은 하나의 데이터 라인(DL)과 하나의 게이트 라인(GL)에 의해 형성된 영역에 배치된 박막 트랜지스터(Thin Film Transistor, TFT), 데이터 전압에 따라 발광하는 발광 다이오드와 같은 발광 소자, 발광 소자에 전기적으로 연결되어 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor) 등을 포함할 수 있다.
예를 들어, 2,160 X 3,840 의 해상도를 가지는 디스플레이 장치(100)가 화이트(W), 레드(R), 그린(G), 블루(B)의 4개 서브픽셀(SP)로 이루어지는 경우, 2,160 개의 게이트 라인(GL)과 4개의 서브픽셀(WRGB)에 각각 연결되는 3,840 개의 데이터 라인(DL)에 의해, 모두 3,840 X 4 = 15,360 개의 데이터 라인(DL)이 구비될 수 있으며, 이들 게이트 라인(GL)과 데이터 라인(DL)에 의해 형성된 영역에 각각 서브픽셀(SP)이 배치될 것이다.
게이트 구동 회로(120)는 컨트롤러(140)에 의해 제어되는데, 디스플레이 패널(110)에 배치된 복수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력함으로써 복수의 서브픽셀(SP)에 대한 구동 타이밍을 제어한다.
2,160 X 3,840 의 해상도를 가지는 디스플레이 장치(100)에서, 2,160 개의 게이트 라인(GL)에 대하여 제 1 게이트 라인으로부터 제 2,160 게이트 라인까지 순차적으로 스캔 신호를 출력하는 경우를 2,160상(2,160 phase) 구동이라 할 수 있다. 또는, 제 1 게이트 라인으로부터 제 4 게이트 라인까지 순차적으로 스캔 신호를 출력한 다음, 제 5 게이트 라인으로부터 제 8 게이트 라인까지 스캔 신호를 순차적으로 출력하는 경우와 같이, 4개의 게이트 라인(GL)을 단위로 순차적으로 스캔 신호를 출력하는 경우를 4상 구동이라고 한다. 즉, N개의 게이트 라인(GL) 마다 순차적으로 스캔 신호를 출력하는 경우를 N상 구동이라고 할 수 있다.
이 때, 게이트 구동 회로(120)는 하나 이상의 게이트 구동 집적 회로(Gate Driving Integrated Circuit; GDIC)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또는, 게이트 구동 회로(120)가 디스플레이 패널(110)의 베젤(Bezel) 영역에 직접 형성된 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는 타이밍 컨트롤러(140)로부터 디지털 영상 데이터(DATA)를 수신하고, 수신된 디지털 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환한다. 그런 다음, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력함으로써, 데이터 라인(DL)에 연결된 각 서브픽셀(SP)은 데이터 전압에 해당하는 밝기의 발광 신호를 디스플레이 한다.
마찬가지로, 데이터 구동 회로(130)는 하나 이상의 소스 구동 집적 회로(Source Driving Integrated Circuit; SDIC)를 포함할 수 있으며, 소스 구동 집적 회로(SDIC)는 TAB (Tape Automated Bonding) 방식 또는 COG (Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나 디스플레이 패널(110) 상에 직접 배치될 수 있다.
경우에 따라서, 각 소스 구동 집적 회로(SDIC)는 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 구동 집적 회로(SDIC)는 COF (Chip On Film) 방식으로 구현될 수 있으며, 이 경우에, 각 소스 구동 집적 회로(SDIC)는 회로 필름 상에 실장 되어, 회로 필름을 통해 디스플레이 패널(110)의 데이터 라인(DL)과 전기적으로 연결될 수 있다.
타이밍 컨트롤러(140)는 게이트 구동 회로(120)와 데이터 구동 회로(130)에 여러 가지 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다. 즉, 타이밍 컨트롤러(140)는 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 제어하고, 다른 한편으로는 외부에서 수신한 디지털 영상 데이터(DATA)를 데이터 구동 회로(130)에 전달한다.
이 때, 타이밍 컨트롤러(140)는 디지털 영상 데이터(DATA)와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(Data Enable; DE), 메인 클럭 신호(MCLK) 등을 포함하는 여러 가지 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다. 이에 따라, 타이밍 컨트롤러(140)는 외부로부터 수신한 여러 가지 타이밍 신호를 이용하여 제어 신호를 생성하고, 이를 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 전달한다.
예를 들어, 타이밍 컨트롤러(140)는 게이트 구동 회로(120)를 제어하기 위해서, 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 클럭(Gate Clock; GCLK), 게이트 출력 인에이블 신호(Gate Output Enable; GOE) 등을 포함하는 여러 가지 게이트 제어 신호를 출력한다. 여기에서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 구동 집적 회로(GDIC)가 동작을 시작하는 타이밍을 제어한다. 또한, 게이트 클럭(GCLK)은 하나 이상의 게이트 구동 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 또한, 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 구동 집적 회로(GDIC)의 타이밍 정보를 지정한다.
또한, 타이밍 컨트롤러(140)는 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source SAMPLING Clock; SCLK), 소스 출력 인에이블 신호(Source Output Enable; SOE) 등을 포함하는 각종 데이터 제어 신호를 출력한다. 여기에서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 구동 집적 회로(SDIC)가 데이터 샘플링을 시작하는 타이밍을 제어한다. 소스 샘플링 클럭(SCLK)은 소스 구동 집적 회로(SDIC)에서 데이터를 샘플링하는 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적 회로를 더 포함할 수 있다.
한편, 각각의 서브픽셀(SP)에는 발광 소자가 배치될 수 있다. 예를 들어, 전계 발광 디스플레이 장치는 각각의 서브픽셀(SP)에 발광 다이오드(EL)와 같은 발광 소자를 포함하며, 데이터 전압에 따라 발광 소자에 흐르는 전류를 제어함으로써 영상을 표시할 수 있다.
도 2는 본 명세서의 일 실시예에 따른 디스플레이 장치의 시스템 예시도이다.
도 2를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 데이터 구동 회로(130)에 포함된 소스 구동 집적 회로(SDIC)가 다양한 방식들(TAB, COG, COF 등) 중에서 COF (Chip On Film) 방식으로 구현되고, 게이트 구동 회로(120)가 다양한 방식들(TAB, COG, COF, GIP 등) 중에서 GIP (Gate In Panel) 형태로 구현된 경우를 나타낸 것이다.
게이트 구동 회로(120)가 GIP 형태로 구현되는 경우, 게이트 구동 회로(120)에 포함된 복수의 게이트 구동 집적 회로(GDIC)는 디스플레이 패널(110)의 비표시 영역에 직접 형성될 수 있다. 이 때, 게이트 구동 집적 회로(GDIC)는 비표시 영역에 배치된 게이트 구동 관련 신호 배선을 통해, 스캔 신호(SCAN)의 생성에 필요한 각종 신호(클럭 신호, 게이트 하이 신호, 게이트 로우 신호 등)를 공급받을 수 있다.
마찬가지로, 데이터 구동 회로(130)에 포함된 하나 이상의 소스 구동 집적 회로(SDIC)는 각각 소스 필름(SF) 상에 실장될 수 있으며, 소스 필름(SF)의 일측은 디스플레이 패널(110)과 전기적으로 연결될 수 있다. 또한, 소스 필름(SF)의 상부에는 소스 구동 집적 회로(SDIC)와 디스플레이 패널(110)을 전기적으로 연결하기 위한 배선들이 배치될 수 있다.
이러한 디스플레이 장치(100)는 복수의 소스 구동 집적 회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해서, 적어도 하나의 소스 인쇄 회로 기판(Source Printed Circuit Board; SPCB)과, 제어 부품들 및 각종 전기 장치들을 실장하기 위한 컨트롤 인쇄 회로 기판(Control Printed Circuit Board; CPCB)을 포함할 수 있다.
이 때, 적어도 하나의 소스 인쇄 회로 기판(SPCB)에는 소스 구동 집적 회로(SDIC)가 실장된 소스 필름(SF)의 타측이 연결될 수 있다. 즉, 소스 구동 집적 회로(SDIC)가 실장된 소스 필름(SF)은 일측이 디스플레이 패널(110)과 전기적으로 연결되고, 타측이 소스 인쇄 회로 기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄 회로 기판(CPCB)에는 타이밍 컨트롤러(140)와 파워 관리 집적 회로(Power Management IC; PMIC, 150)가 실장될 수 있다. 타이밍 컨트롤러(140)는 데이터 구동 회로(130)와 게이트 구동 회로(120)의 동작을 제어할 수 있다. 파워 관리 집적 회로(150)는 디스플레이 패널(110), 데이터 구동 회로(130) 및 게이트 구동 회로(120) 등으로 구동 전압이나 전류를 공급할 수도 있고, 공급되는 전압이나 전류를 제어할 수 있다.
적어도 하나의 소스 인쇄 회로 기판(SPCB)과 컨트롤 인쇄 회로 기판(CPCB)은 적어도 하나의 연결 부재를 통해 회로적으로 연결될 수 있으며, 연결 부재는 예를 들어, 플렉서블 인쇄 회로(Flexible Printed Circuit; FPC), 플렉서블 플랫 케이블(Flexible Flat Cable; FFC) 등으로 이루어질 수 있다. 또한, 적어도 하나의 소스 인쇄 회로 기판(SPCB)과 컨트롤 인쇄 회로 기판(CPCB)은 하나의 인쇄 회로 기판으로 통합되어 구현될 수도 있다.
디스플레이 장치(100)는 컨트롤 인쇄 회로 기판(CPCB)과 전기적으로 연결된 세트 보드(Set Board, 170)를 더 포함할 수 있다. 이 때, 세트 보드(170)는 파워 보드(Power Board)라고 할 수도 있다. 이러한 세트 보드(170)에는 디스플레이 장치(100)의 전체 파워를 관리하는 메인 파워 관리 회로(Main Power Management Circuit; M-PMC, 160)가 존재할 수 있다. 메인 파워 관리 회로(160)는 파워 관리 집적 회로(150)와 연동될 수 있다.
위와 같은 구성으로 이루어진 디스플레이 장치(100)의 경우, 구동 전압은 세트 보드(170)에서 발생되어 컨트롤 인쇄 회로 기판(CPCB) 내의 파워 관리 집적 회로(150)로 전달된다. 파워 관리 집적 회로(150)는 디스플레이 구동 또는 특성값 센싱에 필요한 구동 전압을 플렉서블 인쇄 회로(FPC), 또는 플렉서블 플랫 케이블(FFC)을 통해 소스 인쇄 회로 기판(SPCB)으로 전달한다. 소스 인쇄 회로 기판(SPCB)으로 전달된 구동 전압은 소스 구동 집적 회로(SDIC)를 통해 디스플레이 패널(110) 내의 특정 서브픽셀(SP)을 발광하거나 센싱하기 위해 공급된다.
이 때, 디스플레이 장치(100) 내의 디스플레이 패널(110)에 배열된 각 서브픽셀(SP)은 발광 소자(EL)와, 이를 구동하기 위한 구동 트랜지스터 등의 회로 소자로 구성될 수 있다.
각 서브픽셀(SP)을 구성하는 회로 소자의 종류 및 개수는, 제공 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다.
도 3은 본 명세서의 일 실시예에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 한 가지 예시 도면이다.
도 3을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)에서, 서브픽셀(SP)은 하나 이상의 트랜지스터와 커패시터를 포함할 수 있으며, 발광 소자가 배치될 수 있다.
예를 들어, 서브픽셀(SP)은 구동 트랜지스터(DRT), 제 1 스캔 트랜지스터(T1), 제 2 스캔 트랜지스터(T2), 스토리지 커패시터(Cst), 및 발광 다이오드(EL)를 포함할 수 있다.
구동 트랜지스터(DRT)는 제 1 노드(N1), 제 2 노드(N2), 및 제 3 노드(N3)를 가진다. 구동 트랜지스터(DRT)의 제 1 노드(N1)는 제 1 스캔 트랜지스터(T1)가 턴-온 되면, 데이터 라인(DL)을 통해 데이터 구동 회로(130)로부터 데이터 전압(Vdata)이 인가되는 게이트 노드일 수 있다.
구동 트랜지스터(DRT)의 제 2 노드(N2)는 발광 다이오드(EL)의 애노드(Anode) 전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다.
구동 트랜지스터(DRT)의 제 3 노드(N3)는 구동 전압(EVDD)이 인가되는 구동 전압 라인(DVL)과 전기적으로 연결되며, 드레인 노드 또는 소스 노드일 수 있다.
이 때, 디스플레이 구동 기간에는 구동 전압 라인(DVL)으로 영상을 디스플레이 하는데 필요한 구동 전압(EVDD)이 공급될 수 있는데, 예를 들어, 영상을 디스플레이 하는데 필요한 구동 전압(EVDD)은 27V일 수 있다.
제 1 스캔 트랜지스터(T1)는 구동 트랜지스터(DRT)의 제 1 노드(N1)와 데이터 라인(DL) 사이에 전기적으로 연결되며, 게이트 라인(GL)이 게이트 노드에 연결되어 게이트 라인(GL)을 통해 공급되는 제 1 스캔 신호(SCAN1)에 따라 동작한다. 또한, 제 1 스캔 트랜지스터(T1)가 턴-온되는 경우에는 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 게이트 노드에 전달함으로써, 구동 트랜지스터(DRT)의 동작을 제어하게 된다.
제 2 스캔 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제 2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결되며, 게이트 라인(GL)을 통해 공급되는 제 2 스캔 신호(SCAN2)에 따라 동작한다. 제 2 스캔 트랜지스터(T2)가 턴-온되는 경우에는 기준 전압 라인(RVL)을 통해 공급되는 기준 전압(Vref)이 구동 트랜지스터(DRT)의 제 2 노드(N2)에 전달된다.
즉, 제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)를 제어함으로써, 구동 트랜지스터(DRT)의 제 1 노드(N1) 전압과 제 2 노드(N2) 전압을 제어하게 되고, 이로 인해 발광 다이오드(EL)를 구동하기 위한 전류가 공급될 수 있도록 한다.
이러한 제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)의 게이트 노드는 하나의 게이트 라인(GL)에 함께 연결될 수도 있고, 서로 다른 게이트 라인(GL)에 연결될 수도 있다. 여기에서는 제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)가 서로 다른 게이트 라인(GL)에 연결된 구조를 예시로 나타낸 것이며, 이 경우에는 서로 다른 게이트 라인(GL)을 통해 전달되는 제 1 스캔 신호(SCAN1)와 제 2 스캔 신호(SCAN2)에 의해 제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)를 독립적으로 제어할 수 있다.
반면, 제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)가 하나의 게이트 라인(GL)에 연결된 경우에는 하나의 게이트 라인(GL)을 통해 전달되는 제 1 스캔 신호(SCAN1) 또는 제 2 스캔 신호(SCAN2)에 의해 제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)를 동시에 제어할 수 있으며, 서브픽셀(SP)의 개구율(aperture ratio)이 증가할 수 있다.
한편, 서브픽셀(SP)에 배치된 트랜지스터는 n-타입 트랜지스터뿐만 아니라 p-타입 트랜지스터로 이루어질 수 있는데, 여기에서는 n-타입 트랜지스터로 구성된 경우를 예시로 나타내고 있다.
스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 제 1 노드(N1)와 제 2 노드(N2) 사이에 전기적으로 연결되며, 한 프레임 동안 데이터 전압(Vdata)을 유지시켜준다.
이러한 스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 유형에 따라 구동 트랜지스터(DRT)의 제 1 노드(N1)와 제 3 노드(N3) 사이에 연결될 수도 있다. 발광 다이오드(EL)의 애노드 전극은 구동 트랜지스터(DRT)의 제 2 노드(N2)와 전기적으로 연결될 수 있으며, 발광 다이오드(EL)의 캐소드(Cathode) 전극으로 기저 전압(EVSS)이 인가될 수 있다.
여기에서, 기저 전압(EVSS)은 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기전 전압(EVSS)은 구동 상태에 따라 가변될 수 있으며, 예를 들어, 디스플레이 구동 시점의 기저 전압(EVSS)과 센싱 구동 시점의 기저 전압(EVSS)이 서로 다르게 설정될 수 있다.
제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)는 스캔 신호(SCAN1, SCAN2)를 통해 제어되는 스캔 트랜지스터라고 할 수 있다.
이러한 서브픽셀(SP)의 구조는 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는 1개 이상의 커패시터를 더 포함하도록 이루어질 수도 있다.
본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 구동 트랜지스터(DRT)의 특성값, 예를 들어, 문턱 전압이나 이동도를 효과적으로 센싱하기 위해서, 구동 트랜지스터(DRT)의 특성값 센싱 구간에 스토리지 커패시터(Cst)에 충전되는 전압에 의해 흐르는 전류를 측정하는 방법을 사용할 수 있는데, 이를 전류 센싱이라고 한다.
즉, 구동 트랜지스터(DRT)의 특성값 센싱 구간에 스토리지 커패시터(Cst)에 충전된 전압에 의해 흐르는 전류를 측정함으로써, 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 특성값이나 특성값의 변화를 알아낼 수 있다.
이 때, 기준 전압 라인(RVL)은 기준 전압(Vref)을 전달해주는 역할 뿐만 아니라, 서브픽셀 내 구동 트랜지스터(DRT)의 특성값을 센싱하기 위한 센싱 라인의 역할도 하기 때문에, 기준 전압 라인(RVL)을 센싱 라인이라고 할 수도 있다.
보다 구체적으로, 구동 트랜지스터(DRT)의 특성값 또는 특성값의 변화는 구동 트랜지스터(DRT)의 게이트 노드 전압과 소스 노드 전압의 차이에 대응될 수 있다.
이러한 구동 트랜지스터(DRT)의 특성값 보상은 외부의 추가적인 구성을 이용하지 않고 서브픽셀(SP)의 내부에서 구동 트랜지스터(DRT)의 특성값을 센싱하고 보상하는 내부 보상 또는 외부의 보상 회로를 이용해서 구동 트랜지스터(DRT)의 특성값을 센싱하고 보상하는 외부 보상으로 수행될 수 있다.
이 때, 외부 보상은 디스플레이 장치(100)의 출하 전에 이루어지고, 내부 보상은 디스플레이 장치(100)의 출하 후에 이루어질 수 있으나, 디스플레이 장치(100)의 출하 후에도 내부 보상과 외부 보상이 함께 이루어질 수도 있다.
도 4는 본 명세서의 일 실시예에 따른 디스플레이 장치에 있어서, 구동 트랜지스터의 문턱 전압을 외부 보상하는 경우의 신호 타이밍 다이어그램이다.
도 4를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)에서 구동 트랜지스터(DRT)의 문턱 전압(Vth) 센싱은 초기화 단계(INITIAL), 트래킹 단계(TRACKING), 및 샘플링 단계(SAMPLING)로 진행될 수 있다.
이 때, 구동 트랜지스터(DRT)의 문턱 전압(Vth) 센싱을 위해서 제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)를 동시에 턴-온 및 턴-오프시키기 때문에, 하나의 게이트 라인(GL)을 통해서 제 1 스캔 신호(SCAN1)와 제 2 스캔 신호(SCAN2)가 함께 인가될 수도 있고, 서로 다른 게이트 라인(GL)을 통해 제 1 스캔 신호(SCAN1)와 제 2 스캔 신호(SCAN2)를 동일한 시점에 인가될 수도 있다.
초기화 단계(INITIAL)은 구동 트랜지스터(DRT)의 문턱 전압(Vth) 센싱을 위해서, 구동 트랜지스터(DRT)의 제 2 노드(N2)를 기준 전압(Vref)으로 충전하는 구간으로서, 게이트 라인(GL)을 통해 하이 레벨의 제 1 스캔 신호(SCAN1)와 제 2 스캔 신호(SCAN2)가 인가될 수 있다.
트래킹 단계(TRACKING)은 구동 트랜지스터(DRT)의 제 2 노드(N2)에 대한 충전이 완료된 후에, 스토리지 커패시터(Cst)에 전하가 충전되도록 하는 구간이다.
샘플링 단계(SAMPLING)는 구동 트랜지스터(DRT)의 스토리지 커패시터(Cst)가 충전된 이후에, 스토리지 커패시터(Cst)에 충전된 전하에 의해 흐르는 전류를 검출하는 구간이다.
초기화 단계(INITIAL)에서 턴-온 레벨의 제 1 스캔 신호(SCAN1)와 제 2 스캔 신호(SCAN2)가 동시에 인가되면, 제 1 스캔 트랜지스터(T1)가 턴-온 상태가 된다. 이에 따라, 구동 트랜지스터(DRT)의 제 1 노드(N1)는 문턱 전압(Vth) 센싱을 위한 센싱용 데이터 전압(Vdata_sen)으로 초기화 된다.
또한, 턴-온 레벨의 제 1 스캔 신호(SCAN1)와 제 2 스캔 신호(SCAN2)에 의해, 제 2 스캔 트랜지스터(T2)도 턴-온 상태가 되고, 기준 전압 라인(RVL)을 통해 기준 전압(Vref)이 인가되어, 구동 트랜지스터(DRT)의 제 2 노드(N2)는 기준 전압(Vref)으로 초기화 된다.
트래킹 단계(TRACKING)에서는 구동 트랜지스터(DRT)의 문턱 전압(Vth)을 반영하는 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압을 트래킹 한다. 이를 위해서, 트래킹 단계(TRACKING)에서는 제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)를 턴-온 상태로 유지하고, 기준 전압 라인(RVL)을 통해 인가되는 기준 전압(Vref)를 차단한다.
이에 따라, 구동 트랜지스터(DRT)의 제 2 노드(N2)는 플로팅 되고, 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압은 기준 전압(Vref)에서부터 상승하기 시작한다. 이 때, 제 2 스캔 트랜지스터(T2)가 턴-온되어 있기 때문에, 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압 상승은 기준 전압 라인(RVL)의 전압 상승으로 이어진다.
이 과정에서 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압은 상승하다가 포화 상태(Saturation)가 된다. 구동 트랜지스터(DRT)의 제 2 노드(N2)가 포화 상태에 도달한 시점의 포화 전압은 문턱 전압(Vth)을 센싱하기 위한 센싱용 데이터 전압(Vdata_sen)과 구동 트랜지스터(DRT)의 문턱 전압(Vth)과의 차이(Vdata_sen - Vth)에 해당될 것이다.
샘플링 단계(SAMPLING)에서 게이트 라인(GL)에는 하이 레벨의 제 1 스캔 신호(SCAN1)와 제 2 스캔 신호(SCAN2)가 유지되고, 데이터 구동 회로(130)에 포함된 특성값 센싱 회로에서 구동 트랜지스터(DRT)의 스토리지 커패시터(Cst)에 충전된 전하를 센싱하게 된다.
도 5는 본 명세서의 일 실시예에 따른 디스플레이 장치에 있어서, 구동 트랜지스터의 이동도를 외부 보상하는 경우의 신호 타이밍 다이어그램이다.
도 5를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)에서 구동 트랜지스터(DRT)의 이동도 센싱은 문턱 전압(Vth) 센싱과 마찬가지로, 초기화 단계(INITIAL), 트래킹 단계(TRACKING), 및 샘플링 단계(SAMPLING)로 진행될 수 있다.
초기화 단계(INITIAL)에서는 턴-온 레벨의 제 1 스캔 신호(SCAN1)에 의해 제 1 스캔 트랜지스터(T1)가 턴-온 상태가 되며, 이에 따라, 구동 트랜지스터(DRT)의 제 1 노드(N1)는 이동도 센싱을 위한 데이터 전압(Vdata)으로 초기화 된다. 또한, 턴-온 레벨의 제 2 스캔 신호(SCAN2)에 의해, 제 2 스캔 트랜지스터(T2)가 턴-온 상태가 되고, 이 상태에서, 구동 트랜지스터(DRT)의 제 2 노드(N2)는 기준 전압(Vref)으로 초기화 된다.
트래킹 단계(TRACKING)는 구동 트랜지스터(DRT)의 이동도를 트래킹하는 단계이다. 구동 트랜지스터(DRT)의 이동도는 구동 트랜지스터(DRT)의 전류 구동 능력을 나타낼 수 있는데, 트래킹 단계(TRACKING)를 통해 구동 트랜지스터(DRT)의 이동도를 산출할 수 있는 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압을 트래킹 한다.
트래킹 단계(TRACKING)에서는 턴-오프 레벨의 제 1 스캔 신호(SCAN1)에 의해 제 1 스캔 트랜지스터(T1)가 턴-오프 되고, 기준 전압(Vref)이 인가되는 스위치를 차단한다. 이로써, 구동 트랜지스터(DRT)의 제 1 노드(N1) 및 제 2 노드(N2)가 모두 플로팅 되어, 구동 트랜지스터(DRT)의 제 1 노드(N1)와 제 2 노드(N2)의 전압이 모두 상승하게 된다.
특히, 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압은 기준 전압(Vref)으로 초기화되었기 때문에, 기준 전압(Vref)에서부터 상승하기 시작한다. 이 때, 제 2 스캔 트랜지스터(T2)가 턴-온되어 있기 때문에, 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압 상승은 기준 전압 라인(RVL)의 전압 상승으로 이어진다.
샘플링 단계(SAMPLING)에서 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압이 상승하기 시작한 시점으로부터 미리 정해져 있는 일정 시간(Δt)이 경과한 시점에, 데이터 구동 회로(130)에 위치하는 특성값 센싱 회로에서 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압을 검출한다.
이 때, 특성값 센싱 회로에서 검출된 센싱 전압은 기준 전압(Vref)에서 일정 전압(ΔV)만큼 상승된 전압(Vref + ΔV)을 나타내며, 이렇게 검출된 센싱 전압(Vref + ΔV)과 이미 알고 있는 기준 전압(Vref), 그리고 제 2 노드(N2) 전압의 상승 시간(Δt)을 이용하여 구동 트랜지스터(DRT)의 이동도를 계산할 수 있다.
즉, 구동 트랜지스터(DRT)의 이동도는 트래킹 단계(TRACKING)와 샘플링 단계(SAMPLING)를 통해 기준 전압 라인(RVL)의 단위 시간 당 전압 변동량(ΔV/Δt)과 비례한다. 따라서, 구동 트랜지스터(DRT)의 이동도는 기준 전압 라인(RVL)의 전압 파형에서 기울기(Slope)와 비례하게 될 것이다.
도 6은 본 명세서의 일 실시예에 따른 디스플레이 장치에 있어서, 구동 트랜지스터의 문턱 전압과 이동도를 내부 보상하는 경우의 신호 타이밍 다이어그램이다.
도 6을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)에서 구동 트랜지스터(DRT)의 특성값에 대한 내부 보상은 초기화 단계(INITIAL), 문턱 전압 센싱 단계(Vth SENSING), 이동도 보상 단계(u COMPENSATION), 및 발광 단계(EMISSION)로 진행될 수 있다.
초기화 단계(INITIAL)에서는 먼저 하이 레벨의 제 2 스캔 신호(SCAN2)를 입력하여 제 2 스캔 트랜지스터(T2)를 턴-온시켜서 제 2 노드(N2)의 전압, 즉 구동 트랜지스터(DRT)의 소스 노드 전압을 기준 전압(Vref)으로 초기화한다.
이후 제 1 스캔 신호(SCAN1)를 하이 레벨로 공급하여 제 1 스캔 트랜지스터(T1)를 턴-온시키고, 데이터 전압(Vdata)을 제 1 노드(N1) 즉, 구동 트랜지스터(DRT)의 게이트 노드에 인가하여 구동 트랜지스터(DRT)를 턴-온시킨다. 이어서, 데이터 전압(Vdata)을 오프셋 전압(Vos)의 레벨로 낮추게 되면, 제 1 노드(N1)의 전압은 오프셋 전압(Vos)의 레벨이 된다.
문턱 전압 센싱 단계(Vth SENSING)에서 제 2 스캔 신호(SCAN2)를 로우 레벨로 인가하여 제 2 스캔 트랜지스터(T2)를 턴-오프시키면, 구동 트랜지스터(DRT)를 통해 제 2 노드(N2)의 전압이 오프셋 전압(Vos)과 구동 트랜지스터(DRT)의 문턱 전압(Vth)의 차이 전압까지 상승하게 되며, 결국 스토리지 커패시터(Cst)에는 문턱 전압(Vth) 레벨의 전압이 충전된다.
이동도 보상 단계(u COMPENSATION)에서는 디스플레이 패널(110)을 통해 표시하고자 하는 계조, 즉 해당하는 데이터 전압(Vdata)을 인가함으로써, 제 1 노드(N1)를 데이터 전압(Vdata)의 레벨로 상승시킨다. 이에 따라, 제 2 노드(N2)는 구동 트랜지스터(DRT)의 이동도(u) 특성에 따라 서서히 충전되며, 결국, 스토리지 커패시터(Cst)에는 데이터 전압(Vdata)과 문턱 전압(Vth)의 합에서 오프셋 전압(Vos) 및 이동도(u)에 따른 전압 변화량(ΔV)을 뺀 차이 전압이 저장되게 된다.
발광 단계(EMISSION)에는 제 1 스캔 신호(SCAN1)를 로우 레벨로 인가하여 제 1 스캔 트랜지스터(T1)를 턴-오프함으로써, 스토리지 커패시터(Cst)에 저장된 전압 레벨에 의해 구동 트랜지스터(DRT)가 문턱 전압(Vth) 및 이동도(u)가 보정된 전류를 발광 다이오드(EL)에 인가된다.
이러한 내부 보상 또는 외부 보상은 디스플레이 장치(100)에 파워 온 신호가 발생한 이후 디스플레이 구동이 시작되기 전에 진행될 수 있다. 예를 들어, 디스플레이 장치(100)에 파워 온 신호가 인가되면, 타이밍 컨트롤러(140)는 디스플레이 패널(110)을 구동하는데 필요한 파라미터들을 로딩한 후에 디스플레이 구동을 진행한다. 이 때, 디스플레이 패널(110)을 구동하는데 필요한 파라미터에는 이전에 디스플레이 패널(110)에서 진행되었던 특성값 센싱 및 보상에 대한 정보 등이 포함될 수 있으며, 이러한 파라미터 로딩 과정에서 구동 트랜지스터(DRT)의 특성값(문턱 전압 및 이동도)에 대한 센싱 및 보상이 이루어질 수 있다. 이와 같이, 파워 온 신호 발생 이후에 파라미터 로딩 과정에서 특성값 센싱이 이루어지는 프로세스를 온-센싱 프로세스(On-Sensing Process)라고 한다.
또는, 구동 트랜지스터(DRT)의 특성값을 센싱하고 보상하는 구간이 디스플레이 장치(100)의 파워 오프 신호 발생 이후에 진행될 수 있다. 예를 들어, 디스플레이 장치(100)에 파워 오프 신호가 발생되면, 타이밍 컨트롤러(140)는 디스플레이 패널(110)에 공급되는 데이터 전압(Vdata)을 차단하고, 일정 시간 동안 구동 트랜지스터(DRT)의 특성값에 대한 센싱을 수행할 수 있다. 이와 같이, 파워 오프 신호가 발생되어 데이터 전압이 차단된 상태에서 특성값 센싱이 센싱 프로세스를 오프-센싱 프로세스(Off-Sensing Process)라고 한다.
또한, 구동 트랜지스터(DRT)의 특성값에 대한 센싱 및 보상은 디스플레이 구동 중에 실시간으로 진행될 수도 있다. 이러한 센싱 프로세스를 실시간(Real-Time; RT) 센싱 프로세스라고 한다. 실시간 센싱 프로세스의 경우에는, 디스플레이 구동 기간 중에서 블랭크 구간마다 하나 이상의 서브픽셀(SP) 라인에서 하나 이상의 서브픽셀(SP)에 대하여 센싱 프로세스가 진행될 수 있다.
즉, 디스플레이 패널(110)에 영상이 표시되는 디스플레이 구동 기간 중에 1 프레임 내, 또는 n 번째 프레임과 n+1 번째 프레임 사이에는 서브픽셀(SP)에 데이터 전압이 공급되지 않는 블랭크 구간이 존재하며, 이러한 블랭크 구간에, 하나 이상의 서브픽셀(SP)에 대한 특성값 센싱 및 보상을 진행할 수 있다.
이와 같이, 블랭크 구간에 센싱 프로세스가 수행되는 경우, 센싱 프로세스가 수행되는 서브픽셀(SP) 라인은 랜덤하게 선택될 수 있다. 이에 따라, 블랭크 구간에서의 센싱 프로세스가 진행된 후에는 디스플레이 구동 기간에 나타날 수 있는 이상 현상이 완화될 수 있다. 또한, 블랭크 구간 동안 센싱 프로세스가 진행된 후에, 디스플레이 구동 기간에 센싱 프로세스가 진행된 서브픽셀(SP)에 회복 데이터 전압을 공급해 줄 수 있다. 이에 따라, 블랭크 구간에서의 센싱 프로세스 이후 디스플레이 구동 기간에 센싱 프로세스가 완료된 서브픽셀(SP) 라인에서의 이상 현상이 더욱더 완화될 수 있다.
이 때, 구동 트랜지스터(DRT)의 문턱전압 센싱은 구동 트랜지스터(DRT)의 제 2 노드(N2) 전압이 포화되는데 많은 시간이 걸릴 수 있기 때문에, 문턱전압(Vth) 센싱 및 보상은 주로 오프-센싱 프로세스로 진행된다. 반면, 구동 트랜지스터(DRT)의 이동도 센싱은 문턱전압 센싱 프로세스에 비해 상대적으로 짧은 시간이 걸리기 때문에, 이동도 센싱 및 보상은 실시간 센싱 프로세스로 진행될 수 있다.
위에서 설명한 바와 같이, 구동 트랜지스터(DRT)의 특성값을 센싱하는 센싱 프로세스는 초기화 단계(INITIAL)를 진행하기 이전에, 제 1 스캔 트랜지스터(T1) 및 제 2 스캔 트랜지스터(T2)를 턴-오프시키고, 기준 전압 라인(RVL)을 통해 제 2 노드(N2)를 기준 전압(Vref)으로 유지하는 과정이 요구된다.
이 때, 기준 전압(Vref)은 디스플레이 장치(100)에 영상을 표시하는 디스플레이 구동 기간과 특성값을 센싱해서 보상하는 센싱 구동 기간이 교대로 진행될 수 있으므로 항상 하이 레벨로 유지할 수 없으며, 디스플레이 장치(100)의 구동 상태에 따라 하이 레벨 또는 로우 레벨로 변경된다.
그런데, 특성값 센싱을 위해서 제 1 스캔 트랜지스터(T1) 및 제 2 스캔 트랜지스터(T2)가 턴-오프된 상태에서 기준 전압(Vref)이 제 2 노드(N2)에 인가되지 않는 경우에는 기준 전압 라인(RVL)이 플로팅(floating) 상태로 되고, 이로 인해 발광 다이오드(EL)의 애노드 전극 전압이 상승하게 되어, 도 7과 같이 디스플레이 패널(110)의 일부 영역이 발광하게 되는 발광 오류가 발생하게 된다.
본 명세서의 디스플레이 장치(100)는 구동 트랜지스터(DRT)의 특성값을 센싱하는 센싱 프로세스가 진행되기 이전에, 스캔 트랜지스터(T1, T2)가 턴-오프된 상태에서 기준 전압 라인(RVL)에 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)이 유지되도록 함으로써 발광 오류를 방지할 수 있도록 한다.
도 8은 본 명세서의 일 실시예에 따른 디스플레이 장치에서, 발광 오류를 방지하기 위한 개념의 신호 파형도를 예시로 나타낸 도면이다.
도 8을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 특성값을 센싱하기 위한 센싱 프로세스가 진행되기 이전에, 발광 다이오드(EL)를 안정적인 턴-오프 상태로 유지시킴으로써 센싱 프로세스가 시작되는 시점에 나타나는 발광 오류를 방지할 수 있도록 한다.
이를 위해서, 본 명세서의 디스플레이 장치(100)는 제 1 스캔 신호(SCAN1)에 의해서 구동 트랜지스터(DRT)에 온-오프 시점을 제어하는 제 1 스캔 트랜지스터(T1)와 제 2 스캔 신호(SCAN2)에 의해서 발광 다이오드(EL)의 애노드 전극에 대한 센싱 시점을 제어하는 제 2 스캔 트랜지스터(T2)가 턴-오프된 상태에서, 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)이 기준 전압 라인(RVL)을 통해 공급될 수 있도록 한다.
여기에서 제 1 스캔 신호(SCAN1)에 의해서 구동 트랜지스터(DRT)에 온-오프 시점을 제어하는 제 1 스캔 트랜지스터(T1)와 제 2 스캔 신호(SCAN2)에 의해서 발광 다이오드(EL)의 애노드 전극에 대한 센싱 시점을 제어하는 제 2 스캔 트랜지스터(T2)가 스캔 트랜지스터에 해당하며, 도 3에 도시된 서브픽셀(SP)에서 도시된 제 1 스캔 트랜지스터(T1) 및 제 2 스캔 트랜지스터(T2)에 대응될 수 있다.
제 1 스캔 트랜지스터(T1) 및 제 2 스캔 트랜지스터(T2)는 센싱 프로세스가 진행되기 이전에 턴-오프 상태에 있다가 센싱 프로세스가 진행되는 시점에 맞추어 턴-온될 수 있다.
이 때, 제 1 스캔 트랜지스터(T1) 및 제 2 스캔 트랜지스터(T2)가 턴-오프 상태에서 기준 전압 라인(RVL)이 턴-오프되거나 기준 전압 라인(RVL)에 기준 전압(Vref)이 인가되지 않는 경우에는 기준 전압 라인(RVL)이 플로팅 상태가 되고, 인접한 노드와의 커플링으로 인해 기준 전압 라인(RVL)의 전압이 상승하게 되어 발광 오류가 발생할 수 있다.
이를 방지하기 위해서, 센싱 프로세스가 진행되기 이전에 제 1 스캔 트랜지스터(T1) 및 제 2 스캔 트랜지스터(T2)는 턴-오프 상태일 때, 기준 전압 라인(RVL)을 턴-온 상태로 유지하고 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)을 인가함으로써, 발광 다이오드(EL)의 발광 오류를 방지할 수 있다.
따라서, 기준 전압(Vref)은 제 1 스캔 트랜지스터(T1) 및 제 2 스캔 트랜지스터(T2)가 턴-오프되는 시점과 동일하거나 그 보다 앞선 시점에 공급되는 것이 바람직하다.
또한, 제 1 스캔 트랜지스터(T1) 및 제 2 스캔 트랜지스터(T2)가 턴-오프되더라도 기준 전압 라인(RVL)은 일정 시간 동안 턴-온 상태로 유지될 필요가 있다.
따라서, 제 1 스캔 트랜지스터(T1) 및 제 2 스캔 트랜지스터(T2)가 턴-오프된 시점부터 기준 전압 라인(RVL)이 턴-오프되는 시점까지의 시간(Tref) 동안 기준 전압 라인(RVL)에는 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)이 공급되고, 센싱 프로세스가 진행되기 이전에 서브픽셀(SP)이 발광하는 발광 오류를 방지할 수 있다.
특히, 본 명세서의 디스플레이 장치(100)는 도 3에 도시된 바와 같이, 3T1C 구조의 서브픽셀(SP)뿐만 아니라 트랜지스터 또는 커패시터가 추가로 포함되는 다양한 형태의 서브픽셀(SP) 구조에도 동일하게 적용될 수 있다.
아래에서는 본 명세서의 디스플레이 장치(100)에 구성될 수 있는 추가적인 서브픽셀(SP) 구조를 좀 더 살펴보기로 한다.
도 9는 본 명세서의 일 실시예에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 다른 예시 도면이다.
도 9를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)의 서브픽셀(SP)은 발광 다이오드(EL), 구동 트랜지스터(DRT), 제 1 내지 제 3 스캔 트랜지스터(T1, T2, T3), 스토리지 커패시터(Cst) 및 보조 커패시터(Csub)를 포함할 수 있다.
발광 다이오드(EL)는 구동 트랜지스터(DRT)로부터 공급되는 구동 전류에 의해 발광한다. 발광 다이오드(EL)의 애노드 전극과 캐소드 전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 정공 주입층(Hole Injection Layer, HIL), 정공 수송층(Hole Transport Layer, HTL), 발광층(Emission Layer), 전자 수송층(Electron Transport Layer, ETL) 및 전자 주입층(Electron Injection Layer, EIL)을 포함할 수 있다.
발광 다이오드(EL)의 애노드 전극은 구동 트랜지스터(DRT)의 소스 노드인 제 2 노드(N2)에 연결되고, 캐소드 전극은 기저 전압(EVSS)에 연결된다.
구동 트랜지스터(DRT)는 게이트 노드인 제 1 노드(N1)와 소스 노드인 제 2 노드(N2)를 연결하는 스토리지 커패시터(Cst)에 충전되는 전압으로 발광 다이오드(EL)에 인가되는 구동 전류를 제어한다. 이를 위해서 구동 트랜지스터(DRT)의 게이트 노드는 제 1 스캔 트랜지스터(T1)를 통해 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결되고, 드레인 노드는 제 3 스캔 트랜지스터(T3)를 통해 구동 전압(EVDD)이 공급되는 구동 전압 라인(DVL)에 연결된다.
제 3 스캔 트랜지스터(T3)는 발광 라인(EML)을 통해 인가되는 발광 제어신호(EM)에 응답하여, 구동 전압 라인(DVL)과 구동 트랜지스터(DRT) 사이의의 전류 경로를 제어한다. 이를 위해서 제 3 스캔 트랜지스터(T3)의 게이트 노드는 발광 라인(EML)에 연결되고, 드레인 노드는 구동 전압 라인(DVL)에 연결되며, 소스 노드는 구동 트랜지스터(DRT)의 드레인 노드에 연결된다.
제 2 스캔 트랜지스터(T2)는 제 1 게이트 라인(GL1)을 통해 공급되는 제 1 스캔 신호(SCAN1)에 응답하여, 기준 전압 라인(RVL)으로부터 공급되는 기준 전압(Vref)을 제 2 노드(N2)로 제공한다. 이를 위해서 제 2 스캔 트랜지스터(T2)의 게이트 노드는 제 1 게이트 라인(GL1)에 연결되고, 드레인 노드는 기준 전압 라인(RVL)에 연결되며, 소스 노드는 제 2 노드(N2)에 연결된다.
제 1 스캔 트랜지스터(T1)는 제 1 게이트 라인(GL2)을 통해 공급되는 제 2 스캔 신호(SCAN2)에 응답하여, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 게이트 노드에 제공한다. 이를 위해서, 제 1 스캔 트랜지스터(T1)의 게이트 노드는 제 2 게이트 라인(GL2)에 연결되고, 드레인 노드는 데이터 라인(DL)에 연결되며, 소스 노드는 구동 트랜지스터(DRT)의 게이트 노드(N1)에 연결된다.
스토리지 커패시터(Cst)는 제 1 스캔 트랜지스터(T1)를 통해서 데이터 라인(DL)으로부터 공급되는 데이터 전압(Vdata)을 한 프레임 동안 유지하여 구동 트랜지스터(DRT)의 게이트 노드(N1)와 소스 노드(N2)에 전압이 형성되도록 한다. 이를 위해서 스토리지 커패시터(Cst)는 구동 트랜지스터(DRT)의 게이트 노드(N1)와 소스 노드(N2) 사이에 연결된다.
보조 커패시터(Csub)는 구동 전압 라인(DVL)과 제 2 노드(N2) 사이에 연결되며, 제 2 노드(N2)에서 스토리지 커패시터(Cst)와 직렬로 연결되어, 데이터 전압(Vdata)의 효율을 높여준다.
한편, 서브픽셀(SP)에 배치된 트랜지스터는 n-타입 트랜지스터뿐만 아니라 p-타입 트랜지스터로 이루어질 수 있는데, 여기에서는 n-타입 트랜지스터로 구성된 경우를 예시로 나타내고 있다.
제 1 내지 제 3 스캔 트랜지스터(T1 ~ T3)는 스캔 트랜지스터의 일종이다.
이와 같이, 4개의 트랜지스터(DRT, T1, T2, T3)와 2개의 커패시터(Cst, Csub)로 이루어지는 서브픽셀(SP)을 4T2C 구조라고 할 수 있다.
도 10은 본 명세서의 일 실시예에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 또 다른 예시 도면이다.
도 10을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)에서, 서브픽셀(SP)은 제 1 스캔 트랜지스터(T1), 제 2 스캔 트랜지스터(T2), 제 3 스캔 트랜지스터(T3), 제 4 스캔 트랜지스터(T4), 제 5 스캔 트랜지스터(T5), 구동 트랜지스터(DRT) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제 1 스캔 트랜지스터(T1)는 제 1 스캔 신호(SCAN1)에 응답하여 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)을 전달하는 역할을 한다.
제 3 스캔 트랜지스터(T3)는 제 1 스캔 신호(SCAN1)에 응답하여 구동 트랜지스터(DRT)의 게이트 노드(N2)와 소스 노드를 연결하여 구동 트랜지스터(DRT)의 문턱 전압을 센싱하는 역할을 한다.
제 2 스캔 트랜지스터(T2)는 제 2 스캔 신호(SCAN2)에 응답하여 발광 다이오드(EL)의 애노드 전극으로 기준 전압(Vref)을 공급하는 역할을 한다.
제 4 스캔 트랜지스터(T4)는 발광 제어신호(EM)에 응답하여 기준 전압(Vref)을 제 1 스캔 트랜지스터(T1)와 스토리지 커패시터(Cst)가 접속되는 제 1 노드(N1)로 공급하는 역할을 한다.
제 5 스캔 트랜지스터(T5)는 발광 제어신호(EM)에 응답하여 발광 다이오드(EL)의 애노드 전극으로 흐르는 구동 전류를 제어하는 역할을 한다.
스토리지 커패시터(Cst)는 데이터 전압(Vdata)을 저장하는 역할을 한다. 구동 트랜지스터(DRT)는 스토리지 커패시터(Cst)에 저장된 데이터 전압(Vdata)에 따라 구동 전류를 발생시키는 역할을 한다. 보조 커패시터(Csub)는 구동 전압(EVDD)과 발광 다이오드(EL)의 애노드 전극 사이에 연결되어, 발광 다이오드(EL)에 전류가 충전되는 시간을 조절한다.
한편, 서브픽셀(SP)에 배치된 트랜지스터는 n-타입 트랜지스터뿐만 아니라 p-타입 트랜지스터로 이루어질 수 있는데, 여기에서는 p-타입 트랜지스터로 구성된 경우를 예시로 나타내고 있다.
제 1 내지 제 5 스캔 트랜지스터(T1 ~ T5)는 스캔 트랜지스터의 일종이다.
이와 같이, 6개의 트랜지스터(DRT, T1, T2, T3, T4, T5)와 2개의 커패시터(Cst, Csub)로 이루어지는 서브픽셀(SP)을 6T2C 구조라고 할 수 있다.
도 11은 본 명세서의 일 실시예에 따른 디스플레이 장치에서 서브픽셀을 구성하는 회로의 또 다른 예시 도면이다.
도 11을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)에서 서브픽셀(SP)은 발광 다이오드(EL), 구동 트랜지스터(DRT), 제 1 내지 제 6 스캔 트랜지스터(T1 ~ T6) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 다이오드(EL)는 구동 트랜지스터(DRT)로부터 공급되는 구동 전류에 의해 발광한다. 발광 다이오드(EL)의 애노드 전극은 제 4 노드(N4)에 전기적으로 연결되고, 발광 다이오드(EL)의 캐소드 전극은 저전위 구동 전압에 해당하는 기저 전압(EVSS)에 전기적으로 연결될 수 있다.
구동 트랜지스터(DRT)는 게이트 노드와 소스 노드 사이의 전압(Vgs)에 따라 발광 다이오드(EL)에 인가되는 구동 전류를 제어한다.
구동 트랜지스터(DRT)의 소스 노드는 제 1 노드(N1)에 연결되고, 게이트 노드는 제 2 노드(N2)에 연결되며, 드레인 노드는 제 3 노드(N3)에 연결될 수 있다.
제 1 스캔 트랜지스터(T1)는 제 2 노드(N2)와 제 3 노드(N3) 사이에 전기적으로 연결될 수 있다. 즉, 제 1 스캔 트랜지스터(T1)는 구동 트랜지스터(DRT)의 게이트 노드와 드레인 노드 사이에 전기적으로 연결될 수 있다.
제 1 스캔 트랜지스터(T1)의 드레인 노드 또는 소스 노드는 제 2 노드(N2)에 전기적으로 연결되고, 제 1 스캔 트랜지스터(T1)의 소스 노드 또는 드레인 노드는 제 3 노드(N3)에 전기적으로 연결될 수 있다. 제 1 스캔 트랜지스터(T1)의 게이트 노드는 제 2 게이트 라인(GL2)에 전기적으로 연결될 수 있다.
제 1 스캔 트랜지스터(T1)는 제 2 게이트 라인(GL2)을 통해 인가된 제 2 스캔 신호(SCAN2)에 응답하여, 구동 트랜지스터(DRT)의 게이트 노드와 드레인 노드를 전기적으로 연결해줄 수 있다. 여기서, 구동 트랜지스터(DRT)의 게이트 노드와 드레인 노드 사이의 전기적인 연결을 다이오드 커넥션(Diode Connection) 이라고 할 수 있다.
제 2 스캔 트랜지스터(T2)는 데이터 라인(DL)과 제 1 노드(N1) 사이에 전기적으로 연결될 수 있다. 즉, 제 2 스캔 트랜지스터(T2)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 소스 노드 사이에 전기적으로 연결될 수 있다.
제 2 스캔 트랜지스터(T2)의 드레인 노드 또는 소스 노드는 제 1 노드(N1)에 전기적으로연결되고, 제 2 스캔 트랜지스터(T2)의 소스 노드 또는 드레인 노드는 데이터 라인(DL)에 전기적으로 연결될 수 있다. 제 2 스캔 트랜지스터(T2)의 게이트 노드는 제 2 게이트 라인(GL2)에 전기적으로 연결될 수 있다.
제 2 스캔 트랜지스터(T2)는 제 2 게이트 라인(GL2)을 통해 공급된 제 2 스캔 신호(SCAN2)에 응답하여, 데이터 라인(DL)으로부터 공급받는 데이터 전압(Vdata)을 제 1 노드(N1)에 전달해줄 수 있다.
제 1 스캔 트랜지스터(T1)의 게이트 노드와 제 2 스캔 트랜지스터(T2)의 게이트 노드는 동일한 제 2 게이트 라인(GL2)에 공통으로 연결될 수 있다. 따라서, 제 1 스캔 트랜지스터(T1)와 제 2 스캔 트랜지스터(T2)는 함께 온-오프 될 수 있다.
제 3 스캔 트랜지스터(T3)는 구동 전압 라인(DVL)과 제 1 노드(N1) 사이에 전기적으로 연결될 수 있다. 즉, 제 3 스캔 트랜지스터(T3)는 구동 전압 라인(DVL)과 구동 트랜지스터(DRT)의 소스 노드 사이에 전기적으로 연결될 수 있다.
제 3 스캔 트랜지스터(T3)의 소스 노드 또는 드레인 노드는 구동 전압 라인(DVL)에 전기적으로 연결되고, 제 3 스캔 트랜지스터(T3)의 드레인 노드 또는 소스 노드는 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 3 스캔 트랜지스터(T3)의 게이트 노드는 발광 라인(EML)과 전기적으로 연결될 수 있다.
제 3 스캔 트랜지스터(T3)는 발광 라인(EML)을 통해 공급된 발광 제어신호(EM)에 응답하여, 구동 전압(EVDD)을 제 1 노드(N1)에 전달해줄 수 있다.
제 4 스캔 트랜지스터(T4)는 제 3 노드(N3)와 제 4 노드(N4) 사이에 전기적으로 연결될 수 있다. 즉, 제 4 스캔 트랜지스터(T4)는 구동 트랜지스터(DRT)의 드레인 노드와 발광 다이오드(EL)의 애노드 전극 사이에 전기적으로 연결될 수 있다.
제 4 스캔 트랜지스터(T4)의 소스 노드 또는 드레인 노드은 제 3 노드(N3)에 전기적으로 연결되고, 제 4 스캔 트랜지스터(T4)의 드레인 노드 또는 소스 노드는 제 4 노드(N4)에 전기적으로 연결될 수 있다. 제 4 스캔 트랜지스터(T4)의 게이트 노드는 발광 라인(EML)과 전기적으로 연결될 수 있다.
제 4 스캔 트랜지스터(T4)는 발광 라인(EML)을 통해 공급된 발광 제어신호(EM)에 응답하여 제 3 노드(N3)와 제 4 노드(N4) 간의 전류 패스를 형성한다.
제 3 스캔 트랜지스터(T3)의 게이트 노드와 제 4 스캔 트랜지스터(T4)의 게이트 노드는 동일한 발광 라인(EML)에 공통으로 연결될 수 있다. 따라서, 제 3 스캔 트랜지스터(T3)와 제 4 스캔 트랜지스터(T4)는 함께 온-오프 될 수 있다.
제 5 스캔 트랜지스터(T5)는 제 2 노드(N2)와 기준 전압 라인(RVL) 사이에 전기적으로 연결될 수 있다. 즉, 제 5 스캔 트랜지스터(T5)는 구동 트랜지스터(DRT)의 게이트 노드와 기준 전압 라인(RVL) 사이에 전기적으로 연결될 수 있다.
제 5 스캔 트랜지스터(T5)의 소스 노드 또는 드레인 노드는 기준 전압 라인(RVL)에 전기적으로 연결되고, 제 5 스캔 트랜지스터(T5)의 드레인 노드 또는 소스 노드는 제 2 노드(N2)에 전기적으로 연결될 수 있다. 제 5 스캔 트랜지스터(T5)의 게이트 노드는 제 1 게이트 라인(GL1)에 전기적으로 연결될 수 있다.
제 5 스캔 트랜지스터(T5)는 제 1 게이트 라인(GL1)을 통해 공급된 제 1 스캔 신호(SCAN1)에 응답하여 기준 전압(Vref)을 제 2 노드(N2)에 전달해줄 수 있다.
제 6 스캔 트랜지스터(T6)는 기준 전압 라인(RVL)과 제 4 노드(N4) 사이에 전기적으로 연결될 수 있다. 즉, 제 6 스캔 트랜지스터(T6)는 기준 전압 라인(RVL)과 발광 다이오드(EL)의 애노드 전극 사이에 전기적으로 연결될 수 있다.
제 6 스캔 트랜지스터(T6)의 소스 노드 또는 드레인 노드는 기준 전압 라인(RVL)과 전기적으로 연결되고, 제 2 스캔 트랜지스터(T6)의 드레인 노드 또는 소스 노드는 제 4 노드(N4)에 전기적으로 연결될 수 있다. 제 6 스캔 트랜지스터(T6)의 게이트 노드는 제 2 게이트 라인(GL2)에 전기적으로 연결될 수 있다.
제 6 스캔 트랜지스터(T6)는 제 2 게이트 라인(GL2)을 통해 공급된 제 2 스캔 신호(SCAN2)에 응답하여 기준 전압(Vref)을 제 4 노드(N4)에 전달해줄 수 있다.
제 1 내지 제 6 스캔 트랜지스터(T1 ~ T6)는 스캔 트랜지스터의 일종이다.
스토리지 커패시터(Cst)는 제 2 노드(N2)에 전기적으로 연결되는 제 1 플레이트와, 구동 전압 라인(DVL)에 전기적으로 연결되는 제 2 플레이트를 포함할 수 있다.
여기에서, 제 1 게이트 라인(GL1), 제 2 게이트 라인(GL2) 및 발광 라인(EML)은 모두 일종의 게이트 라인(GL)에 해당하며, 발광 제어신호(EM)는 일종의 스캔 신호에 해당한다. 다시 말해서, 제 1 스캔 신호(SCAN1) 및 제 2 스캔 신호(SCAN2)는 각각 제 1 유형의 스캔 신호에 해당하고, 발광 제어신호(EM)는 제 2 유형의 스캔 신호에 해당한다고 할 수 있다.
이에 따라, 제 1 유형의 스캔 신호를 공급받는 트랜지스터(T1, T2, T5, T6)를 제 1 유형의 트랜지스터라고 하고, 제 2 유형의 스캔 신호를 공급받는 트랜지스터(T3, T4)를 제 2 유형의 트랜지스터라고 할 수 있다.
한편, 서브픽셀(SP)에 배치된 트랜지스터는 n-타입 트랜지스터뿐만 아니라 p-타입 트랜지스터로 이루어질 수 있는데, 여기에서는 p-타입 트랜지스터로 구성된 경우를 예시로 나타내고 있다.
위에서는 다양한 구조의 서브픽셀(SP) 회로를 예시로 나타내었으며, 서브픽셀(SP)을 구성하는 트랜지스터와 커패시터의 구조 및 개수는 다양하게 변경될 수 있을 것이다. 한편, 복수의 서브픽셀(SP) 각각이 동일한 구조로 되어 있을 수도 있고, 복수의 서브픽셀(SP) 중 일부는 다른 구조로 되어 있을 수도 있다.
본 명세서의 디스플레이 장치(100)는 구동 트랜지스터(DRT)의 특성값을 센싱하는 센싱 프로세스가 진행되기 이전에, 스캔 트랜지스터가 턴-오프된 상태에서 기준 전압 라인(RVL)이 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)이 유지되도록 하기 위해서, 게이트 라인(GL)에 인가되는 스캔 신호(SCAN) 신호의 타이밍에 맞추어서 기준 전압 라인(RVL)에 인가되는 기준 전압(Vref)의 타이밍을 제어함으로써 발광 오류를 방지할 수 있다.
도 12는 본 명세서의 일 실시예에 따른 디스플레이 장치에서, 기준 전압 라인에 인가되는 기준 전압의 타이밍을 제어하는 데이터 구동 회로의 일부 구성을 나타낸 도면이다.
도 12를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)에서, 디스플레이 패널(110)로 연장되는 데이터 라인(DL)에는 데이터 전압(Vdata)을 디스플레이 패널(110)로 인가하는 시점과 차단하는 시점을 제어하기 위한 적어도 하나의 구동 스위치(SWd1, SWd2)가 배치될 수 있다.
이 때, 하나의 데이터 라인(DL)에는 하나의 구동 스위치가 배치될 수도 있지만, 단선 등의 불량이나 능동 제어를 위해서 하나의 데이터 라인(DL)에 둘 이상의 데이터 전압 스위치(SWd1, SWd2)가 배치될 수 있다. 여기에서는 하나의 데이터 라인(DL)에 두 개의 데이터 전압 스위치(SWd1, SWd2)가 배치된 경우를 예시로 나타내고 있다.
한편, 데이터 라인(DL)에 배치된 적어도 하나의 데이터 전압 스위치(SWd1, SWd2)는 각각의 스위치 제어 신호(CTRLd1, CTRLd2)에 의하여 온-오프가 제어된다. 예를 들어, 2개의 데이터 전압 스위치(SWd1, SWd2) 모두가 턴-오프된 경우에는 디스플레이 패널(110)에 인가되는 데이터 전압(Vdata)이 차단되지만, 2개의 데이터 전압 스위치(SWd1, SWd2) 중 하나 이상이 턴-온된 경우에는 디스플레이 패널(110)에 해당하는 데이터 전압(Vdata)이 인가될 수 있다.
또한, 디스플레이 패널(110)로 연장되는 기준 전압 라인(RVL)에는 기준 전압(Vref)을 인가하는 시점과 차단하는 시점을 제어하기 위한 적어도 하나의 기준 전압 스위치(SWr1, SWr2)가 배치될 수 있다.
이 때, 하나의 기준 전압 라인(RVL)에는 하나의 기준 전압 스위치가 배치될 수도 있지만, 단선 등의 불량이나 능동 제어를 위해서 하나의 기준 전압 라인(RVL)에 둘 이상의 기준 전압 스위치(SWr1, SWr2)가 배치될 수 있다. 여기에서는 하나의 기준 전압 라인(RVL)에 두 개의 기준 전압 스위치(SWr1, SWr2)가 배치된 경우를 예시로 나타내고 있다.
한편, 기준 전압 라인(RVL)에 배치된 적어도 하나의 기준 전압 스위치(SWr1, SWr2)는 각각의 스위치 제어 신호(CTRLr1, CTRLr2)에 의하여 온-오프가 제어된다. 예를 들어, 2개의 기준 전압 스위치(SWr1, SWr2) 모두가 턴-오프된 경우에는 디스플레이 패널(110)에 인가되는 기준 전압(Vref)이 차단되지만, 2개의 기준 전압 스위치(SWr1, SWr2) 중 하나 이상이 턴-온된 경우에는 디스플레이 패널(110)에 기준 전압(Vref)이 인가될 수 있다.
따라서, 본 명세서의 디스플레이 장치(100)는 데이터 구동 회로(130)에 배치된 기준 전압 스위치(SWr1, SWr2)의 온-오프 시점을 제어함으로써, 게이트 라인(GL)에 인가되는 스캔 신호(SCAN)의 타이밍에 맞추어서 기준 전압 라인(RVL)에 인가되는 기준 전압(Vref)의 타이밍을 제어할 수 있다.
도 13은 본 명세서의 일 실시예에 따른 디스플레이 장치에서, 기준 전압 스위치의 제어 신호를 생성하는 구조의 예시를 나타낸 도면이다.
도 13을 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 기준 전압 라인(RVL)에 연결된 기준 전압 스위치(SWr1, SWr2)를 제어하기 위한 스위치 제어 신호(CTRLr1, CTRLr2)를 타이밍 컨트롤러(140)에서 생성하는 경우를 예시로 나타내고 있다.
스위치 제어 신호(CTRLr1, CTRLr2)를 생성하기 위해서, 타이밍 컨트롤러(140)는 제 1 내지 제 3 제어 신호(CTRL1, CTRL2, CTRL3)를 출력한다. 제 1 제어 신호(CTRL1)은 기준 전압 라인(RVL)에 연결된 제 1 기준 전압 스위치(SWr1)를 제어하기 위한 제 1 스위치 제어 신호(CTRLr1)를 생성하기 위한 신호이며, 제 2 제어 신호(CTRL2)은 동일한 기준 전압 라인(RVL)에 연결된 제 2 기준 전압 스위치(SWr2)를 제어하기 위한 제 2 스위치 제어 신호(CTRLr2)를 생성하기 위한 신호이다.
이 때, 제 1 기준 전압 스위치(SWr1)와 제 2 기준 전압 스위치(SWr2)는 동일한 기준 전압 라인(RVL)에 병렬로 연결되기 때문에, 제 1 기준 전압 스위치(SWr1)와 제 2 기준 전압 스위치(SWr2)가 동시에 턴-오프된 경우에만 기준 전압 라인(RVL)의 기준 전압(Vref)이 차단된다.
제 3 제어 신호(CTRL3)는 제 2 제어 신호(CTRL2)에 의해 생성되는 제 2 스위치 제어 신호(CTRLr2)의 하이 레벨 생성 시점을 제어하기 위한 신호이다.
제 2 제어 신호(CTRL2) 및 제 3 제어 신호(CTRL3)는 논리 회로(142)에 인가되며, 논리 회로(142)의 로직에 의해서 출력 신호가 생성된다. 논리 회로(142)가 AND 게이트인 경우, 제 2 제어 신호(CTRL2) 및 제 3 제어 신호(CTRL3)가 모두 하이 레벨인 경우에만 논리 회로(142)의 출력 신호가 하이 레벨로 발생한다. 따라서, 타이밍 컨트롤러(140)는 제 3 제어 신호(CTRL3)의 출력 시점을 제어함으로써, 제 2 스위치 제어 신호(CTRLr2)이 하이 레벨로 변경되는 시점을 제어할 수 있다.
레벨 시프터(144)는 제 1 제어 신호(CTRL1) 및 논리 회로(142)의 출력 신호를 입력받고, 제 1 기준 전압 스위치(SWr1)와 제 2 기준 전압 스위치(SWr2)의 제어를 위한 레벨로 변경된 제 1 스위치 제어 신호(CTRLr1) 및 제 2 스위치 제어 신호(CTRLr2)를 출력할 수 있다.
이 때, 제 1 스위치 제어 신호(CTRLr1) 및 제 2 스위치 제어 신호(CTRLr2)를 생성하는데 있어서, 레벨 시프터(144)는 생략될 수도 있을 것이다.
도 14는 본 명세서의 일 실시예에 따른 디스플레이 장치에서, 서브픽셀의 발광 오류를 방지하기 위한 신호 파형도를 예시로 나타낸 도면이다.
도 14를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)는 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 특성값을 센싱하기 위한 센싱 프로세스가 진행되기 이전에, 발광 다이오드(EL)를 안정적인 턴-오프 상태로 유지시킴으로써 센싱 프로세스가 시작되는 시점에 나타나는 발광 오류를 방지할 수 있도록 한다.
여기에서는 도 10에 도시된 서브픽셀(SP)과 같이, p-타입 트랜지스터로 이루어진 경우로서, 로우 레벨의 신호에 의해서 p-타입 트랜지스터가 턴-온되는 경우를 나타낸다.
본 명세서의 디스플레이 장치(100)는 제 1 스캔 신호(SCAN1)에 의해서 구동 트랜지스터(DRT)에 온-오프 시점을 제어하는 제 1 스캔 트랜지스터(T1)와 제 2 스캔 신호(SCAN2)에 의해서 발광 다이오드(EL)의 애노드 전극에 대한 센싱 시점을 제어하는 제 2 스캔 트랜지스터(T2)가 턴-오프된 상태에서, 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)이 기준 전압 라인(RVL)을 통해 공급될 수 있도록 한다.
여기에서 제 1 스캔 신호(SCAN1)에 의해서 구동 트랜지스터(DRT)의 온-오프 시점을 제어하는 제 1 스캔 트랜지스터(T1)와 제 2 스캔 신호(SCAN2)에 의해서 발광 다이오드(EL)의 애노드 전극에 대한 센싱 시점을 제어하는 제 2 스캔 트랜지스터(T2)는 스캔 트랜지스터에 해당한다.
앞에서 설명한 바와 같이, 제 1 제어 신호(CTRL1)는 기준 전압 라인(RVL)에 연결된 제 1 기준 전압 스위치(SWr1)를 제어하기 위한 제 1 스위치 제어 신호(CTRLr1)를 생성하기 위한 신호이며, 제 2 제어 신호(CTRL2)는 동일한 기준 전압 라인(RVL)에 연결된 제 2 기준 전압 스위치(SWr2)를 제어하기 위한 제 2 스위치 제어 신호(CTRLr2)를 생성하기 위한 신호이다.
제 3 제어 신호(CTRL3)는 제 2 제어 신호(CTRL2)에 의해 생성되는 제 2 스위치 제어 신호(CTRLr2)의 하이 레벨 생성 시점을 제어하기 위한 신호이다.
따라서, 제 1 기준 전압 스위치(SWr1)와 제 2 기준 전압 스위치(SWr2)는 동일한 기준 전압 라인(RVL)에 병렬로 연결되기 때문에, 제 1 기준 전압 스위치(SWr1)와 제 2 기준 전압 스위치(SWr2)가 동시에 턴-오프된 경우에만 기준 전압 라인(RVL)의 기준 전압(Vref)이 차단된다.
이에 따라, 제 1 스위치 제어 신호(CTRLr1)는 제 1 제어 신호(CTRL)의 레벨 변동에 따라 하이 레벨 또는 로우 레벨로 인가된다.
또한, 제 2 제어 신호(CTRL2) 및 제 3 제어 신호(CTRL3)가 입력되는 논리 회로(142)에 의해서, 제 2 제어 신호(CTRL2) 및 제 3 제어 신호(CTRL3)가 모두 하이 레벨로 인가되는 시점에 하이 레벨의 제 2 스위치 제어 신호(CTRLr2)가 생성된다.
따라서, 동일한 기준 전압 라인(RVL)에 연결된 제 1 기준 전압 스위치(SWr1)는 제 1 스위치 제어 신호(CTRLr1)가 하이 레벨로 인가되는 시점에 턴-오프되지만, 제 2 기준 전압 스위치(SWr2)는 제 2 제어 신호(CTRL2) 및 제 3 제어 신호(CTRL3)가 모두 하이 레벨로 인가되는 시점에 턴-오프된다.
이에 따라, 타이밍 컨트롤러(140)가 제 3 제어 신호(CTRL3)를 하이 레벨로 출력하는 시점을 제어함으로써, 기준 전압 라인(RVL)을 턴-오프시키는 시점을 결정할 수 있다.
따라서, 타이밍 컨트롤러(140)에서 제 3 제어 신호(CTRL3)의 하이 레벨 시점을 제 1 제어 신호(CTRL1) 및 제 2 제어 신호(CTRL2)보다 일정 시간만큼 늦게 생성하는 경우, 제 1 스위치 제어 신호(CTRLr2)가 하이 레벨로 변경되는 시점이 지연되고 그 결과 기준 전압 라인(RVL)이 턴-오프되는 시점을 지연시킬 수 있게 된다.
이와 같이, 스캔 신호(SCAN1, SCAN2)에 의해서 스캔 트랜지스터(T1, T2)가 턴-오프되더라도 그로부터 일정 시간동안 기준 전압 라인(RVL)이 턴-온 상태로 유지되고, 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)을 공급함으로써, 기준 전압 라인(RVL)이 플로팅 상태에서 나타나는 발광 오류를 방지할 수 있게 된다.
도 15는 본 명세서의 일 실시예에 따른 디스플레이 장치의 구동 방법을 나타낸 흐름도이다.
도 15를 참조하면, 본 명세서의 일 실시예에 따른 디스플레이 장치(100)의 구동 방법은 특성값 센싱 프로세스를 진행하기 전에 스캔 트랜지스터를 턴-오프 상태로 변경하는 단계(S100)와, 스캔 트랜지스터가 턴-오프된 상태에서 일정 시간 동안 기준 전압 라인(RVL)을 턴-온 상태로 유지하는 단계(S200)와, 기준 전압 라인(RVL)이 턴-온 상태인 동안 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)을 공급하는 단계(S300)와, 일정 시간이 경과한 시점에 기준 전압 라인(RVL)을 턴-오프 상태로 변경하는 단계(S400)를 포함할 수 있다.
특성값 센싱 프로세스를 진행하기 전에 스캔 트랜지스터를 턴-오프 상태로 변경하는 단계(S100)는 구동 트랜지스터(DRT)의 특성값 센싱 및 보상을 위해서, 구동 트랜지스터(DRT)의 동작 시점을 제어하거나 발광 다이오드(EL)의 애노드 전극에 대한 전압 센싱 시점을 제어하기 위하여, 게이트 라인(GL)을 통해 스캔 신호(SCAN) 또는 발광 신호(EM)가 인가되는 적어도 하나의 스캔 트랜지스터를 턴-오프 상태로 변경하는 과정이다.
스캔 트랜지스터가 턴-오프된 상태에서 일정 시간 동안 기준 전압 라인(RVL)을 턴-온 상태로 유지하는 단계(S200)는 스캔 트랜지스터가 턴-오프된 상태에서 기준 전압 라인(RVL)이 플로팅 상태가 되는 것을 차단하고, 일정한 레벨의 기준 전압(Vref)을 인가할 수 있도록 기준 전압 라인(RVL)에 연결된 적어도 하나의 기준 전압 스위치(SWr1 또는 SWr2)를 턴-온시켜서 기준 전압 라인(RVL)을 턴-온 상태로 유지하는 과정이다.
기준 전압 라인(RVL)이 턴-온 상태인 동안 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)을 공급하는 단계(S300)는 적어도 하나의 기준 전압 스위치(SWr1 또는 SWr2)를 턴-온시킴으로써 기준 전압 라인(RVL)이 턴-온된 상태에서 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)을 공급함으로써, 발광 다이오드(EL)를 턴-오프 상태로 유지하는 과정이다.
이에 따라, 특성값 센싱 프로세스를 진행하기 전에 스캔 트랜지스터를 턴-오프된 상태에서 발광 다이오드(EL)는 턴-오프 상태를 유지하기 때문에, 커플링에 의한 전압 상승을 차단하고 발광 다이오드(EL)의 발광 불량을 방지할 수 있다.
일정 시간이 경과한 시점에 기준 전압 라인(RVL)을 턴-오프 상태로 변경하는 단계(S400)는 구동 트랜지스터(DRT)의 특성값 센싱을 위해서 기준 전압 라인(RVL)을 턴-오프시키는 과정이다.
이와 같이, 본 명세서의 디스플레이 장치(100)는 구동 트랜지스터(DRT)의 특성값을 센싱하는 센싱 프로세스가 진행되기 이전에, 스캔 트랜지스터가 턴-오프된 상태에서 기준 전압 라인(RVL)에 발광 다이오드(EL)를 턴-오프시키는 레벨의 기준 전압(Vref)이 유지되도록 함으로써 발광 오류를 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치
110: 디스플레이 패널
120: 게이트 구동 회로
130: 데이터 구동 회로
140: 타이밍 컨트롤러
142: 논리 회로
144: 레벨 시프터
150: 파워 관리 집적 회로
160: 메인 파워 관리 회로
170: 세트 보드

Claims (12)

  1. 복수의 게이트 라인, 복수의 데이터 라인, 복수의 기준 전압 라인 및 복수의 서브픽셀이 배치된 디스플레이 패널;
    상기 복수의 게이트 라인에 스캔 신호를 제공하는 게이트 구동 회로;
    상기 복수의 데이터 라인에 데이터 전압을 제공하고, 상기 복수의 기준 전압 라인에 공급되는 기준 전압을 제어하기 위한 적어도 하나의 기준 전압 스위치를 포함하는 데이터 구동 회로; 및
    상기 게이트 구동 회로와 상기 데이터 구동 회로를 제어하며, 상기 복수의 서브픽셀의 특성값을 센싱하는 센싱 프로세스가 진행되기 이전에, 상기 복수의 서브픽셀에 배치된 적어도 하나의 스캔 트랜지스터가 턴-오프된 상태에서 상기 기준 전압 라인에 발광 소자를 턴-오프시키는 레벨의 기준 전압이 유지되도록 제어하는 타이밍 컨트롤러를 포함하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 서브픽셀은
    상기 발광 소자;
    상기 발광 소자에 전류를 제공하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드와 상기 데이터 라인 사이에 전기적으로 연결된 제 1 스캔 트랜지스터;
    상기 구동 트랜지스터의 소스 노드 또는 드레인 노드와 기준 전압 라인 사이에 전기적으로 연결된 제 2 스캔 트랜지스터; 및
    상기 제 1 스캔 트랜지스터의 게이트 노드, 및 소스 노드 또는 드레인 노드 사이에 전기적으로 연결되는 스토리지 커패시터를 포함하는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 서브픽셀은
    상기 발광 소자;
    상기 발광 소자에 전류를 제공하는 구동 트랜지스터;
    게이트 노드가 제 1 게이트 라인에 연결되고, 드레인 노드가 상기 데이터 라인에 연결되며, 소스 노드는 상기 구동 트랜지스터의 게이트 노드에 연결된 제 1 스캔 트랜지스터;
    게이트 노드가 제 2 게이트 라인에 연결되고, 드레인 노드가 상기 기준 전압 라인에 연결되며, 소스 노드가 상기 구동 트랜지스터의 소스 노드에 연결된 제 2 스캔 트랜지스터;
    게이트 노드가 발광 라인에 연결되고, 드레인 노드가 구동 전압 라인에 연결되며, 소스 노드가 상기 구동 트랜지스터의 드레인 노드에 연결된 제 3 스캔 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드와 소스 노드 사이에 연결된 스토리지 커패시터; 및
    상기 구동 전압 라인과 상기 구동 트랜지스터의 소스 노드 사이에 연결된 보조 커패시터를 포함하는 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 서브픽셀은
    상기 발광 소자;
    상기 발광 소자에 전류를 제공하는 구동 트랜지스터;
    제 1 스캔 신호에 응답하여 상기 데이터 라인을 통해 공급된 데이터 전압을 전달하는 제 1 스캔 트랜지스터;
    제 2 스캔 신호에 응답하여 상기 발광 소자의 애노드 전극으로 상기 기준 전압을 공급하는 제 2 스캔 트랜지스터;
    상기 제 1 스캔 신호에 응답하여 상기 구동 트랜지스터의 게이트 노드와 소스 노드를 연결하는 제 3 스캔 트랜지스터;
    발광 제어신호에 응답하여 상기 기준 전압을 상기 제 1 스캔 트랜지스터와 스토리지 커패시터가 접속되는 제 1 노드로 공급하는 제 4 스캔 트랜지스터;
    발광 제어신호에 응답하여 상기 발광 소자의 애노드 전극으로 흐르는 구동 전류를 제어하는 제 5 스캔 트랜지스터;
    상기 구동 트랜지스터와 상기 제 1 스캔 트랜지스터 사이에 연결된 상기 스토리지 커패시터; 및
    상기 구동 전압 라인과 상기 발광 소자의 애노드 전극 사이에 연결된 보조 커패시터를 포함하는 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 서브픽셀은
    상기 발광 소자;
    상기 발광 소자에 전류를 제공하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드와 드레인 노드 사이에 연결된 제 1 스캔 트랜지스터;
    상기 데이터 라인과 상기 구동 트랜지스터의 소스 노드 사이에 연결된 제 2 스캔 트랜지스터;
    구동 전압 라인과 상기 구동 트랜지스터의 소스 노드 사이에 연결된 제 3 스캔 트랜지스터;
    상기 구동 트랜지스터의 드레인 노드와 상기 발광 소자의 애노드 전극 사이에 연결된 제 4 스캔 트랜지스터;
    상기 구동 트랜지스터의 게이트 노드와 상기 기준 전압 라인 사이에 연결된 제 5 스캔 트랜지스터;
    상기 기준 전압 라인과 상기 발광 소자의 애노드 전극 사이에 연결된 제 6 스캔 트랜지스터; 및
    상기 구동 전압 라인과 상기 제 5 스캔 트랜지스터 사이에 연결된 스토리지 커패시터를 포함하는 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 데이터 구동 회로는
    상기 복수의 기준 전압 라인 중 하나의 기준 전압 라인에 연결된 제 1 기준 전압 스위치; 및
    상기 하나의 기준 전압 라인을 통해 상기 제 1 기준 전압 스위치와 병렬로 연결된 제 2 기준 전압 스위치를 포함하는 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 타이밍 컨트롤러로부터 제 2 제어 신호 및 제 3 제어 신호를 입력받는 논리 회로; 및
    상기 타이밍 컨트롤러로부터 제 1 제어 신호 및 상기 논리 회로의 출력 신호를 입력받아, 상기 제 1 기준 전압 스위치 및 상기 제 2 기준 전압 스위치를 제어하는 제 1 스위치 제어 신호 및 제 2 스위치 제어 신호를 출력하는 레벨 시프터를 포함하는 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 복수의 서브픽셀의 특성값은
    상기 구동 트랜지스터의 문턱 전압 또는 이동도인 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 센싱 프로세스는
    파워 온 신호 발생 이후에 파라미터 로딩 과정에서 특성값 센싱이 이루어지는 온-센싱 프로세스;
    파워 오프 신호가 발생되어 상기 데이터 전압이 차단된 상태에서 특성값 센싱이 이루어지는 오프-센싱 프로세스; 및
    디스플레이 구동 기간 중에서 블랭크 구간마다 특성값 센싱이 이루어지는 실시간 센싱 프로세스 중 적어도 하나를 포함하는 디스플레이 장치.
  10. 복수의 게이트 라인, 복수의 데이터 라인, 복수의 기준 전압 라인 및 복수의 서브픽셀이 배치된 디스플레이 패널과, 상기 복수의 게이트 라인에 스캔 신호를 제공하는 게이트 구동 회로와, 상기 복수의 데이터 라인에 데이터 전압을 제공하며, 상기 복수의 기준 전압 라인에 공급되는 기준 전압을 제어하기 위한 적어도 하나의 기준 전압 스위치가 구비된 데이터 구동 회로를 포함하는 디스플레이 장치의 구동 방법에 있어서,
    특성값 센싱 프로세스를 진행하기 전에 스캔 트랜지스터를 턴-오프 상태로 변경하는 단계;
    상기 스캔 트랜지스터가 턴-오프된 상태에서 일정 시간 동안 상기 기준 전압 라인을 턴-온 상태로 유지하는 단계;
    상기 기준 전압 라인이 턴-온 상태인 동안 발광 소자를 턴-오프시키는 레벨의 기준 전압을 공급하는 단계; 및
    상기 일정 시간이 경과한 시점에 상기 기준 전압 라인을 턴-오프 상태로 변경하는 단계를 포함하는 디스플레이 장치의 구동 방법.
  11. 제 10 항에 있어서,
    상기 데이터 구동 회로는
    상기 복수의 기준 전압 라인 중 하나의 기준 전압 라인에 연결된 제 1 기준 전압 스위치과, 상기 하나의 기준 전압 라인을 통해 상기 제 1 기준 전압 스위치와 병렬로 연결된 제 2 기준 전압 스위치를 포함하고,
    제 2 제어 신호 및 제 3 제어 신호를 제공받는 논리 회로의 출력 신호와 제 1 제어 신호를 입력받아, 상기 제 1 기준 전압 스위치 및 상기 제 2 기준 전압 스위치를 제어하는 제 1 스위치 제어 신호 및 제 2 스위치 제어 신호를 출력하는 레벨 시프터를 포함하는 디스플레이 장치의 구동 방법.
  12. 제 10 항에 있어서,
    상기 센싱 프로세스는
    파워 온 신호 발생 이후에 파라미터 로딩 과정에서 특성값 센싱이 이루어지는 온-센싱 프로세스;
    파워 오프 신호가 발생되어 상기 데이터 전압이 차단된 상태에서 특성값 센싱이 이루어지는 오프-센싱 프로세스; 및
    디스플레이 구동 기간 중에서 블랭크 구간마다 특성값 센싱이 이루어지는 실시간 센싱 프로세스 중 적어도 하나를 포함하는 디스플레이 장치의 구동 방법.
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