KR20210083827A - 전계 발광 표시장치 - Google Patents

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Abstract

본 명세서의 실시예에 따른 전계 발광 표시장치는 복수의 픽셀들을 갖는다. 이 픽셀들 각각은 제1 노드에 연결된 게이트전극과 제3 노드에 연결된 소스전극과 제4 노드에 연결된 드레인전극을 가지며, 상기 제3 노드에 고전위 픽셀전압이 인가될 때 데이터 전압에 상응하는 픽셀 전류를 생성하는 구동 트랜지스터; 상기 제4 노드와 저전위 픽셀전압의 입력단 사이에 연결된 발광 소자; 상기 제1 노드와 제2 노드 사이에 연결된 제1 커패시터와, 상기 제2 노드와 상기 고전위 픽셀전압의 입력단 사이에 연결된 제2 커패시터와, 복수의 스위칭 트랜지스터들을 갖는 내부 보상부; 및 상기 제1 및 제4 노드들에 초기화전압이 인가되는 상기 초기화 기간과 상기 제2 노드에 상기 데이터전압이 인가되는 상기 데이터 기입 기간 사이의 킥백 보상 기간에서, 상기 제1 노드에 상기 초기화전압보다 높은 직류 전압을 인가하여 상기 제1 스캔 신호의 폴링 에지에 따라 상기 초기화전압보다 낮아진 상기 제1 노드의 전압을 상기 초기화전압 근처로 상승시키는 킥백 보상 트랜지스터를 포함한다.

Description

전계 발광 표시장치{Electroluminescence Display Device}
이 명세서는 전계 발광 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 전계 발광 표시장치로 나뉘어진다. 전계 발광 표시장치의 각 픽셀들은 스스로 발광하는 발광 소자를 포함하며, 영상 데이터의 계조에 따라 발광 소자의 발광량을 제어하여 휘도를 조절한다. 각 픽셀 회로는, 발광 소자에 픽셀 전류를 공급하는 구동 트랜지스터와, 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위칭 트랜지스터와 커패시터를 더 포함할 수 있다. 스위칭 트랜지스터와 커패시터 등은 구동 트랜지스터의 문턱전압 변화를 보상할 수 있는 연결 구조로 설계되어 보상회로의 기능을 가질 수 있다.
구동 트랜지스터에서 생성되는 픽셀 전류는 구동 트랜지스터의 문턱전압과 게이트-소스 간 전압에 따라 결정된다. 이러한 전계 발광 표시장치에서 원하는 휘도를 구현하기 위해서는, 첫째 구동 트랜지스터의 게이트-소스 간 전압이 프로그래밍될 때 스캔 신호에 의해 구동 트랜지스터의 게이트전압에 가해지는 킥백(Kick-Back) 영향이 적절히 보상되어야 하고, 둘째 구동 트랜지스터의 문턱전압 변화가 픽셀 전류에 영향을 미치지 않도록 보상회로가 최적으로 설계되어야 하고, 셋째 발광 소자가 발광하는 동안에도 구동 트랜지스터의 게이트전압이 프로그래밍된 전압으로 일정하게 유지되어야 한다.
따라서, 본 명세서에 개시된 실시예는 이러한 상황을 감안한 것으로, 구동 트랜지스터의 게이트-소스 간 전압이 프로그래밍될 때 스캔 신호에 의해 구동 트랜지스터의 게이트전압에 가해지는 킥백 영향이 보상되도록 함과 아울러, 구동 트랜지스터의 문턱전압 변화가 보상되도록 한 전계 발광 표시장치를 제공한다.
또한, 명세서에 개시된 실시예는 발광 소자가 발광하는 동안에도 구동 트랜지스터의 게이트전압이 프로그래밍된 전압으로 일정하게 유지되도록 한 전계 발광 표시장치를 제공한다.
본 명세서의 실시예에 따른 전계 발광 표시장치는 복수의 픽셀들을 갖는다. 이 픽셀들 각각은 제1 노드에 연결된 게이트전극과 제3 노드에 연결된 소스전극과 제4 노드에 연결된 드레인전극을 가지며, 상기 제3 노드에 고전위 픽셀전압이 인가될 때 데이터 전압에 상응하는 픽셀 전류를 생성하는 구동 트랜지스터; 상기 제4 노드와 저전위 픽셀전압의 입력단 사이에 연결된 발광 소자; 상기 제1 노드와 제2 노드 사이에 연결된 제1 커패시터와, 상기 제2 노드와 상기 고전위 픽셀전압의 입력단 사이에 연결된 제2 커패시터와, 복수의 스위칭 트랜지스터들을 갖는 내부 보상부; 및 상기 제1 및 제4 노드들에 초기화전압이 인가되는 상기 초기화 기간과 상기 제2 노드에 상기 데이터전압이 인가되는 상기 데이터 기입 기간 사이의 킥백 보상 기간에서, 상기 제1 노드에 상기 초기화전압보다 높은 직류 전압을 인가하여 상기 제1 스캔 신호의 폴링 에지에 따라 상기 초기화전압보다 낮아진 상기 제1 노드의 전압을 상기 초기화전압 근처로 상승시키는 킥백 보상 트랜지스터를 포함한다.
본 명세서에 개시된 실시예는 픽셀 회로 내에 킥백 보상 트랜지스터를 더 포함시킴으로써, 구동 트랜지스터의 게이트-소스 간 전압이 프로그래밍될 때 스캔 신호에 의해 구동 트랜지스터의 게이트전압에 가해지는 킥백 영향이 보상되도록 하여 화질을 향상시킬 수 있다.
본 명세서에 개시된 실시예는 픽셀 회로에 내부 보상부를 포함시킴으로써, 구동 트랜지스터의 문턱전압 변화가 픽셀 전류에 반영되지 않도록 하여 화질을 향상시킬 수 있다.
명세서에 개시된 실시예는 구동 트랜지스터의 게이트전극에 직/간접적으로 연결된 스위칭 트랜지스터들을 오프 특성이 좋은 산화물 트랜지스터로 구현함으로써, 발광 소자가 발광하는 동안에도 구동 트랜지스터의 게이트전압이 프로그래밍된 전압으로 일정하게 유지되도록 하여 화질을 향상시킬 수 있다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 블록도이다.
도 2는 도 1의 전계 발광 표시장치가 LRR(Low Refresh Rate) 구동(또는 저속 구동)할 수 있는 것을 보여준다.
도 3은 도 1의 전계 발광 표시장치에 포함된 일 픽셀의 등가회로도이다.
도 4는 도 3의 픽셀에 포함된 킥백 보상 트랜지스터의 작용, 효과를 설명하기 위한 시뮬레이션 도면이다.
도 5는 P1 구간에서의 픽셀의 동작을 설명하기 위한 도면이다.
도 6은 P2 구간에서의 픽셀의 동작을 설명하기 위한 도면이다.
도 7은 P3 구간에서의 픽셀의 동작을 설명하기 위한 도면이다.
도 8은 P4 구간에서의 픽셀의 동작을 설명하기 위한 도면이다.
도 9는 P6 구간에서의 픽셀의 동작을 설명하기 위한 도면이다.
도 10은 P1~P6 구간들에서 제1 내지 제4 노드들의 전압 변화를 보여주는 도면이다.
도 11 내지 도 14는 도 3의 픽셀에 포함된 킥백 보상 트랜지스터와 관련된 다양한 실시예들을 보여주는 도면들이다.
이하 첨부된 도면을 참조하여 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 이 명세서 내용과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 불필요하게 내용 이해를 흐리게 하거나 방해할 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
전계 발광 표시장치에서 픽셀 회로와 게이트 구동 회로는 N 채널 트랜지스터(NMOS)와 P 채널 트랜지스터(PMOS) 중 하나 이상을 포함할 수 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. N 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. N 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. P 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. P 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
픽셀들에 인가되는 스캔 신호(또는 게이트 신호)는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. N 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. P 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.
전계 발광 표시장치의 픽셀들 각각은 발광 소자와, 게이트-소스 사이 전압에 따라 픽셀 전류를 생성하여 발광 소자를 구동시키는 구동 소자를 포함한다. 발광 소자는 애노드전극, 캐소드전극 및 이 전극들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공 주입층(Hole Injection layer, HIL), 정공 수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자 수송층(Electron transport layer, ETL), 전자 주입층(Electron Injection layer, EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자에 픽셀 전류가 흐를 때 정공 수송층(HTL)을 통과한 정공과 전자 수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동하여 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 방출할 수 있다.
구동 소자는 MOSFET(metal oxide semiconductor field effect transistor)와 같은 트랜지스터로 구현될 수 있다. 구동 트랜지스터는 픽셀들 사이에 그 전기적 특성(예컨대, 문턱전압)이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 사이에 차이가 있을 수 있고, 디스플레이 구동 시간의 경과에 따라 전기적 특성이 변할 수도 있다. 이러한 구동 트랜지스터의 전기적 특성 편차를 보상하기 위해, 전계 발광 표시장치에 내부 보상 방법이 적용될 수 있다. 내부 보상 방법은 픽셀 회로 내부에 보상부를 포함하여 구동 트랜지스터의 전기적 특성 변화가 픽셀 전류에 영향을 미치지 못하도록 하는 것이다.
최근 전계 발광 표시장치의 픽셀 회로에 포함된 일부 트랜지스터를 산화물 트랜지스터로 구현하는 시도가 늘고 있다. 산화물 트랜지스터는 반도체 물질로 폴리 실리콘 대신 산화물(Oxide), 즉 In(인듐), Ga(갈륨), Zn(아연), O(산소)를 결합한 IGZO라는 산화물이 사용된다.
산화물 트랜지스터는, 저온 폴리 실리콘(Low Temperature Poli Silicon, 이하 LTPS라 함) 트랜지스터에 비해 전자 이동도가 낮지만 비정질 실리콘 트랜지스터에 비해서는 전자 이동도가 10배 이상 높고, 제조 비용 관점에서는 비정질 실리콘 트랜지스터보다는 높지만 저온 폴리 실리콘 트랜지스터보다는 훨씬 낮은 장점이 있다. 또한, 산화물 트랜지스터의 제조 공정이 비정질 실리콘 트랜지스터의 것과 비슷하여 기존 설비를 활용할 수 있어서 효율적인 장점이 있다. 특히, 산화물 트랜지스터는 오프 전류가 낮기 때문에, 트랜지스터의 오프 기간이 상대적으로 긴 저속 구동시 구동 안정성과 신뢰성이 높은 장점도 있다. 따라서, 고해상도와 저전력 구동이 필요한 대형 액정 표시장치나 저온 폴리 실리콘 공정으로 화면 크기를 대응할 수 없는 OLED TV에 산화물 트랜지스터가 채용될 수 있다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 블록도이다. 도 2는 도 1의 전계 발광 표시장치가 LRR(Low Refresh Rate) 구동(또는 저속 구동)할 수 있는 것을 보여준다.
도 1을 참조하면, 본 실시예의 전계 발광 표시장치는, 표시 패널(10), 타이밍 컨트롤러(11), 데이터 구동 회로(12), 게이트 구동 회로(13), 및 전원 회로(16)를 구비할 수 있다. 도 1의 타이밍 컨트롤러(11), 데이터 구동 회로(12) 및 전원 회로(16)는 전체 또는 일부가 드라이브 집적회로 내에 일체화될 수 있다.
표시 패널(10)에서 입력 영상이 표현되는 화면에는 열(Column) 방향(또는 수직 방향)으로 연장된 다수의 데이터 라인들(14)과 행(Row) 방향(또는 수평 방향)으로 연장된 다수의 게이트 라인들(15)이 교차하고, 교차 영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이를 형성한다.
게이트 라인(15)은, 데이터 라인(14)에 공급되는 데이터 전압과 초기화 전압 라인에 공급되는 초기화 전압을 픽셀에 인가하기 위한 둘 이상의 스캔 신호를 공급하는 둘 이상의 스캔 라인들과, 픽셀을 발광시키기 위한 에미션 신호를 공급하기 위한 에미션 라인 등을 포함할 수 있다.
표시 패널(10)은, 고전위 픽셀전압(ELVDD)을 픽셀들(PXL)에 공급하기 위한 제1 전원 라인, 저전위 픽셀전압(ELVSS)을 픽셀들(PXL)에 공급하기 위한 제2 전원 라인, 픽셀 회로를 초기화하기 위한 초기화 전압(Vint)을 공급하기 위한 초기화 전압 라인 등을 더 포함할 수 있다. 제1 및 제2 전원 라인들과 초기화 전압 라인은 전원 회로(16)에 연결된다. 제2 전원 라인은 다수 개의 픽셀들(PXL)을 덮는 투명 전극 형태로 형성될 수도 있다.
표시 패널(10)의 픽셀 어레이 위에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱 되거나 픽셀들을 통해 센싱 될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시 패널(PXL)의 화면 위에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
픽셀 어레이에서, 같은 수평 라인에 배치되는 픽셀(PXL)은 데이터 라인들(14) 중 어느 하나, 게이트 라인들(15) 중 어느 하나 또는 둘 이상에 접속되어 픽셀 라인을 형성한다. 픽셀(PXL)은, 게이트 라인(15)을 통해 인가되는 스캔 신호와 에미션 신호에 응답하여 데이터 라인(14) 또는 초기화 전압 라인과 전기적으로 연결되어 데이터 전압 또는 초기화 전압(Vint)을 입력 받고 데이터 전압에 상응하는 픽셀 전류로 발광 소자를 발광시킨다. 같은 픽셀 라인에 배치된 픽셀들(PXL)은 같은 게이트 라인(15)으로부터 인가되는 스캔 신호와 에미션 신호에 따라 동시에 동작한다.
하나의 픽셀 유닛은 적색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀을 포함하는 3개의 서브 픽셀 또는 적색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀, 백색 서브픽셀을 포함한 4개의 서브픽셀로 구성될 수 있으나, 그에 한정되지 않는다. 각 서브픽셀은 내부 보상부를 포함하는 픽셀 회로로 구현될 수 있다. 이하에서 픽셀은 서브픽셀을 의미한다.
픽셀(PXL)은, 전원 회로(16)로부터 고전위 픽셀전압(ELVDD), 초기화 전압(Vint) 및 저전위 픽셀전압(ELVSS)을 공급받고, 구동 트랜지스터, 발광 소자 및 내부 보상부를 구비할 수 있는데, 내부 보상부는 후술할 도 3과 같이 복수 개의 스위칭 트랜지스터와 하나 이상의 커패시터로 구성될 수 있다.
타이밍 컨트롤러(11)는 외부 호스트 시스템(미도시)으로부터 전달되는 영상 데이터(DATA)를 데이터 구동 회로(12)에 공급한다. 타이밍 컨트롤러(11)는 호스트 시스템으로부터 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등의 타이밍 신호를 입력 받아 데이터 구동 회로(12)와 게이트 구동 회로(13)의 동작 타이밍을 제어하기 위한 제어 신호들을 생성한다. 제어 신호들은 게이트 구동 회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GCS)와 데이터 구동 회로(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DCS)를 포함한다.
데이터 구동 회로(12)는, 데이터 제어 신호(DCS)를 기반으로, 타이밍 컨트롤러(11)로부터 입력되는 디지털 영상 데이터(DATA)를 샘플링 및 래치 하여 병렬 데이터로 바꾸고, 디지털-아날로그 컨버터(이하, DAC)를 통해 감마 기준 전압에 따라 아날로그 데이터 전압으로 변환하고, 그 데이터 전압을 출력 채널들과 데이터 라인들(14)을 거쳐 픽셀들(PXL)로 공급한다. 데이터 전압은 픽셀이 표현할 계조에 대응되는 값일 수 있다. 데이터 구동 회로(12)는 복수 개의 드라이버 집적회로로 구성될 수 있다.
데이터 구동 회로(12)는 시프트 레지스터(shift register), 래치, 레벨 시프터, DAC, 및 버퍼를 포함할 수 있다. 시프트 레지스터는 타이밍 컨트롤러(11)로부터 입력되는 클럭을 시프트 하여 샘플링을 위한 클럭을 순차적으로 출력하고, 래치는 시프트 레지스터로부터 순차적으로 입력되는 샘플링 클럭 타이밍에 디지털 영상 데이터를 샘플링 및 래치 하고 샘플링 된 픽셀 데이터를 동시에 출력하고, 레벨 시프터는 래치로부터 입력되는 픽셀 데이터의 전압을 DAC의 입력 전압 범위 안으로 시프트 하고, DAC는 레벨 시프터로부터의 픽셀 데이터를 감마 보상 전압을 근거로 데이터 전압으로 변환한 후, 이 데이터 전압을 버퍼를 통해 데이터 라인(14)에 공급한다.
게이트 구동 회로(13)는, 게이트 제어 신호(GCS)를 기반으로 스캔 신호와 에미션 신호를 생성하되, 액티브 기간에 스캔 신호와 에미션 신호를 행 순차 방식으로 생성하여 픽셀 라인마다 연결된 게이트 라인(15)들에 순차적으로 인가한다. 게이트 라인(15)의 특정 스캔 신호는 데이터 라인(14)의 데이터 전압의 공급 타이밍에 동기된다. 스캔 신호와 에미션 신호는 게이트 온 전압과 게이트 오프 전압 사이에서 스윙 한다.
게이트 구동 회로(13)는, 시프트 레지스터, 시프트 레지스터의 출력 신호를 픽셀의 TFT 구동에 적합한 스윙 폭으로 변환하기 위한 레벨 시프터 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 집적 회로들로 구성될 수 있다. 또는, 게이트 구동 회로(13)는 GIP(Gate Drive IC in Panel) 방식으로 표시 패널(10)의 하부 기판에 직접 형성될 수도 있다. GIP 방식의 경우, 레벨 시프터는 PCB(Printed Circuit Board) 위에 실장되고, 시프트 레지스터는 표시 패널(10)의 하부 기판에 형성될 수 있다.
전원 회로(16)는, 직류-직류 변환기(DC-DC Converter)를 이용하여, 호스트로부터 제공되는 직류 입력 전압을 조정하여 데이터 구동 회로(12)와 게이트 구동 회로(13)의 동작에 필요한 게이트 온 전압, 게이트 오프 전압 등(VGH,VGL)을 생성하고, 또한 픽셀 어레이의 구동에 필요한 고전위 픽셀전압(ELVDD), 초기화 전압(Vint) 및 저전위 픽셀전압(ELVSS)을 생성한다.
호스트 시스템은 모바일 기기, 웨어러블 기기 및 가상/증강 현실 기기 등에서 AP(Application Processor)가 될 수 있다. 또는 호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터, 및 홈 시어터 시스템 등의 메인 보드일 수 있으며, 이에 한정되는 것은 아니다.
도 2는 도 1의 전계 발광 표시장치가 LRR(Low Refresh Rate) 구동(또는 저속 구동)할 수 있는 것을 보여준다.
도 2를 참조하면, 본 실시예의 전계 발광 표시장치는 소비 전력을 줄이기 위해 LRR 구동을 채용할 수 있다. 도 2의 (B)에 도시된 LRR 구동은 (A)에 도시된 60Hz 구동에 비해 데이터전압이 기입되는 영상 프레임의 수를 줄인다. 60Hz 구동은 1초에 60개의 영상 프레임들이 재현되는 데, 60개의 영상 프레임들 모두에서 데이터전압의 기입 동작이 이뤄진다. 이에 반해, LRR 구동은 60개의 영상 프레임들 중에서 일부 영상 프레임들에서만 데이터전압의 기입 동작이 이뤄지고, 나머지 영상 프레임들에서는 앞선 영상 프레임에서 기입된 데이터전압을 그대로 유지한다. 다시 말해, 상기 나머지 영상 프레임들에서는 데이터 구동회로(12)와 게이트 구동회로(13)의 출력 동작이 중지되므로 소비전력이 줄이드는 효과가 있다. LRR 구동은 정지 영상 또는 영상 변화가 적은 동 영상에 채용될 수 있으며, 데이터전압의 업데이트 주기가 60Hz 구동에 비해 길다. 따라서, 픽셀 회로에서 구동 트랜지스터의 게이트-소스 간 전압이 유지되는 시간은 60Hz 구동시에 비해 LRR 구동시에 더 길다. LRR 구동시에는 구동 트랜지스터의 게이트-소스 간 전압을 원하는 시간만큼 유지시키는 것이 필요하며, 이를 위해 구동 트랜지스터의 게이트전극에 직/간접적으로 연결된 스위칭 트랜지스터들은 오프 특성이 좋은 산화물 트랜지스터로 구현됨이 바람직히다. 한편, 본 실시예는 입력 영상의 특성에 따라 60Hz 구동과 LRR 구동을 선택적으로 채택할 수 있다.
도 3은 도 1의 전계 발광 표시장치에 포함된 일 픽셀의 등가회로도이다. 이하의 설명에서, 트랜지스터의 제1 전극은 소스전극과 드레인전극 중 어느 하나일 수 있고, 트랜지스터의 제2 전극은 소스전극과 드레인전극 중 나머지 하나일 수 있다.
도 3을 참조하면, 픽셀 회로는 데이터 라인(14), 제1 스캔 라인(A), 제2 스캔 라인(B), 제3 스캔 라인(C), 및 에미션 라인(D)에 연결된다. 픽셀 회로는 데이터 라인(14)으로부터 데이터 전압(Vdata)을 공급받고, 제1 스캔 라인(A)으로부터 제1 스캔 신호(SN(n-2))를 공급받고, 제2 스캔 라인(B)으로부터 제2 스캔 신호(SP(n-2))를 공급받고, 제3 스캔 라인(C)으로부터 제3 스캔 신호(SN(n))를 공급받고, 에미션 라인(D)으로부터 에미션 신호(EM)를 공급받는다. 제1 스캔 신호(SN(n-2))와 제2 스캔 신호(SP(n-2))는 서로 역위상을 이룬다. 제3 스캔 신호(SN(n))는 제1 스캔 신호(SN(n-2))에 비해 위상이 늦다.
도 3을 참조하면, 픽셀 회로는 구동 트랜지스터(DT), 발광 소자(EL), 내부 보상부, 및 킥백 보상 트랜지스터(T6)를 포함하여 구성될 수 있다.
구동 트랜지스터(DT)는 데이터 전압(Vdata)에 상응하게 발광 소자(EL)를 발광시킬 수 있는 픽셀 전류를 생성하기 위한 것이다. 구동 트랜지스터(DT)의 제1 전극이 제3 노드(N3)에 연결되고, 제2 전극이 제4 노드(N4)에 연결되고, 게이트 전극이 제1 노드(N1)에 연결된다.
발광 소자(EL)는 제4 노드(N4)에 연결된 애노드 전극과 저전위 픽셀전압(ELVSS)의 입력단에 연결된 캐소드 전극과, 양 전극들 사이에 위치한 발광층을 포함한다. 발광 소자(EL)는 유기 발광층을 포함한 유기 발광다이오드로 구현되거나 또는, 무기 발광층을 포함한 무기 발광다이오드로 구현될 수 있다.
내부 보상부는 구동 트랜지스터(DT)의 문턱 전압을 보상하기 위한 것으로서, 5개의 스위칭 트랜지스터들(T1~T5)과 2개의 커패시터들(Cst1,Cst2)로 구성될 수 있다. 이때, 스위칭 트랜지스터들의 적어도 일부가 산화물 트랜지스터로 구성될 수 있다.
내부 보상부는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 제1 커패시터(Cst1)와, 제2 노드(N2)와 고전위 픽셀전압(ELVDD)의 입력단 사이에 연결된 제2 커패시터(Cst2)를 가지며, 제1 스캔 신호(SN(n-2)), 제1 스캔 신호(SN(n-2))와 위상이 반대인 제2 스캔 신호(SP(n-2)), 제1 스캔 신호(SN(n-2))보다 위상이 늦은 제3 스캔 신호(SN(n)), 및 에미션 신호(EM)를 기준으로 순차적으로 정해진 초기화 기간(P2), 데이터 기입 기간(P4), 및 발광 기간(P4)에서 제1 내지 제4 노드들(N1,N2,N3,N4)의 전압을 제어하여 발광 기간(P6)에서 구동 트랜지스터(DT)의 게이트-소스 간 전압에 구동 트랜지스터의 문턱전압이 반영되도록 하는 역할을 한다. 발광 기간(P6)에서 구동 트랜지스터(DT)의 게이트-소스 간 전압에 구동 트랜지스터의 문턱전압이 반영되면, 구동 트랜지스터(DT)에 흐르는 픽셀 전류는 구동 트랜지스터의 문턱전압 변화에 실질적으로 영향을 받지 않게 된다. 이를 통해 구동 트랜지스터의 문턱전압 변화가 픽셀 내부에서 보상되는 것이다.
제1 스위칭 트랜지스터(T1)는 제2 노드(N2)에 구동 트랜지스터(DT)의 문턱 전압을 인가하기 위한 것이다. 제1 스위칭 트랜지스터(T1)의 제1 전극과 제2 전극 중 하나는 제2 노드(N2)에 연결되고 다른 하나는 제3 노드(N3)에 연결되고, 게이트 전극은 제1 스캔 신호(SN(n-2))를 공급받을 수 있도록 제1 스캔 라인(A)에 연결된다.
제2 스위칭 트랜지스터(T2)는 제2 노드(N2)에 데이터 라인(14)의 데이터 전압(Vdata)을 공급하기 위한 것이다. 제2 스위칭 트랜지스터(T2)의 제1 전극과 제2 전극 중 하나는 데이터 라인(14)에 연결되고 다른 하나는 제2 노드(N2)에 연결되고, 게이트 전극은 제3 스캔 신호(SN(n))를 공급받을 수 있도록 제3 스캔 라인(C)에 연결된다.
제3 스위칭 트랜지스터(T3)는 구동 트랜지스터(DT)의 게이트 전극, 즉 제1 노드(N1)에 초기화 전압(Vint)을 공급하기 위한 것이다. 제3 스위칭 트랜지스터(T3)의 제1 전극과 제2 전극 중 하나는 초기화 전압(Vint)의 입력단에 연결되고 다른 하나는 제1 노드(N1)에 연결되고, 게이트 전극은 제1 스캔 신호(SN(n-2))를 공급받을 수 있도록 제1 스캔 라인(A)에 연결된다.
제4 스위칭 트랜지스터(T4)는 발광 소자(EL)의 발광을 제어하기 위한 것이다. 제4 스위칭 트랜지스터(T4)의 제1 전극과 제2 전극 중 하나는 고전위 픽셀전압(ELVDD)의 입력단에 연결되고 다른 하나는 제3 노드(N3)에 연결되고, 게이트 전극은 에미션 신호(EM)를 공급받을 수 있도록 에미션 라인(D)에 연결된다.
제5 스위칭 트랜지스터(T5)는 발광 소자(EL)의 애노드 전극에 초기화 전압(Vint)을 공급하기 위한 것이다. 제5 스위칭 트랜지스터(T5)의 제1 전극과 제2 전극 중 하나는 발광 소자(EL)의 애노드 전극에 연결되고 다른 하나는 초기화 전압(Vint)의 입력단에 연결되고, 게이트 전극은 제2 스캔 신호(SP(n-2))를 공급받을 수 있도록 제2 스캔 라인(B)에 연결된다.
제1 스토리지 커패시터(Cst1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되어 초기화 기간(도 4의 P2)에서 구동 트랜지스터(DT)의 문턱 전압을 저장한다.
제2 스토리지 커패시터(Cst2)는 데이터 기입 기간(도 4의 P4)에서 데이터 전압(Vdata)을 저장하는 역할을 한다. 제2 스토리지 커패시터(Cst2)의 제1 전극과 제2 전극 중 하나는 제2 노드(N2)에 연결되고 다른 하나는 고전위 픽셀전압(ELVDD)의 입력단에 연결된다.
구동 트랜지스터(DT)에 흐르는 픽셀 전류는 발광 기간에서 구동 트랜지스터(DT)의 게이트-소스 간 전압, 즉 제1 노드(N1)와 제3 노드(N3)의 전압에 의해 결정된다. 발광 기간에서 제3 노드(N3)의 전압은 고전위 픽셀전압(ELVDD)으로 고정되지만, 제1 노드(N1)의 전압은 제3 스위칭 트랜지스터(T3)의 오프 특성에 영향을 받게 된다. 이는, 발광 기간에서 제3 스위칭 트랜지스터(T3)의 오프로 인해 제1 노드(N1)가 플로팅(floating) 상태가 되기 때문이다. 따라서, 제3 스위칭 트랜지스터(T3)는 오프 특성이 좋은(즉, 오프 커런트가 낮은) N 타입 산화물 트랜지스터로 구현됨이 바람직하다. 또한, 발광 기간에서 오프 상태를 유지하는 제1 및 제2 스위칭 트랜지스터들(T1,T2)도 제1 스토리지 커패시터(Cst1)를 통한 커플링 작용으로 제1 노드(N1)의 전압에 영향을 미칠 수 있기 때문에, 오프 특성이 좋은(즉, 오프 커런트가 낮은) N 타입 산화물 트랜지스터로 구현됨이 바람직하다. 한편, 구동 트랜지스터(DT)는 픽셀 전류를 생성하기 때문에 전자 이동도 특성이 좋은 P 타입 LTPS(Low Temperature Poli Silicon) 트랜지스터로 구현됨이 바람직하다. 마찬가지로 제4 및 제5 스위칭 트랜지스터들(T4, T5)도 P 타입 LTPS 트랜지스터로 구현될 수 있다. P 채널 트랜지스터에서, 트랜지스터를 턴-온 시키는 게이트 온 전압은 게이트 로우 전압(VGL)이 되고 트랜지스터를 턴-오프 시키는 게이트 오프 전압은 게이트 하이 전압(VGH)이다. N 채널 트랜지스터에서, 트랜지스터를 턴-온 시키는 게이트 온 전압은 게이트 하이 전압(VGH)이 되고 트랜지스터를 턴-오프 시키는 게이트 오프 전압은 게이트 로우 전압(VGL)이다.
킥백 보상 트랜지스터(T6)는 도 4와 같이 킥백 보상 기간(P3)에서 제1 노드(N1)에 초기화전압(Vint)보다 높은 직류 전압(VX)을 인가하여 제1 스캔 신호(SN(n-2)의 폴링 에지에 따라 초기화전압(Vint)보다 낮아진 제1 노드(N1)의 전압을 초기화전압(Vint) 근처로 상승시키는 역할을 한다. 킥백 보상 기간은 제1 및 제4 노드들(N1,N4)에 초기화전압(Vint)이 인가되는 초기화 기간(P2)과 제2 노드(N2)에 데이터전압(Vdata)이 인가되는 데이터 기입 기간(P4) 사이에 위치한다. 킥백 보상 트랜지스터(T6)는 데이터 전압(Vdata)의 기입에 앞서 제1 노드(N1)의 전압을 초기화전압(Vint) 근처로 상승시킴으로써, 픽셀 회로에서 데이터 프로그래밍의 정확성을 높이고 원하는 계조 표현이 가능하게 한다. 만약, 픽셀 회로 내에 킥백 보상 트랜지스터(T6)가 없다면, 도 4와 같이 P3 구간에서 제1 스캔 신호(SN(n-2)에 따른 킥백 영향으로 제1 노드(N1)의 전압이 과도하게 낮아진다. 이에 따라 발광 기간(P5)에서 구동 트랜지스터(DT)의 게이트전압(즉, 제1 노드(N1)의 전압)이 △V만큼 낮아져 픽셀 전류가 줄어들고, 결국 휘도 감소로 이어진다. 킥백 보상 트랜지스터(T6)는 이러한 문제를 해결하기 위한 것이다.
킥백 보상 트랜지스터(T6)의 제1 전극과 제2 전극 중 어느 하나는 직류 전압(VX)의 입력단에 연결되고 나머지 하나는 제1 노드(N1)에 연결되며, 게이트전극은 초기화전압(Vint)의 입력단에 연결된다. 이러한 킥백 보상 트랜지스터(T6)는 킥백 보상 기간(P3)에서만 온 상태를 유지하고, 그 외의 기간들에서는 오프 상태를 유지한다.
제1 노드(N1)에 연결된 킥백 보상 트랜지스터(T6)가 발광 기간에서 오프 상태를 유지하므로, 구동 트랜지스터(DT)의 게이트전압 안정화를 위해 킥백 보상 트랜지스터(T6)도 N 타입 산화물 트랜지스터로 구현됨이 바람직하다.
도 5는 P1 구간에서의 픽셀의 동작을 설명하기 위한 도면이다. 도 6은 P2 구간에서의 픽셀의 동작을 설명하기 위한 도면이다. 도 7은 P3 구간에서의 픽셀의 동작을 설명하기 위한 도면이다. 도 8은 P4 구간에서의 픽셀의 동작을 설명하기 위한 도면이다. 도 9는 P6 구간에서의 픽셀의 동작을 설명하기 위한 도면이다. 그리고, 도 10은 P1~P6 구간들에서 제1 내지 제4 노드들의 전압 변화를 보여주는 도면이다.
도 5 내지 도 10에서, P1은 제1 홀딩 기간, P2는 초기화 기간, P3는 킥백 보상 기간, P4는 데이터 기입 기간, P5는 제2 홀딩 기간, 및 P6는 발광 기간을 의미한다. 제3 스캔 신호(SN(n))는 현재 픽셀 라인(n번째 수평 라인)의 픽셀들에 데이터 전압(Vdata)을 공급하기 위한 제어 신호이고, 제1 스캔 신호(SN(n-2))는 현재 픽셀 라인보다 2 픽셀 라인 앞선 픽셀 라인, 즉 (n-2)번째 수평 라인의 픽셀들에 데이터 전압(Vdata)을 공급하기 위한 제어 신호이다. 제2 스캔 신호(SP(n-2))는 현재 픽셀 라인에 데이터 전압을 인가하기에 앞서 발광 소자(EL)의 애노드 전극을 초기화하기 위한 제어 신호로, 제1 스캔 신호(SN(n-2))와 같은 타이밍에 반대 위상으로 공급된다.
도 5 및 도 10과 같이 제1 기간(P1)에서, 제1 내지 제3 스캔 신호들(SN(n-2), SN(n), SP(n-2)) 및 에미션 신호(EM)는 모두 게이트 오프 전압이다. 제1 내지 제5 스위칭 트랜지스터(T1~T5) 및 구동 트랜지스터는 모두 턴-오프 되어, 제1, 제2, 제3 및 제4 노드들(N1,N2,N3, N4)은 이전 상태의 전압을 유지하거나 그 전압 상태를 알 수 없다. 제1 기간(P1)에서 제6 스위칭 트랜지스터(T6)도 오프 상태를 유지한다.
도 6 및 도 10과 같이 제2 기간(P2)에서, 제1 및 제2 스캔 신호들(SN(n-2), SP(n-2))이 게이트 온 전압이고, 제3 스캔 신호(SN(n))와 에미션 신호(EM)가 게이트 오프 전압이다. 게이트 온 전압의 제1 및 제2 스캔 신호들(SN(n-2), SP(n-2))에 의해 제1, 제3 및 제5 스위칭 트랜지스터들(T1, T3, T5)이 턴-온 되어, 제3 스위칭 트랜지스터(T3)를 통해 제1 노드(N1)에 초기화 전압(Vint)이 공급되고, 제1 및 제5 스위칭 트랜지스터들(T1, T5)과 구동 트랜지스터(DT)를 통해 제2 내지 제4 노드들(N2,N3,N4)에 전류가 흐르게 된다. 즉, 제1 스위칭 트랜지스터(T1) -> 구동 트랜지스터(DT) -> 제5 스위칭 트랜지스터(P5)로 또는 반대 방향으로 전류 흐름이 발생하고, 제2 노드(N2)의 전압과 제3 노드(N3)의 전압은 초기화 전압(Vint)보다 구동 트랜지스터(DT)의 문턱 전압(Vth)만큼 낮아져 구동 트랜지스터(DT)가 턴-오프 될 때까지 전위가 상승(또는 하강)한다. 따라서, 제2 기간(P2)이 끝날 때에는, 제1 노드(N1)의 전압이 초기화 전압(Vint)이 되고, 제2 및 제3 노드들(N2,N3)의 전압은 초기화 전압(Vint)보다 구동 트랜지스터(DT)의 문턱 전압(Vth)만큼 낮아진 전압(Vint-Vth)이 된다. 이때, 제1 스토리지 커패시터(Cst1)에는 구동 트랜지스터(DT)의 문턱 전압(Vth)이 저장된다.
제2 기간(P2) 초기에, 제1 노드(N1)의 전위가 바로 초기화 전압(Vint)이 되고, 고전위 픽셀전압(ELVDD)과 제1 노드(N1)의 초기화 전압(Vint) 간의 전위 차이가 제1 및 제2 스토리지 커패시터들(Cst1, Cst2)에 의해 분배되어, 분배된 전위가 제2 노드(N2)에 바로 형성된다. 이후, 제2 노드(N2)의 전위는 초기화 전압(Vint)에 의한 전류에 의해 초기화 전압(Vint)과 문턱 전압(Vth)을 반영한 전압(Vint-Vth)이 된다. 따라서, 제2 노드(N2)의 전위의 정착 시간이 길지 않게 된다.
도 7 및 도 10과 같이 제3 기간(P3)에서, 제1 내지 제3 스캔 신호들(SN(n-2), SN(n), SP(n-2)) 및 에미션 신호(EM)는 모두 게이트 오프 전압이다. 제1 내지 제5 스위칭 트랜지스터(T1~T5) 및 구동 트랜지스터는 모두 턴-오프 되어, 제1, 제2, 제3 및 제4 노드들(N1,N2,N3, N4)은 플로팅 상태가 된다.
제3 기간(P3)에서 제1 스캔 신호(SN(n-2)가 게이트 하이 전압(VGH)에서 게이트 로우 전압(VGL)로 떨어질 때, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압도 킥백 영향으로 초기화전압(Vint)보다 낮게 떨어진다. 제1 노드(N1)는 제3 스위칭 트랜지스터(T3)의 게이트-소스간 기생용량(Cgs)을 통해 제1 스캔 신호(SN(n-2)의 입력단에 커플링 되어 있고, 제2 노드(N2)는 제1 스위칭 트랜지스터(T1)의 게이트-소스간 기생용량(Cgs)을 통해 제1 스캔 신호(SN(n-2)의 입력단에 커플링 되어 있기 때문이다.
제3 기간(P3)에서 킥백 보상 트랜지스터(T6)의 게이트전압인 초기화전압(Vint)과 킥백 보상 트랜지스터(T6)의 소스전압인 제1 노드(N1) 전압 차이에 의해 킥백 보상 트랜지스터(T6)가 턴 온 된다. 그리고, 킥백 보상 트랜지스터(T6)의 턴 온에 의해 초기화전압(Vint)보다 높은 직류 전압(VX)가 제1 노드(N1)에 인가된다.
도 8 및 도 10과 같이 제4 기간(P4)에서, 제3 스캔 신호(SN(n))가 게이트 온 전압이고, 나머지 스캔 신호들(SN(n-2),SP(n-2))과 에미션 신호(EM)가 게이트 오프 전압이다. 게이트 온 전압의 제3 스캔 신호(SN(n))에 의해 제2 스위칭 트랜지스터(T2)가 턴-온 되어 데이터 라인(13)으로부터 제2 노드(N2)에 데이터 전압(Vdata)이 공급된다.
제 4 기간(P4)에서, 제1 스토리지 커패시터(Cst1)의 양쪽 전위 차이를 그대로 유지하면서 제2 노드(N2)가 데이터 전압(Vdata)이 되기 때문에, 제1 노드(N1)의 전압은 데이터 전압(Vdata)에 구동 트랜지스터(DT)의 문턱 전압(Vth)을 더한 값(a(Vdata+Vth))이 된다. 여기서, "a"는 제1 스토리지 커패시터(Cst1)의 용량 / (제1 스토리지 커패시터(Cst1)의 용량 + 제1 노드(N1)에 연결된 기생 용량들의 총합)이다. 제1 스토리지 커패시터(Cst1)의 용량이 제1 노드(N1)에 연결된 기생 용량들의 총합보다 훨씬 크기 때문에, "a"는 1에 가까워 무시될 수 있다.
제 4 기간(P4)에서는 제1 스토리지 커패시터(Cst1)에 쌓인 전하량은 바뀌지 않고 단지 제1 스토리지 커패시터(Cst1)의 양쪽 전극의 전위가 같은 속도로 바뀌기만 한다. 따라서, 제 4 기간(P4)에서 제1 노드(N1)의 전위가 데이터 전압(Vdata)(정확히는 문턱 전압을 반영한 데이터 전압)으로 설정되는 시간이 줄어들게 된다.
제 4 기간(P4)에서 제1 노드(N1)의 전압은 "a(Vdata+Vth)"이고, 제2 노드(N2)의 전압은 데이터전압(Vdata)이고, 제3 노드(N3)의 전압은 "Vint-Vth"이고, 제4 노드(N4)의 전압은 초기화 전압(Vint)이다.
제 5 기간(P5)에서는 제 4 기간(P4)에서의 노드 전압들을 유지한다.
도 9 및 도 10과 같이 제6 기간(P6)에서, 제1 내지 제3 스캔 신호들(SN(n-2), SN(n), SP(n-2))은 게이트 오프 전압이고, 에미션 신호(EM)는 게이트 온 전압이 된다. 제1 내지 제3, 제5 및, 제6 스위칭 트랜지스터들(T1~T3, T5, T6)는 모두 턴-오프 되지만, 에미션 신호(EM)에 의해 제4 스위칭 트랜지스터(T4)가 턴 온 된다. 그리고, 제3 노드(N3)에 고전위 픽셀전압(ELVDD)이 입력되고, 제1 노드(N1)의 전압이 고전위 픽셀전압(ELVDD)보다 낮은 전압 값(a(Vdata+Vth))을 유지하므로 구동 트랜지스터(DT)가 턴-온 되어 픽셀 전류를 흘린다. 이러한 픽셀 전류는 발광 소자(EL)에 인가되어 발광 소자(EL)를 발광시킨다.
픽셀 전류(I_EL)는, 구동 트랜지스터(DT)의 게이트-소스 전압(Vgs)에서 구동 트랜지스터(DT)의 문턱 전압(Vth)을 뺀 값의 제곱에 비례하는데, 아래 수학식 1과 같이 표현될 수 있다.
Figure pat00001
수학식 1에서 보는 것과 같이, 구동 트랜지스터(DT)의 문턱 전압(Vth) 성분이 픽셀 전류(I_EL)의 관계식에서 소거되므로, 구동 트랜지스터(DT)의 문턱 전압 변화에 상관없이 픽셀 전류(I_EL)가 결정될 수 있다. 픽셀 전류(I_EL)는 데이터 전압(Vdata)과 고전위 픽셀전압(ELVDD)의 차이에 상응하는 값으로 발광 소자(EL)를 발광시킬 수 있다. 발광 소자(EL)의 애노드전극의 전위는 픽셀 전류(I_EL)에 의해 턴 온 전압(ELVSS+Vel)까지 상승하며, 이 상승 시점부터 발광 소자(EL)의 발광이 시작된다.
도 11 내지 도 14는 도 3의 픽셀에 포함된 킥백 보상 트랜지스터와 관련된 다양한 실시예들을 보여주는 도면들이다.
도 11을 참조하면, 킥백 보상 트랜지스터(T6)에 인가되는 직류 전압은 고전위 픽셀전압(ELVDD)일 수 있다. 킥백 보상 트랜지스터(T6)의 게이트전극은 초기화전압(Vint)의 입력단에 연결되고, 드레인전극은 고전위 픽셀전압(ELVDD)의 입력단에 연결되며, 소스전극은 제1 노드(N1)에 연결된다.
고전위 픽셀전압(ELVDD)이 4.6V이고 초기화 전압(Vint)이 -3.5V인 경우, 킥백 보상 기간에서 제1 노드(N1)의 전압은 제1 스캔 신호(SN(n-2))의 킥백 영향을 받아 초기화 전압(Vint)보다 낮은 -4.5V가 될 수 있다. 여기서, 킥백 영향은 제1 스캔 신호(SN(n-2))가 게이트 하이 전압에서 게이트 로우 전압으로 떨어지는 순간에 제1 스캔 신호(SN(n-2))의 입력단과 기생 커패시터(Cgs)로 커플링되어 있는 제1 노드(N1)의 전압도 같이 낮아지는 것을 의미한다. 따라서, 킥백 보상 트랜지스터(T6)의 게이트전극에 인가되는 초기화 전압(Vint)이 킥백 보상 트랜지스터(T6)의 소스전극에 인가되는 제1 노드(N1)의 전압보다 높으므로, 킥백 보상 트랜지스터(T6)는 턴 온 될 수 있다.
도 12를 참조하면, 킥백 보상 트랜지스터(T6)에 인가되는 직류 전압은 저전위 픽셀전압(ELVSS)일 수 있다. 킥백 보상 트랜지스터(T6)의 게이트전극은 초기화전압(Vint)의 입력단에 연결되고, 드레인전극은 저전위 픽셀전압(ELVSS)의 입력단에 연결되며, 소스전극은 제1 노드(N1)에 연결된다.
저전위 픽셀전압(ELVSS)이 -2.5V이고 초기화 전압(Vint)이 -3.5V인 경우, 킥백 보상 기간에서 제1 노드(N1)의 전압은 제1 스캔 신호(SN(n-2))의 킥백 영향을 받아 초기화 전압(Vint)보다 낮은 -4.5V가 될 수 있다. 여기서, 킥백 영향은 제1 스캔 신호(SN(n-2))가 게이트 하이 전압에서 게이트 로우 전압으로 떨어지는 순간에 제1 스캔 신호(SN(n-2))의 입력단과 기생 커패시터(Cgs)로 커플링되어 있는 제1 노드(N1)의 전압도 같이 낮아지는 것을 의미한다. 따라서, 킥백 보상 트랜지스터(T6)의 게이트전극에 인가되는 초기화 전압(Vint)이 킥백 보상 트랜지스터(T6)의 소스전극에 인가되는 제1 노드(N1)의 전압보다 높으므로, 킥백 보상 트랜지스터(T6)는 턴 온 될 수 있다.
도 13을 참조하면, 킥백 보상 트랜지스터(T6)에 인가되는 직류 전압은 초기화전압(Vint)일 수 있다. 이 경우, 킥백 보상 트랜지스터(T6)의 게이트전극과 드레인전극은 초기화전압(Vint)의 입력단에 연결되어, 킥백 보상 트랜지스터(T6)가 다이오드로 동작할 수 있다. 초기화 전압(Vint)이 -3.5V인 경우, 킥백 보상 기간에서 제1 노드(N1)의 전압은 제1 스캔 신호(SN(n-2))의 킥백 영향을 받아 초기화 전압(Vint)보다 낮은 -4.5V가 될 수 있다. 여기서, 킥백 영향은 제1 스캔 신호(SN(n-2))가 게이트 하이 전압에서 게이트 로우 전압으로 떨어지는 순간에 제1 스캔 신호(SN(n-2))의 입력단과 기생 커패시터(Cgs)로 커플링되어 있는 제1 노드(N1)의 전압도 같이 낮아지는 것을 의미한다. 따라서, 킥백 보상 트랜지스터(T6)의 게이트전극에 인가되는 초기화 전압(Vint)이 킥백 보상 트랜지스터(T6)의 소스전극에 인가되는 제1 노드(N1)의 전압보다 높으므로, 킥백 보상 트랜지스터(T6)는 턴 온 될 수 있다.
도 14를 참조하면, 킥백 보상 트랜지스터(T6)의 게이트전극은 초기화전압(Vint)의 입력단에 연결되고, 킥백 보상 트랜지스터(T6)의 드레인전극은 추가 보상 트랜지스터(T7)를 통해 초기화전압(Vint)의 입력단에 연결되며, 킥백 보상 트랜지스터(T6)의 소스전극은 제1 노드(N1)에 연결될 수 있다. 이를 위해, 추가 보상 트랜지스터(T7)의 게이트전극과 소스전극은 초기화전압(Vint)의 입력단에 연결되고, 추가 보상 트랜지스터(T7)의 드레인전극은 킥백 보상 트랜지스터(T6)의 드레인전극에 연결된다.
추가 보상 트랜지스터(T7)는 다이오드 역할을 한다. 킥백 보상 트랜지스터(T6)의 드레인전극의 전압(VY)은 초기화전압(Vint)에 추가 보상 트랜지스터(T7)의 문턱전압이 더해져 초기화전압(Vint)보다 높아진다. 따라서, 도 14는 도 13에 비해 좀더 빠르게 드레인전극의 전압(VY)이 제1 노드(N1)에 충전되는 효과가 있다. 추가 보상 트랜지스터(T7)는 빠른 응답 특성을 위해 저온 폴리 실리콘 반도체층을 포함한 P 채널 LTPS(Low Temperature Poli Silicon) 트랜지스터로 구현될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시 패널 11: 타이밍 컨트롤러
12: 데이터 구동 회로 13: 게이트 구동 회로
14: 데이터 라인 15: 게이트 라인
16: 전원회로

Claims (15)

  1. 복수의 픽셀들을 갖는 전계 발광 표시장치에 있어서,
    상기 픽셀들 각각은,
    제1 노드에 연결된 게이트전극과 제3 노드에 연결된 소스전극과 제4 노드에 연결된 드레인전극을 가지며, 상기 제3 노드에 고전위 픽셀전압이 인가될 때 데이터 전압에 상응하는 픽셀 전류를 생성하는 구동 트랜지스터;
    상기 제4 노드와 저전위 픽셀전압의 입력단 사이에 연결된 발광 소자;
    상기 제1 노드와 제2 노드 사이에 연결된 제1 커패시터와, 상기 제2 노드와 상기 고전위 픽셀전압의 입력단 사이에 연결된 제2 커패시터를 가지며, 제1 스캔 신호, 상기 제1 스캔 신호와 위상이 반대인 제2 스캔 신호, 상기 제1 스캔 신호보다 위상이 늦은 제3 스캔 신호, 및 에미션 신호를 기준으로 순차적으로 정해진 초기화 기간, 데이터 기입 기간, 및 발광 기간에서 복수의 스위칭 트랜지스터들의 동작에 따라 상기 제1 내지 제4 노드들의 전압을 제어하여 상기 발광 기간에서 상기 구동 트랜지스터의 게이트-소스 간 전압에 상기 구동 트랜지스터의 문턱전압이 반영되도록 하는 내부 보상부; 및
    상기 제1 및 제4 노드들에 초기화전압이 인가되는 상기 초기화 기간과 상기 제2 노드에 상기 데이터전압이 인가되는 상기 데이터 기입 기간 사이의 킥백 보상 기간에서, 상기 제1 노드에 상기 초기화전압보다 높은 직류 전압을 인가하여 상기 제1 스캔 신호의 폴링 에지에 따라 상기 초기화전압보다 낮아진 상기 제1 노드의 전압을 상기 초기화전압 근처로 상승시키는 킥백 보상 트랜지스터를 포함한 전계 발광 표시장치.
  2. 제 1 항에 있어서,
    상기 킥백 보상 기간은 상기 제1 스캔 신호의 폴링 에지와 상기 제3 스캔 신호의 라이징 에지의 사이 구간이고,
    상기 킥백 보상 기간에서 상기 제1 스캔 신호와 상기 제3 스캔 신호는 오프 레벨을 유지하는 전계 발광 표시장치.
  3. 제 1 항에 있어서,
    상기 킥백 보상 트랜지스터는 상기 킥백 보상 기간에서만 온 상태를 유지하는 전계 발광 표시장치.
  4. 제 3 항에 있어서,
    상기 킥백 보상 트랜지스터는,
    상기 초기화전압의 입력단에 연결된 게이트전극과, 상기 직류 전압의 입력단에 연결된 드레인전극과, 상기 제1 노드에 연결된 소스전극을 포함한 전계 발광 표시장치.
  5. 제 4 항에 있어서,
    상기 킥백 보상 트랜지스터는 산화물 반도체층을 포함한 N 채널 산화물 트랜지스터로 구현된 전계 발광 표시장치.
  6. 제 5 항에 있어서,
    상기 직류 전압은 상기 고전위 픽셀전압인 전계 발광 표시장치.
  7. 제 5 항에 있어서,
    상기 직류 전압은 상기 저전위 픽셀전압인 전계 발광 표시장치.
  8. 제 5 항에 있어서,
    상기 직류 전압은 상기 초기화전압인 전계 발광 표시장치.
  9. 제 5 항에 있어서,
    상기 킥백 보상 트랜지스터의 드레인전극은 추가 보상 트랜지스터를 통해 상기 초기화전압의 입력단에 연결되고,
    상기 추가 보상 트랜지스터의 게이트전극과 소스전극은 상기 초기화전압의 입력단에 연결되고, 상기 추가 보상 트랜지스터의 드레인전극은 상기 킥백 보상 트랜지스터의 드레인전극에 연결되며,
    상기 추가 보상 트랜지스터는 저온 폴리 실리콘 반도체층을 포함한 P 채널 LTPS(Low Temperature Poli Silicon) 트랜지스터로 구현된 전계 발광 표시장치.
  10. 제 1 항에 있어서,
    상기 내부 보상부는,
    상기 초기화 기간에서 온 레벨의 상기 제1 스캔 신호에 따라 상기 제2 노드와 상기 제3 노드를 연결하여, 상기 초기화 전압에서 상기 구동 트랜지스터의 문턱전압을 뺀 제1 전압이 상기 제2 노드와 상기 제3 노드에 인가되도록 하는 스위칭 트랜지스터 T1;
    상기 초기화 기간에서 온 레벨의 상기 제1 스캔 신호에 따라 상기 초기화 전압을 상기 제1 노드에 인가하는 스위칭 트랜지스터 T3;
    상기 초기화 기간에서 온 레벨의 상기 제2 스캔 신호에 따라 상기 초기화 전압을 상기 제4 노드에 인가하는 스위칭 트랜지스터 T5;
    상기 데이터 기입 기간에서 온 레벨의 상기 제3 스캔 신호에 따라 상기 데이터전압을 상기 제2 노드에 인가하는 스위칭 트랜지스터 T2; 및
    상기 초기화 기간 및 상기 데이터 기입 기간에서 오프 레벨의 상기 에미션 신호에 따라 상기 고전위 픽셀전압의 입력단과 상기 제3 노드 사이의 전기적 연결을 끊고, 상기 발광 기간에서 온 레벨의 상기 에미션 신호에 따라 상기 고전위 픽셀전압의 입력단과 상기 제3 노드 사이를 전기적으로 연결하는 스위칭 트랜지스터 T4를 더 포함한 전계 발광 표시장치.
  11. 제 10 항에 있어서,
    상기 스위칭 트랜지스터 T3는 산화물 반도체층을 포함한 N 채널 산화물 트랜지스터로 구현된 전계 발광 표시장치.
  12. 제 11 항에 있어서,
    상기 스위칭 트랜지스터 T1과 상기 스위칭 트랜지스터 T2는 산화물 반도체층을 포함한 N 채널 산화물 트랜지스터로 구현된 전계 발광 표시장치.
  13. 제 10 항에 있어서,
    상기 구동 트랜지스터와 상기 스위칭 트랜지스터 T4와 상기 스위칭 트랜지스터 T5는 저온 폴리 실리콘 반도체층을 포함한 P 채널 LTPS(Low Temperature Poli Silicon) 트랜지스터로 구현된 전계 발광 표시장치.
  14. 제 1 항에 있어서,
    상기 제1 커패시터는 상기 초기화 기간에서 상기 구동 트랜지스터의 문턱전압을 저장하고,
    상기 제2 커패시터는 상기 데이터 기입 기간에서 상기 데이터전압을 저장하는 전계 발광 표시장치.
  15. 제 1 항에 있어서,
    상기 픽셀들에 상기 데이터전압이 기입되는 제1 영상 프레임과 제2 영상 프레임이 존재할 때,
    상기 제1 영상 프레임에서 기입된 데이터전압을 유지하는 복수의 제3 영상 프레임들이 상기 제1 영상 프레임과 상기 제2 영상 프레임 사이에 위치하는 전계 발광 표시장치.
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