KR20210078629A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20210078629A
KR20210078629A KR1020190169934A KR20190169934A KR20210078629A KR 20210078629 A KR20210078629 A KR 20210078629A KR 1020190169934 A KR1020190169934 A KR 1020190169934A KR 20190169934 A KR20190169934 A KR 20190169934A KR 20210078629 A KR20210078629 A KR 20210078629A
Authority
KR
South Korea
Prior art keywords
line
layer
disposed
voltage line
display area
Prior art date
Application number
KR1020190169934A
Other languages
English (en)
Inventor
강기녕
김현
송승민
양태훈
이상훈
지선범
최종현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190169934A priority Critical patent/KR20210078629A/ko
Priority to US16/940,674 priority patent/US11563072B2/en
Publication of KR20210078629A publication Critical patent/KR20210078629A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3276—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H01L27/3248—
    • H01L27/3262—
    • H01L51/5203—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 일 실시예는, 기판; 상기 기판의 표시영역에 배치되며, 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극 상에 제1방향으로 연장된 제1전압선; 상기 제1전압선과 이격 배치되고 상기 제1방향으로 연장된 데이터선; 상기 표시영역 내에서, 상기 데이터선을 상기 패드영역의 패드와 연결하는 연결선; 및 상기 제1전압선과 상기 데이터선 사이의 층에 배치된 도전층;을 포함하는 표시장치를 개시한다.

Description

표시장치{Display device}
본 발명의 실시예들은 표시장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 표시장치가 소개되고 있다. 또한, 최근에는 표시장치의 전면에 물리적 버튼 등이 제거되어 표시장치의 데드영역이 감소하고, 표시영역의 면적이 확대되고 있는 추세이다.
본 발명의 실시예들은 배선 간의 커플링을 제어하여 표시장치에 디스플레이되는 이미지의 품질 저하를 방지할 수 있는 표시장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 표시장치는, 표시요소가 배치된 표시영역, 상기 표시영역의 외측에 패드영역을 구비한 비표시영역을 포함하는 기판; 상기 표시영역에 배치되며, 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극 상에 제1방향으로 연장된 제1전압선; 상기 제1전압선과 이격 배치되고 상기 제1방향으로 연장된 데이터선; 상기 표시영역 내에서, 상기 데이터선을 상기 패드영역의 패드와 연결하는 연결선; 및 상기 제1전압선과 상기 데이터선 사이의 층에 배치된 도전층;을 포함한다. 상기 연결선은 상기 제1방향으로 연장되고 상기 데이터선과 동일층에 배치된 제1부분 및 상기 제1방향에 교차하는 제2방향으로 연장되고 상기 도전층과 동일층에 배치된 제2부분을 포함하고, 상기 제1부분과 상기 제2부분이 상기 표시영역 내에서 전기적으로 연결된다.
상기 표시장치는, 상기 제1이트전극과 상기 제1전압선 사이의 층에서 상기 제2방향으로 연장되고, 상기 연결선의 제2부분에 중첩되는 제2전압선;을 더 포함할 수 있다.
상기 도전층은 상기 제2전압선에 전기적으로 연결될 수 있다.
상기 표시장치는, 제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터; 상기 제1박막트랜지스터의 제1게이트전극과 상기 제2박막트랜지스터의 제2반도체층의 일단을 전기적으로 연결하는 노드전극; 및 상기 제2전압선과 상기 제2박막트랜지스터의 제2반도체층의 타단을 전기적으로 연결하는 연결전극;을 더 포함할 수 있다.
상기 표시장치는, 상기 제1게이트전극 상에 상기 제1게이트전극과 중첩하고 상기 제2전압선과 동일층에 배치된 전극층;을 더 포함할 수 있다.
상기 제1전압선이 상기 전극층에 전기적으로 연결될 수 있다.
상기 표시장치는, 상기 제1전압선과 상기 연결선의 제2부분 사이의 제1평탄화층; 및 상기 연결선의 제2부분과 상기 제1부분 사이의 제2평탄화층;을 더 포함할 수 있다.
상기 도전층이 상기 제1전압선에 중첩하고, 상기 연결선의 제1부분이 상기 도전층에 중첩할 수 있다.
상기 데이터선의 일부가 상기 도전층에 중첩할 수 있다.
상기 연결선은 상기 표시영역에서 상기 제1방향으로 연장되고 상기 패드와 연결된 제3부분을 포함하고, 상기 데이터선은 상기 비표시영역에서 상기 제1부분과 연결될 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 표시요소가 배치된 표시영역, 상기 표시영역의 외측에 패드영역을 구비한 비표시영역을 포함하는 기판; 상기 표시영역에 배치되며, 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 제1게이트전극 상에 제1방향으로 연장된 제1전압선; 상기 제1전압선과 이격 배치되고 상기 제1방향으로 연장된 데이터선; 상기 표시영역 내에서, 상기 데이터선을 상기 패드영역의 패드와 연결하는 연결선; 및 상기 제1전압선과 상기 데이터선 사이의 층에 배치된 도전층;을 포함하고, 상기 연결선은 상기 도전층과 동일층에 배치되고, 상기 제1방향으로 연장된 제1부분 및 상기 제1방향에 교차하는 제2방향으로 연장된 제2부분을 포함한다.
상기 표시장치는, 상기 제1이트전극과 상기 제1전압선 사이의 층에서 상기 제2방향으로 연장되고, 상기 연결선의 제2부분에 중첩되는 제2전압선;을 더 포함할 수 있다.
상기 도전층은 상기 제2전압선에 전기적으로 연결될 수 있다.
상기 표시장치는, 제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터; 상기 제1박막트랜지스터의 제1게이트전극과 상기 제2박막트랜지스터의 제2반도체층의 일단을 전기적으로 연결하는 노드전극; 및 상기 제2전압선과 상기 제2박막트랜지스터의 제2반도체층의 타단을 전기적으로 연결하는 연결전극;을 더 포함할 수 있다.
상기 제1게이트전극 상에 상기 제1게이트전극과 중첩하고 상기 제2전압선과 동일층에 배치된 전극층;을 더 포함할 수 있다.
상기 제1전압선이 상기 전극층에 전기적으로 연결될 수 있다.
상기 표시장치는, 상기 제1전압선과 상기 연결선 사이의 제1평탄화층; 및 상기 연결선과 상기 데이터선 사이의 제2평탄화층;을 더 포함할 수 있다.
상기 연결선의 제1부분이 상기 제1전압선에 중첩할 수 있다.
상기 데이터선의 일부가 상기 도전층에 중첩할 수 있다.
상기 연결선은 상기 표시영역에서 상기 제1방향으로 연장되고 상기 패드와 연결된 제3부분을 포함하고, 상기 데이터선은 상기 비표시영역에서 상기 제1부분과 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
본 발명의 일 실시예에 따르면, 디스플레이되는 이미지의 품질 저하를 방지할 수 있는 표시장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일 예를 개략적으로 도시한 평면도이다.
도 2는 도 1의 A 부분을 개략적으로 도시한 개념도이고, 도 3은 도 2의 A' 부분을 일부 확대한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널에 배치된 어느 하나의 화소를 나타낸 등가회로도이다.
도 5는 일 실시예에 따른 도 3의 B 부분을 일부 확대한 평면도이다.
도 6은 도 5의 C를 확대한 확대도이고, 도 7은 도 6의 일부 배선들을 나타낸 배치도이고, 도 8a는 도 7의 I-I'선을 따라 취한 개략적인 단면도이고, 도 8b는 도 7의 II-II'선을 따라 취한 개략적인 단면도이다.
도 9는 도 5의 D를 확대한 확대도이고, 도 10은 도 9의 일부 배선들을 나타낸 배치도이고, 도 11은 도 10의 III-III'선을 따라 취한 개략적인 단면도이다.
도 12는 도 5의 E를 확대한 확대도이고, 도 13은 도 12의 일부 배선들을 나타낸 배치도이고, 도 14는 도 13의 IV-IV'선을 따라 취한 개략적인 단면도이다.
도 15는 다른 실시예에 따른 도 3의 B 부분을 일부 확대한 평면도이다.
도 16은 도 15의 F를 확대한 확대도이고, 도 17은 도 16의 일부 배선들을 나타낸 배치도이고, 도 18은 도 17의 V-V'선을 따라 취한 개략적인 단면도이다.
도 19는 도 15의 G를 확대한 확대도이고, 도 20은 도 19의 일부 배선들을 나타낸 배치도이고, 도 21은 도 20의 VI-VI'선을 따라 취한 개략적인 단면도이다.
도 22는 도 5의 H를 확대한 확대도이고, 도 23은 도 22의 일부 배선들을 나타낸 배치도이고, 도 24는 도 23의 VII-VII'선을 따라 취한 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1방향 또는 제2방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.
표시 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 양자점 표시 장치(Quantum dot display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등을 포함할 수 있다. 이하에서는, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 실시예들은 전술한 바와 같은 다양한 방식의 표시 장치에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 일 예를 개략적으로 도시한 평면도이다. 도 2는 도 1의 A 부분을 개략적으로 도시한 개념도이고, 도 3은 도 2의 A' 부분을 일부 확대한 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)의 기판(100)은 표시요소를 구비한 화소(PX)가 배치된 표시영역(DA)과 표시영역(DA) 외측에 패드영역(PADA)을 구비한 비표시영역(NDA)을 포함할 수 있다.
표시영역(DA)의 가장자리는 전체적으로는 직사각형 또는 정사각형과 유사한 형상을 가질 수 있다. 표시영역(DA)은 가장자리의 제1코너(CN1)가 라운드 형상을 가질 수 있다. 구체적으로, 표시영역(DA)은 상호 마주보는 제1가장자리(E1)와 제2가장자리(E2), 제1가장자리(E1)와 제2가장자리(E2) 사이에 위치하고 상호 마주보는 제3가장자리(E3)와 제4가장자리(E4)를 포함할 수 있다. 패드영역(PADA)은 제1가장자리(E1) 내지 제4가장자리(E4) 중 제4가장자리(E4)에 인접한다. 이때 라운드 형상을 갖는 제1코너(CN1)는 제1가장자리(E1)와 제4가장자리(E4)를 연결한다. 물론 표시영역(DA)은 제1코너(CN1) 외에 가장자리의 제2코너(CN2)도 라운드 형상을 가질 수 있다. 제2코너(CN2)는 제2가장자리(E2)와 제4가장자리(E4)를 연결한다. 또한, 표시영역(DA)은 가장자리의 그 외의 부분에서도 라운드 형상을 가질 수도 있다.
각 화소(PX)는 예를 들어, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기발광다이오드(organic light emitting diode, OLED)를 포함할 수 있다. 또한, 각 화소(PX)는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다.
본 명세서에서 화소(PX)라 함은 전술한 바와 같이 적색, 녹색, 청색 또는 백색 중 어느 하나의 색상의 빛을 방출하는 부화소를 나타낸다.
복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들은, 복수의 스캔선(SL)들, 복수의 데이터선(DL)들 등을 포함할 수 있다. 복수의 데이터선(DL)들 각각은 제1방향(DR1)으로 연장되고, 복수의 스캔선(SL)들 각각은 제2방향(DR2)으로 연장될 수 있다. 복수의 스캔선(SL)들은, 일 예로 복수의 행으로 배열되어 스캔신호를 화소(PX)들에 전달하고, 복수의 데이터선(DL)들은, 일 예로 복수의 열로 배열되어 데이터신호를 화소(PX)들에 전달할 수 있다. 복수의 화소(PX)들 각각은 복수의 스캔선(SL)들 중 대응하는 적어도 하나의 스캔선(SL)과 복수의 데이터선(DL)들 중 대응하는 데이터선(DL)에 연결될 수 있다.
연결선(FL)은 표시영역(DA) 내의 신호선을 비표시영역(NDA)의 패드영역(PADA)에 배치된 패드와 연결할 수 있다. 구체적으로, 연결선(FL)은 비표시영역(NDA)의 팬아웃선(FOL)과 연결되고, 팬아웃선(FOL)은 패드영역(PADA)의 패드와 연결될 수 있다.
연결선(FL)들은 표시영역(DA) 내에 배치될 수 있다.
일 실시예에서, 표시영역(DA)의 제2방향(DR2)의 대략 중앙을 지나는 가상의 중심선(CL)의 좌측에 배열된 연결선(FL)들과 중심선(CL)의 우측에 배열된 연결선(FL)들은 중심선(CL)을 기준으로 대략 좌우 대칭일 수 있다.
연결선(FL)들 각각은 제1방향(DR1)으로 연장된 제1부분(FL1) 및 제3부분(FL3), 제2방향(DR2)으로 연장된 제2부분(FL2)을 포함할 수 있다. 제2부분(FL2)은 제1부분(FL1) 및 제3부분(FL3)을 연결할 수 있다. 제1부분(FL1), 제2부분(FL2) 및 제3부분(FL3)은 일체로 형성될 수 있다. 제3부분(FL3)은 중심선(CL) 측에 배치되고, 제1부분(FL1)은 코너(CN1, CN2) 측에 배치될 수 있다. 제1부분(FL1)은 제4가장자리(E4)로부터 멀어지며 제1방향(DR1)으로 연장될 수 있다. 제2부분(FL2)은 제1부분(FL1)에서 절곡되어 제1가장자리(E1) 또는 제2가장자리(E2)로부터 중심선(CL) 방향으로 향하며 제2방향(DR2)으로 연장될 수 있다. 제3부분(FL3)은 패드영역(PADA)을 마주하는 제4가장자리(E4)를 향하여 패드영역(PADA)으로부터 가까워지며 제1방향(DR1)으로 연장될 수 있다.
표시영역(DA)은 연결선(FL)들의 배치 유무에 따라 복수의 영역들로 구획될 수 있다. 예를 들어, 표시영역(DA)은 연결선(FL)들이 배치된 제1영역(SR1) 및 제1영역(SR1)을 제외한 나머지 제2영역(SR2)을 포함할 수 있다. 제2영역(SR2)은 연결선(FL)들이 위치하지 않는 영역일 수 있다.
제1영역(SR1)은 연결선(FL)들의 연장방향에 따라 복수의 서브영역들로 구획될 수 있다. 예를 들어, 제1영역(SR1)은 연결선(FL)들의 제1부분(FL1)들이 배치된 제1서브영역(SS1), 제2부분(FL2)들이 배치된 제2서브영역(SS2) 및 제3부분(FL3)들이 배치된 제3서브영역(SS3)을 포함할 수 있다. 중심선(CL)의 우측에 위치한 제1서브영역(SS1), 제2서브영역(SS2) 및 제3서브영역(SS3)은 중심선(CL)의 좌측에 위치한 제1서브영역(SS1), 제2서브영역(SS2) 및 제3서브영역(SS3)과 각각 대략 대칭일 수 있다.
비표시영역(NDA)은 표시영역(DA)을 둘러쌀 수 있다. 비표시영역(NDA)은 화소(PX)들이 배치되지 않은 영역으로, 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역(PADA)을 포함하고, 표시요소를 구동시키기 위한 전원을 공급하는 전압선 등이 위치할 수 있다. 패드영역(PADA)은 복수의 패드들이 구비될 수 있고, 복수의 패드들은 데이터 드라이버와 전기적으로 연결될 수 있다. 일 실시예에서, 데이터신호를 공급하는 데이터 드라이버는 COF(Chip On Film) 방식으로 패드영역(PADA)의 패드들과 전기적으로 연결된 필름상에 배치될 수 있다. 다른 실시예에 따르면, 데이터 드라이버는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판(100) 상부에 직접 배치될 수 있다.
팬아웃선(FOL)은 비표시영역(NDA)에 배치될 수 있다. 팬아웃선(FOL)은 표시영역(DA)의 신호선들과 연결되어 패드영역(PADA)으로부터 신호를 전달할 수 있다. 본 실시예에서, 팬아웃선(FOL) 중 적어도 일부는 연결선(FL)들과 연결될 수 있다.
한편, 도 1은 기판(100)의 모습 중 벤딩되지 않은 평면도를 도시하고 있다. 최종적인 표시 장치나 표시 장치를 포함하는 스마트폰 등의 전자장치에 있어서는, 사용자에 의해 인식되는 비표시영역(NDA)의 면적을 최소화하기 위해, 기판(100)의 일부가 벤딩될 수 있다.
도 2를 참조하면, 비표시영역(NDA)은 벤딩영역(BA)을 포함하고, 벤딩영역(BA)이 패드영역(PADA)과 표시영역(DA) 사이에 위치할 수 있다. 이 경우 벤딩영역(BA)에서 기판(100)이 벤딩되도록 하여, 패드영역(PADA)의 적어도 일부가 표시영역(DA)과 중첩하여 위치하도록 할 수 있다. 패드영역(PADA)은 표시영역(DA)을 가리지 않고, 패드영역(PADA)이 표시영역(DA)의 뒤쪽에 위치하도록 벤딩방향이 설정된다. 이에 따라 사용자는 표시영역(DA)이 표시장치의 대부분을 차지하는 것으로 인식하게 된다.
도 3은 제1코너(CN1)의 일부를 보여주고 있다. 본 실시예에 따른 표시 장치(1) 또는 이를 구비하는 전자 장치는 사용자가 통상적인 사용 환경에서 관찰할 시, 라운드 형상, 즉 곡선 형상을 갖는 것으로 인식된다. 하지만 제1코너(CN1)를 확대하여 수 마이크로미터 또는 수십 마이크로미터의 폭을 갖는 배선들을 관찰할 수 있는 환경에서는, 도 3에 도시된 바와 같이, 제1코너(CN1)가 제1방향(DR1) 및 제2방향(DR2)으로 복수회 절곡된 직선 형상을 갖는 것으로 나타날 수 있다. 이처럼 제1코너(CN1)를 확대하여 도 3에 도시된 바와 같이 제1코너(CN1)가 복수회 절곡된 직선 형상을 갖는 것으로 나타난다 하더라도, 통상적인 사용 환경에서는 제1코너(CN1)가 라운드 형상, 즉 곡선 형상을 갖는 것으로 인식될 수 있다. 따라서 제1코너(CN1) 및 제2코너(CN2)가 라운드 형상을 갖는다고 할 때, 이는 실질적으로 라운드 형상을 갖는 경우 및 복수회 절곡된 직선 형상을 갖는 경우를 모두 포함할 수 있다.
도 3을 참조하면, 데이터선(DL)들은 제1데이터선(DL1)들 및 제2데이터선(DL2)들을 포함할 수 있다. 제1데이터선(DL1)들은 연결선(FL)들에 연결된 데이터선들일 수 있다. 제2데이터선(DL2)들은 제1데이터선(DL1)들 외의 데이터선들일 수 있다.
또한, 팬아웃선(FOL)은 제1팬아웃선(203)들 및 제2팬아웃선(205)들을 포함할 수 있다. 제1팬아웃선(203)들은 연결선(FL)들에 연결된 팬아웃선들일 수 있다. 제2팬아웃선(205)들은 제1팬아웃선(203)들 외의 팬아웃선들일 수 있다.
표시영역(DA)에는 패드영역(PADA)로부터 공급되는 전기적 신호를 화소(PX)들과 연결된 신호선들에 전달하기 위한 연결선(FL)들이 배치될 수 있다. 예를 들어, 연결선(FL)들은 제1데이터선(DL1)들과 연결되어 패드영역(PADA)의 패드들로부터 공급되는 데이터신호를 제1데이터선(DL1)들에 전달할 수 있다. 연결선(FL)들 각각은 화소(PX)의 스캔선(SL)들 및 데이터선(DL)들과 서로 다른 층에 위치할 수 있다.
연결선(FL)들 각각의 제1부분(FL1)은 제1데이터선(DL1)과 평행하고, 제1데이터선(DL1)과 일부 중첩하게 또는 인접하게 위치할 수 있다. 연결선(FL)들 각각의 제1부분(FL1)은 복수의 열들 중 하나의 열에 배치된 제1데이터선(DL1)과 평행하게 연장될 수 있다. 연결선(FL)들 각각의 제2부분(FL2)은 스캔선(SL)과 평행하고, 스캔선(SL)과 일부 중첩하게 또는 인접하게 배치될 수 있다. 연결선(FL)들 각각의 제2부분(FL2)은 복수의 행들 중 하나의 행에 배치된 스캔선(SL)과 평행하게 연장될 수 있다. 연결선(FL)들 각각의 제3부분(FL3)은 제2데이터선(DL2)과 평행하고, 제2데이터선(DL2)과 일부 중첩하게 또는 인접하게 위치할 수 있다. 연결선(FL)들 각각의 제3부분(FL3)은 복수의 열들 중 하나의 열에 배치된 제2데이터선(DL2)과 평행하게 연장될 수 있다.
연결선(FL)들 각각의 제1부분(FL1)이 배치된 열과 제3부분(FL3)이 배치된 열은 적어도 하나의 열 간격으로 이격될 수 있다. 인접한 한 쌍의 연결선(FL)들의 제1부분(FL1)들은 적어도 하나의 열 간격으로 이격될 수 있다. 인접한 한 쌍의 연결선(FL)들의 제3부분(FL3)들은 적어도 하나의 열 간격으로 이격될 수 있다. 인접한 한 쌍의 연결선(FL)들의 제2부분(FL2)들은 적어도 하나의 행 간격으로 이격될 수 있다.
연결선(FL)들 각각은 일단이 제1데이터선(DL1)과 연결되고, 타단이 제1팬아웃선(203)과 연결될 수 있다. 제1팬아웃선(203)은 일단이 연결선(FL)의 타단과 연결되고, 타단이 패드영역(PADA)의 패드와 연결될 수 있다. 또한, 연결선(FL)의 제1부분(FL1)은 비표시영역(NDA)의 컨택부(CNT)에서 제1데이터선(DL1)과 전기적으로 연결될 수 있다. 일 실시예에서, 제1팬아웃선(203)은 제3부분(FL3)이 비표시영역(NDA)으로 연장된 부분일 수 있다. 다른 실시예에서, 제1팬아웃선(203)은 연결선(FL)과 다른 층에 배치된 별개의 배선으로, 연결선(FL)의 제3부분(FL3)과 비표시영역(NDA)에서 전기적으로 연결될 수 있다.
제2팬아웃선(205)은 일단이 제2데이터선(DL2)과 연결되고, 타단이 패드영역(PADA)의 패드와 연결될 수 있다. 일 실시예에서, 제2팬아웃선(205)은 제2데이터선(DL2)이 비표시영역(NDA)으로 연장된 부분일 수 있다. 다른 실시예에서, 제2팬아웃선(205)은 제2데이터선(DL2)과 다른 층에 배치된 별개의 배선으로, 제2데이터선(DL2)과 비표시영역(NDA)에서 전기적으로 연결될 수 있다.
상기와 같이 표시영역(DA)에 연결선(FL)들을 배치하는 것은 제1코너(CN1) 또는 제2코너(CN2)를 둘러싸는 비표시영역(NDA)의 면적을 줄이기 위함일 수 있다. 표시영역(DA)의 신호선들이 표시영역(DA)에서 제1코너(CN1) 또는 제2코너(CN2) 방향으로 연장되어 팬아웃선(FOL)들과 연결될 수 있다. 이러한 경우, 팬아웃선(FOL)들이 차지하는 면적이 넓어지게 되며 비표시영역(NDA)의 면적이 증가할 수 있다. 본 실시예는 신호선과 연결되는 연결선(FL)이 표시영역(DA)을 통과함으로써, 팬아웃선(FOL)의 면적을 최소화할 수 있다. 따라서, 비표시영역(NDA)의 면적을 줄일 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시패널에 배치된 어느 하나의 화소를 나타낸 등가회로도이다.
도 4를 참조하면, 하나의 화소(PX)마다 신호선들(SL1, SL2, SL3, EL, DL), 초기화전압선(VIL) 및 전원전압선(PL)이 구비된 경우를 도시하고 있다. 또 다른 실시예로서, 신호선들(SL1, SL2, SL3, EL, DL) 중 적어도 어느 하나, 초기화전압선(VIL) 및/또는 전원전압선(PL)은 이웃하는 화소들에서 공유될 수 있다.
신호선들은 제1스캔신호(GW)를 전달하는 제1스캔선(SL1), 제2스캔신호(GI)를 전달하는 제2스캔선(SL2), 제3스캔신호(GB)를 전달하는 제3스캔선(SL3), 발광제어신호(EM)를 전달하는 발광제어선(EL), 및 데이터신호(DATA)를 전달하는 데이터선(DL)을 포함한다. 제3스캔선(SL3)은 다음 행의 제2스캔선(SL2)일 수 있고, 제3스캔신호(GB)는 다음 행의 제2스캔신호(GI)일 수 있다.
전원전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달하며, 초기화전압선(VIL)은 제1트랜지스터(T1) 및 유기발광다이오드(OLED)를 초기화하는 초기화전압(VINT)을 화소(PX)로 전달한다.
제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 발광제어선(EL) 및 초기화전압선(VIL)은 제2방향(DR2)으로 연장되며 각 행에 상호 이격 배치될 수 있다. 데이터선(DL) 및 전원전압선(PL)은 제1방향(DR1)으로 연장되며 각 열에 상호 이격 배치될 수 있다.
화소(PX)의 화소회로(PC)는 복수의 제1 내지 제7트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7)은 박막트랜지스터로 구현될 수 있다.
제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결된다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(Ioled)를 공급한다.
제2트랜지스터(T2)는 제1스캔선(SL1) 및 데이터선(DL)에 연결되며, 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 노드(N)로 전달하는 스위칭 동작을 수행한다.
제3트랜지스터(T3)는 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결된다. 제3트랜지스터(T3)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킨다.
제4트랜지스터(T4)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(GI)에 따라 턴온되어 초기화전압선(VIL)으로부터의 초기화전압(VINT)을 제1트랜지스터(T1)의 게이트전극에 전달하여 제1트랜지스터(T1)의 게이트 전압을 초기화시킨다.
제5트랜지스터(T5) 및 제6트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 전원전압선(PL)으로부터 유기발광다이오드(OLED)의 방향으로 구동전류(Ioled)가 흐를 수 있도록 전류 경로를 형성한다,
제7트랜지스터(T7)는 제3스캔선(SL3)을 통해 전달받은 제3스캔신호(GB)에 따라 턴온되어 초기화전압선(VIL)으로부터의 초기화전압(VINT)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화시킨다. 제7트랜지스터(T7)는 생략될 수 있다.
도 4에서는 제4트랜지스터(T4)는 제2스캔선(SL2)에 연결되고, 제7트랜지스터(T7)는 별도의 제3스캔선(SL3)에 연결된 경우를 도시하고 있다. 다른 실시예로서, 제7트랜지스터(T7)가 제4트랜지스터(T4)와 함께 제2스캔선(SL2)에 연결될 수 있다.
커패시터(Cst)는 전원전압선(PL) 및 제1트랜지스터(T1)의 게이트전극에 연결되어, 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함하고, 대향전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(Ioled)를 전달받아 발광함으로써 이미지를 표시한다.
도 5는 일 실시예에 따른 도 3의 B 부분을 일부 확대한 평면도이다.
도 5를 참조하면, 제1서브영역(SS1)에서는 연결선들의 제1부분(FL1)이 제1방향(DR1)과 나란한 방향으로 연장될 수 있다. 일 실시예에서, 제1부분(FL1)은 전원전압선(PL, 도 6)과 중첩되고, 데이터선(DL, 도 6)에 평행하게 이격 배치될 수 있다. 한편, 각각의 전원전압선(PL) 및 데이터선(DL)은 제1방향(DR1)으로 배치될 수 있으며, 열 간격으로 이격되어 배치될 수 있다. 일 실시예에서, 전원전압선(PL)의 폭은 제1부분(FL1)의 폭 보다 클 수 있고, 제1부분(FL1)의 폭을 완전히 덮는 폭을 가질 수 있다. 인접하는 제1부분(FL1)들 사이에는 각 행마다 제2방향(DR2)으로 소정 길이를 갖는 가로패턴(HP)이 구비될 수 있다. 가로패턴(HP)은 연결선의 제2부분(FL2)에서 연장되는 가상의 직선 상에 위치하고, 제2부분(FL2)과 동일층 상에 배치될 수 있다.
제2서브영역(SS2)에서는 연결선들의 제2부분(FL2)이 제2방향(DR2)과 나란한 방향으로 연장될 수 있다. 일 실시예에서, 제2부분(FL2)은 초기화전압선(VIL, 도 6)과 중첩될 수 있다. 일 실시예에서, 초기화전압선(VIL)의 폭은 제2부분(FL2)의 폭보다 클 수 있고, 제2부분(FL2)의 폭을 완전히 덮는 폭을 가질 수 있다. 인접하는 제2부분(FL2)들 사이에는 각 열마다 제1방향(DR1)으로 소정 길이를 갖는 세로패턴(VP)이 구비될 수 있다. 세로패턴(HP)은 연결선의 제1부분(FL1)에서 연장되는 가상의 직선 상에 위치하고, 제1부분(FL2)과 동일층 상에 배치될 수 있다.
연결선의 제1부분(FL1)과 제2부분(FL2)은 서로 다른 층에 배치되고, 컨택홀(74)을 통해 전기적으로 연결될 수 있다. 연결선의 제1부분(FL1)은 제2부분(FL2)의 상부 층에 배치되고, 제2부분(FL2)과 제1부분(FL1) 사이의 절연층(들)에 형성된 컨택홀(74)을 통해 전기적으로 연결될 수 있다.
도시되지 않았으나, 제3서브영역(SS3)에서는 연결선들의 제3부분(FL3)이 제1방향(DR1)과 나란한 방향으로 연장될 수 있다. 제3부분(FL3)은 제1부분(FL1)과 동일하게 전원전압선(PL)과 중첩되고, 데이터선(DL)에 평행하게 이격 배치될 수 있다. 인접하는 제3부분(FL3)들 사이에는 각 행마다 제2방향(DR2)으로 소정 길이를 갖는 가로패턴(HP)이 구비될 수 있다. 연결선의 제3부분(FL3)은 제1부분(FL1)과 동일층에 배치되고, 컨택홀을 통해 제2부분(FL2)과 전기적으로 연결될 수 있다.
제1영역(SR1)에 가로패턴(HP)들 및 세로패턴(VP)들을 구비함으로써, 연결선의 제1부분(FL1), 제2부분(FL2) 및 제3부분(FL3)이 배치된 영역과 배치되지 않은 영역이 구별되어 시인되는 것을 방지하고, 패턴밀도(pattern density)를 확보하여 제조 공정상의 이점을 제공할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 인접한 한 쌍의 화소회로들에 배치된 복수의 박막트랜지스터들 및 커패시터의 위치를 개략적으로 나타낸 배치도로서, 도 5의 C를 확대한 확대도이다. 도 7은 도 6의 일부 배선들을 나타낸 배치도이다. 도 8a는 도 7의 I-I'선을 따라 취한 개략적인 단면도이고, 도 8b는 도 7의 II-II'선을 따라 취한 개략적인 단면도이다. 도 8a 및 도 8b는 데이터선 및 연결선을 중심으로 도시되어 있으며, 일부 부재가 생략되어 있을 수 있다.
도 6 내지 도 8b를 참조하면, 일 실시예에 따른 표시장치는 기판(100), 박막트랜지스터들, 커패시터, 표시영역 내에 제1방향(DR1)으로 연장된 전원전압선(PL), 전원전압선(PL)과 이격되어 배치된 데이터선(DL), 및 데이터선(DL)을 패드와 연결하는 연결선을 포함한다. 연결선은 제1방향(DR1)으로 연장된 제1부분(FL1) 및 제2방향(DR2)으로 연장된 제2부분(FL2)을 포함할 수 있다. 도 6 및 도 7에서는 좌측 화소의 유기발광다이오드(OLED)가 배치되는 화소영역(PA1)과 우측 화소의 유기발광다이오드(OLED)가 배치되는 화소영역(PA2) 각각에 배치된 화소회로들을 도시한다. 이하에서는 우측 화소의 화소회로를 중심으로 설명한다.
기판(100)은 글라스재, 금속재 또는 플라스틱재 등과 같은 다양한 재료로 형성된 것일 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 기판일 수 있는데, 예를 들어, 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide, PEI), 폴리에틸렌나프탈레이트(polyethylenenapthalate, PEN), 폴리에틸렌테레프탈레이드(polyethyleneterepthalate, PET), 폴리페닐렌설파이드(polyphenylenesulfide, PPS), 폴리아릴레이트(polyarlylate, PAR), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다. 기판(100) 상에 버퍼층(110)이 배치될 수 있다.
버퍼층(110)은 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기절연물로 형성된 단일층 또는 다층 구조를 가질 수 있다. 기판(100)과 버퍼층(110) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 버퍼층(110)은 생략될 수도 있다.
버퍼층(110) 상에는 반도체층이 배치될 수 있다. 반도체층은 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함할 수 있다. 반도체층은 다양한 형상으로 굴곡진 형상을 가질 수 있다. 도 6에 도시된 바와 같이, 반도체층은 제1트랜지스터(T1)의 채널영역(A1), 제2트랜지스터(T2)의 채널영역(A2), 제3트랜지스터(T3)의 채널영역(A31, A32), 제4트랜지스터(T4)의 채널영역(A41, A42), 제5트랜지스터(T5)의 채널영역(A5), 제6트랜지스터(T6)의 채널영역(A6) 및 제7트랜지스터(T7)의 채널영역(A7)을 포함할 수 있다. 즉, 제1 내지 제7트랜지스터들(T1 내지 T7)의 각 채널영역은 반도체층의 일부 영역들일 수 있다. 제1트랜지스터(T1)의 채널영역(A1)은 굴곡을 가짐으로써 길게 형성할 수 있어, 게이트전극에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어질 수 있다. 제1트랜지스터(T1)의 채널영역(A1)의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 다양한 실시예가 가능하다. 제7트랜지스터(T7)의 채널영역(A7)은 이전 행으로부터 연장된 반도체층의 일부 영역일 수 있다.
제1 내지 제7트랜지스터들(T1 내지 T7)의 반도체층은 각각 채널영역 양옆의 소스영역 및 드레인영역을 포함할 수 있다. 반도체층은 제1트랜지스터(T1)의 소스영역(S1) 및 드레인영역(D1), 제2트랜지스터(T2)의 소스영역(S2) 및 드레인영역(D2), 제3트랜지스터(T3)의 소스영역(S3) 및 드레인영역(D3), 제4트랜지스터(T4)의 소스영역(S4) 및 드레인영역(D4), 제5트랜지스터(T5)의 소스영역(S5) 및 드레인영역(D5), 제6트랜지스터(T6)의 소스영역(S6) 및 드레인영역(D6), 및 제7트랜지스터(T7)의 소스영역(S7) 및 드레인영역(D7)을 포함할 수 있다. 소스영역이나 드레인영역은 경우에 따라 트랜지스터의 소스전극이나 드레인전극에 대응될 수 있다. 실시예에 따라 소스영역 및 드레인영역의 위치는 바뀔 수 있다. 반도체층의 상부에는 제1절연층(111)이 위치할 수 있다.
제1절연층(111) 상에는 제1트랜지스터(T1)의 게이트전극(G1), 제2트랜지스터(T2)의 게이트전극(G2), 제3트랜지스터(T3)의 게이트전극(G31, G32), 제4트랜지스터(T4)의 게이트전극(G41, G42), 제5트랜지스터(T5)의 게이트전극(G5), 제6트랜지스터(T6)의 게이트전극(G6) 및 제7트랜지스터(T7)의 게이트전극(G7)이 배치될 수 있다. 또한 제1절연층(111) 상에는 제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들과 동일층에 동일 물질로 제1스캔선(SL1), 제2스캔선(SL2) 및 발광제어선(EL)이 제2방향(DR2)으로 연장되며 배치될 수 있다. 제1트랜지스터(T1)의 게이트전극(G1)은 커패시터(Cst)의 하부전극(Cst1)으로도 기능할 수 있다.
제2트랜지스터(T2)의 게이트전극(G2)과 제3트랜지스터(T3)의 게이트전극(G31, G32)은 반도체층과 교차하는 제1스캔선(SL1)의 부분들이거나 제1스캔선(SL1)으로부터 돌출된 부분들일 수 있다. 제4트랜지스터(T4)의 게이트전극(G41, G42)과 제7트랜지스터(T7)의 게이트전극(G7)은 반도체층과 교차하는 제2스캔선(SL2)의 부분들이거나 제2스캔선(SL2)으로부터 돌출된 부분들일 수 있다. 제5트랜지스터(T5)의 게이트전극(G5)과 제6트랜지스터(T6)의 게이트전극(G6)은 반도체층과 교차하는 발광제어선(EL)의 부분들이거나 발광제어선(El)으로부터 돌출된 부분들일 수 있다. 제1트랜지스터(T1)의 게이트전극(G1)은 아일랜드 타입으로 구비될 수 있다.
제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 제1 내지 제7트랜지스터들(T1 내지 T7)의 게이트전극들 상부에는 제2절연층(112)이 배치될 수 있다.
제2절연층(112) 상에는 커패시터(Cst)의 상부전극(Cst2)이 배치될 수 있다. 커패시터(Cst)의 상부전극(Cst2)에는 개구(SOP)가 형성될 수 있다. 개구(SOP)를 통해 노드전극(174)은 커패시터(Cst)의 하부전극(Cst1)과 제3트랜지스터(T3)의 드레인영역(D3)이 전기적으로 연결되도록 할 수 있다. 커패시터(Cst)의 상부전극(Cst2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 커패시터(Cst)는 제1트랜지스터(T1)의 게이트전극(G1)을 하부전극으로 공유하며 제1트랜지스터(T1)와 중첩될 수 있다.
제2절연층(112) 상에는 초기화전압선(VIL) 및 차폐전극(129)이 커패시터(Cst)의 상부전극(Cst2)과 함께 배치될 수 있다. 초기화전압선(VIL) 및 차폐전극(129)은 커패시터(Cst)의 상부전극(Cst2)과 동일 물질을 포함할 수 있다. 초기화전압선(VIL)은 제2방향(D2)으로 연장될 수 있다. 차폐전극(129)은 제3트랜지스터(T3)의 두 개의 채널영역들(A31, A32) 사이의 영역, 제3트랜지스터(T3)의 드레인영역(D3)과 제4트랜지스터(T4)의 드레인영역(D4), 및 제4트랜지스터(T4)의 소스영역(S4)과 제7트랜지스터(T7)의 드레인영역(D7)에 중첩할 수 있다.
커패시터(Cst)의 상부전극(Cst2), 초기화전압선(VIL) 및 차폐전극(129) 상에는 제3절연층(113)이 배치될 수 있다.
제1절연층(111), 제2절연층(112) 및 제3절연층(113)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 무기절연층일 수 있다.
도 7에 도시된 바와 같이, 제3절연층(113) 상에는 제1방향(DR1)으로 연장된 전원전압선(PL), 노드전극(173), 연결전극들(174, 175, 176)이 배치될 수 있다.
전원전압선(PL)은 제3절연층(113)에 형성된 컨택홀(51)을 통해 커패시터(Cst)의 상부전극(Cst2)에 연결될 수 있다. 전원전압선(PL)은 제3절연층(113)에 형성된 컨택홀(52)을 통해 차폐전극(129)에 연결될 수 있다. 전원전압선(PL)은 제1절연층(111), 제2절연층(112) 및 제3절연층(113)에 형성된 컨택홀(53)을 통해 제5트랜지스터(T5)의 소스영역(S5)과 연결될 수 있다. 전원전압선(PL)은 일부가 이웃하는 화소영역에 배치될 수 있다. 도 7에서 우측 화소의 전원전압선(PL)은 좌측 화소영역(PA1)에 배치되고, 전원전압선(PL)으로부터 우측 화소영역(PA2)으로 돌출된 부분이 제5트랜지스터(T5)의 반도체층과 컨택하고 있다.
노드전극(173)의 일단은 제2절연층(112) 및 제3절연층(113)에 형성된 컨택홀(54)을 통해 제1트랜지스터(T1)의 게이트전극(G1)에 연결되고, 노드전극(173)의 타단은 제1절연층(111), 제2절연층(112) 및 제3절연층(113)에 형성된 컨택홀(55)을 통해 제3트랜지스터(T3)의 드레인영역(D3) 및 제4트랜지스터(T4)의 드레인영역(D4)에 연결될 수 있다. 이때, 노드전극(174)의 일단은 커패시터(Cst)의 상부전극(Cst2)에 형성된 개구(SOP)를 통해 제1트랜지스터(T1)의 게이트전극(G1)에 연결될 수 있다.
연결전극(174)의 일단은 제3절연층(113)에 형성된 컨택홀(56)을 통해 초기화전압선(VIL)에 연결되고, 연결전극(174)의 타단은 제1절연층(111), 제2절연층(112) 및 제3절연층(113)에 형성된 컨택홀(57)을 통해 제4트랜지스터(T4)의 소스영역(S4) 및 제7트랜지스터(T7)의 드레인영역(D7)에 연결될 수 있다. 연결전극(175)은 제1절연층(111), 제2절연층(112) 및 제3절연층(113)에 형성된 콘택홀(58)을 통해 제2트랜지스터(T2)의 소스영역(S2)에 연결될 수 있다. 연결전극(176)은 제1절연층(111), 제2절연층(112) 및 제3절연층(113)에 형성된 콘택홀(59)을 통해 제6트랜지스터(T6)의 드레인영역(D6)에 연결될 수 있다.
전원전압선(PL), 노드전극(173) 및 연결전극들(174, 175, 176)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 전원전압선(PL), 노드전극(173) 및 연결전극들(174, 175, 176)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
전원전압선(PL) 상에는 제4절연층(114)이 배치될 수 있다. 제4절연층(114) 상에는 연결선의 제2부분(FL2), 도전층(181) 및 연결전극들(183, 185)이 배치될 수 있다.
연결선의 제2부분(FL2)은 제2방향(DR2)으로 연장될 수 있다. 연결선의 제2부분(FL2)은 초기화전압선(VIL)에 중첩할 수 있다. 연결선의 제2부분(FL2)의 폭은 초기화전압선(VIL)의 폭과 동일하거나 상이할 수 있다. 도 7에서 연결선의 제2부분(FL2)의 폭은 초기화전압선(VIL)의 폭 이상으로서, 초기화전압선(VIL)의 폭 전체를 커버하는 예를 도시하고 있다. 다른 실시예에서, 연결선의 제2부분(FL2)의 폭은 초기화전압선(VIL)의 폭보다 작을 수 있다.
도전층(181)은 연결선의 제2부분(FL2)과 동일층 상에 배치되고, 연결선의 제2부분(FL2)과 이격될 수 있다. 도전층(181)의 일부는 좌측 화소영역(PA1)에 배치되고, 다른 일부는 우측 화소영역(PA2)에 배치될 수 있다. 도전층(181)은 제1방향(DR1)으로 연장되며 좌측 화소영역(PA1)에 배치된 전원전압선(PL)과 중첩하는 제1부분(181a)을 포함할 수 있다. 도전층(181)은 제1부분(181a)으로부터 제2방향(DR2)으로 돌출되어 좌측 화소영역(PA1)과 우측 화소영역(PA2)에 배치된 초기화전압선(VIL)과 중첩하는 제2부분(181b)을 더 포함할 수 있다. 도전층(181)의 제2부분(181b)은 제4절연층(114)에 형성된 컨택홀(61)을 통해 연결전극(174)과 연결되어 초기화전압선(VIL)에 전기적으로 연결될 수 있다. 도전층(181)의 제2부분(181b)의 폭은 연결선의 제2부분(FL2)의 폭과 동일할 수 있다. 다른 실시예에서, 도전층(181)의 제2부분(181b)의 폭은 연결선의 제2부분(FL2)의 폭과 상이할 수 있다. 동일 선상에 배치된 도전층(181)의 제2부분(181b)과 연결선의 제2부분(FL2)은 서로 이격될 수 있다.
연결전극(183)은 연결전극(175)과 중첩하고, 제4절연층(114)에 형성된 콘택홀(62)을 통해 연결전극(175)에 연결됨으로써 제2트랜지스터(T2)의 소스영역(S2)에 연결될 수 있다. 연결전극(185)은 연결전극(176)과 중첩하고, 제4절연층(114)에 형성된 콘택홀(63)을 통해 연결전극(176)에 연결됨으로써 제6트랜지스터(T2)의 드레인영역(D6)에 연결될 수 있다.
연결선의 제2부분(FL2), 도전층(181) 및 연결전극들(183, 185)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 연결선의 제2부분(FL2), 도전층(181) 및 연결전극들(183, 185)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
연결선의 제2부분(FL2), 도전층(181) 및 연결전극들(183, 185) 상부에 제5절연층(115)이 배치될 수 있다. 제5절연층(115) 상부에 데이터선(DL) 및 연결선의 제1부분(FL1)이 배치될 수 있다. 제5절연층(115) 상부에 연결전극(191)이 더 배치될 수 있다.
데이터선(DL)은 제1데이터선(DL1)일 수 있다. 데이터선(DL)은 제1방향(DR1)으로 연장되고, 도전층(181)에 일부 중첩할 수 있다. 데이터선(DL)은 제5절연층(115)에 형성된 컨택홀(71)을 통해 연결전극(183)에 연결됨으로써 제2트랜지스터(T2)의 소스영역(S2)에 연결될 수 있다.
연결선의 제1부분(FL1)은 데이터선(DL)에 이격되며 제1방향(DR1)으로 연장될 수 있다. 연결선의 제1부분(FL1)은 도전층(181) 및 전원전압선(PL)에 일부 중첩할 수 있다. 연결선의 제1부분(FL1)은 제1서브영역(SS1)과 제2서브영역(SS2)의 경계 또는 경계 부근에서 제2부분(FL2)에 연결될 수 있다. 연결선의 제1부분(FL1)은 제5절연층(115)에 형성된 컨택홀(74)을 통해 제2부분(FL2)에 전기적으로 연결될 수 있다. 연결선의 제1부분(FL1)의 폭은 도전층(181)의 폭 및/또는 전원전압선(PL)의 폭보다 작을 수 있다. 연결선의 제1부분(FL1)의 폭은 연결선의 제2부분(FL2)의 폭과 동일하거나 상이할 수 있다. 도 7에서 연결선의 제1부분(FL1)의 폭은 연결선의 제2부분(FL2)의 폭보다 작은 예를 도시하고 있으나, 다른 실시예에서 연결선의 제1부분(FL1)의 폭은 연결선의 제2부분(FL2)의 폭과 동일하거나 그보다 클 수 있다.
연결전극(191)은 연결전극(185)과 중첩하고, 제5절연층(115)에 형성된 콘택홀(72)을 통해 연결전극(185)에 연결됨으로써 제6트랜지스터(T2)의 드레인영역(D6)에 연결될 수 있다.
본 발명의 실시예에서 도전층(181)은 전원전압선(PL)과 데이터선(DL) 사이의 층에 배치되어 전원전압선(PL)과 데이터선(DL) 사이의 커플링과 같은 전기적 신호 간섭을 최소화하는 차폐층일 수 있다.
데이터선(171) 및 연결선의 제1부분(FL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 데이터선(171) 및 연결선의 제1부분(FL1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 데이터선(171) 및 연결선의 제1부분(FL1) 상부에 제6절연층(116)이 배치될 수 있다.
제4절연층(114), 제5절연층(115) 및 제6절연층(116)은 평탄화층으로 유기절연층일 수 있다. 제4 내지 제6절연층(114 내지 116)은 Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등과 같은 유기 절연물을 포함할 수 있다. 일 실시예로, 제4 내지 제6절연층(114 내지 116)은 폴리이미드를 포함할 수 있다.
제6절연층(116) 상부에 표시요소로서 유기발광다이오드(OLED)가 배치될 수 있다. 유기발광다이오드(OLED)는 화소전극(310), 중간층(320) 및 대향전극(330)을 포함할 수 있다.
화소전극(310)은 제6절연층(116) 상에 배치되며, 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(310)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 화소전극(310)은 제6절연층(116)의 컨택홀(VH)을 통해 제5절연층(115) 상의 연결전극(191)에 전기적으로 연결될 수 있다. 이에 따라 화소전극(310)은 제6트랜지스터(T6)에 전기적으로 연결될 수 있다. 다른 실시예에서, 연결전극(191)이 생략되고, 화소전극(310)은 제5절연층(115) 및 제6절연층(116)의 컨택홀을 통해 제4절연층(114) 상의 연결전극(185)에 전기적으로 연결될 수 있다.
제6절연층(116) 상에는 제7절연층(117)이 배치될 수 있다. 제7절연층(117)은 각 화소들에 대응하는 개구, 즉 화소전극(310)의 일부가 노출되도록 하는 개구(OP)를 가짐으로써 화소정의층의 역할을 할 수 있다. 제7절연층(117)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제7절연층(117)은 전술된 무기물을 포함할 수 있다. 이하, 제7절연층(117)의 개구(OP) 또는 화소전극(310)에서 제7절연층(117)의 개구(OP)에 의해 노출된 영역을 발광영역으로 정의할 수 있다.
제7절연층(117)의 개구(OP)에 의해 노출된 화소전극(310) 상에는 중간층(320)이 배치될 수 있다. 유기발광다이오드(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 복수개의 유기발광다이오드들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다.
이러한 유기발광다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 그 상부에는 박막봉지층(미도시) 또는 밀봉기판(미도시)이 배치되어 이러한 유기발광다이오드를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(미도시)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다. 밀봉기판(미도시)은 기판(110)과 마주보도록 배치되며, 비표시영역(NDA, 도 1 참조)에서 기판(110)과 실런트 또는 프릿 등의 밀봉부재에 의해서 접합될 수 있다.
또한, 화소정의막(120) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 9는 도 5의 D를 확대한 확대도이다. 도 10은 도 9의 일부 배선들을 나타낸 배치도이다. 도 11은 도 10의 III-III'선을 따라 취한 개략적인 단면도이다. 도 9에 있어서, 도 6과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다. 도 9 내지 도 11은 인접한 한 쌍의 연결선들의 제2부분(FL2)들을 도시한다.
도 9 내지 도 11을 참조하면, 제2서브영역(SS2)에서, 평면상 인접한 한 쌍의 연결선들의 제2부분(FL2)들 사이에는 도전패턴(181P)이 배치될 수 있다. 도전패턴(181P)은 제4절연층(114) 상에 배치되어 연결선의 제2부분(FL2) 및 도전층(181)과 동일층 상에 배치될 수 있다.
도전패턴(181P)은 제1방향(DR1)으로 연장되고, 전원전압선(PL)에 일부 중첩할 수 있다. 도전패턴(181P)은 인접한 연결선들의 제2부분(FL2)들과 이격될 수 있다. 도전패턴(181P)의 일부는 연결전극(174)의 타단과 중첩하고, 제4절연층(114)에 형성된 컨택홀(64)을 통해 연결전극(174)의 타단에 전기적으로 연결될 수 있다. 이에 따라 도전패턴(181P)은 초기화전압선(VIL)으로부터 초기화전압(VINT)을 인가받을 수 있다.
도전패턴(181P)은 도전층(181)과 동일물질을 포함할 수 있다. 도전패턴(181P)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 도전패턴(181P)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
도전패턴(181P) 상부에 제5절연층(115)이 배치될 수 있다. 제5절연층(115) 상부에 수직패턴(VP)이 배치될 수 있다. 수직패턴(VP)은 데이터선(DL)에 이격되며 제1방향(DR1)으로 연장될 수 있다. 수직패턴(VP)은 도전패턴(181P) 및 전원전압선(PL)에 중첩할 수 있다. 수직패턴(VP)은 제5절연층(115)에 형성된 컨택홀(73)을 통해 도전패턴(181P)에 전기적으로 연결될 수 있다. 이에 따라 수직패턴(VP)은 초기화전압선(VIL)으로부터 초기화전압(VINT)을 인가받을 수 있다.
본 발명의 실시예에서 도전층(181)과 유사하게 도전패턴(181P)은 전원전압선(PL)과 데이터선(DL) 사이의 층에 배치되어 전원전압선(PL)과 데이터선(DL) 사이의 전기적 신호 간섭을 최소화하는 차폐층일 수 있다.
도 12는 도 5의 E를 확대한 확대도이다. 도 13은 도 12의 일부 배선들을 나타낸 배치도이다. 도 14는 도 13의 IV-IV'선을 따라 취한 개략적인 단면도이다. 도 12에 있어서, 도 6과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다. 도 12 내지 도 14는 인접한 한 쌍의 연결선들의 제1부분(FL1)들을 도시한다.
도 12 내지 도 14를 참조하면, 제1서브영역(SS1)에서, 도전층(181)의 제1부분(181a)과 제2부분(181b)은 복수의 화소(PX)들에 대해 서로 연결되어 메쉬 구조를 가질 수 있다. 도전층(181)의 제2부분(181b)은 제4절연층(114)에 형성된 컨택홀(61)을 통해 연결전극(174)과 연결되어 초기화전압선(VIL)에 전기적으로 연결될 수 있다. 도전층(181)이 초기화전압선(VIL)과 연결됨으로써, 초기화전압선(VIL)은 제1서브영역(SS1)에서 이중 배선 구조 및 메쉬 구조를 가질 수 있다. 도전층(181)의 제2부분(181b)은 제1서브영역(SS1)에서 가로패턴(HP, 도 5)의 역할을 할 수 있다. 도전층(181) 상부에 제5절연층(115)이 배치되고, 제5절연층(115) 상부에 연결선의 제1부분(FL1) 및 데이터선(DL)이 배치될 수 있다.
도 15는 다른 실시예에 따른 도 3의 B 부분을 일부 확대한 평면도이다.
도 15의 실시예는 연결선의 제1부분(FL1)과 제2부분(FL2)이 일체로 형성되어 동일 층 상에 배치되는 점에서 도 5의 실시예와 상이하다. 그 외 구성은 동일하므로 상세한 설명은 생략한다. 도시되지 않았으나, 연결선의 제3부분(FL3)은 제1부분(FL1) 및 제2부분(FL2)과 일체로 형성되어 동일 층에 배치될 수 있다.
도 16은 도 15의 F를 확대한 확대도이다. 도 17은 도 16의 일부 배선들을 나타낸 배치도이다. 도 18은 도 17의 V-V'선을 따라 취한 개략적인 단면도이다. 도 16에 있어서, 도 6과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 16 내지 도 18을 참조하면, 전원전압선(PL) 상에는 제4절연층(114)이 배치될 수 있다. 제4절연층(114) 상에는 연결선(FL), 도전층(181') 및 연결전극들(183, 185)이 배치될 수 있다.
연결선(FL)은 제1서브영역(SS1)에서 제1방향(DR1)으로 연장되는 제1부분(FL1) 및 제2서브영역(SS2)에서 제2방향(DR2)으로 연장되는 제2부분(FL2)을 포함할 수 있다. 연결선(FL)의 제1부분(FL1)은 전원전압선(PL)에 중첩할 수 있다. 연결선(FL)의 제2부분(FL2)은 초기화전압선(VIL)에 중첩할 수 있다. 연결선(FL)은 제1서브영역(SS1)과 제2서브영역(SS2)의 경계 또는 경계 부근에서 절곡될 수 있다.
도전층(181')은 인접한 연결선(FL)의 제1부분(FL1) 및 제2부분(FL2)과 이격될 수 있다. 도전층(181')은 제1방향(DR1)으로 연장되며 전원전압선(PL)과 평행한 제1부분(181a')을 포함할 수 있다. 도전층(181')은 제1부분(181a')으로부터 제2방향(DR2)으로 돌출되어 초기화전압선(VIL)과 중첩하는 제2부분(181b')을 더 포함할 수 있다. 도전층(181')의 제2부분(181b')은 제4절연층(114)에 형성된 컨택홀(61)을 통해 연결전극(174)과 연결되어 초기화전압선(VIL)에 전기적으로 연결될 수 있다. 이에 따라 도전층(181')은 초기화전압선(VIL)으로부터 초기화전압(VINT)을 인가받을 수 있다. 도전층(181')의 제2부분(181b')은 가로패턴(HP, 도 15)의 역할을 할 수 있다.
연결선(FL) 및 도전층(181') 상부에 제5절연층(115)이 배치될 수 있다. 제5절연층(115) 상부에 데이터선(DL)이 배치될 수 있다.
본 발명의 실시예에서 도전층(181')은 전원전압선(PL)과 데이터선(DL) 사이의 층에 배치되어 전원전압선(PL)과 데이터선(DL) 사이의 전기적 신호 간섭을 차단하는 차폐층일 수 있다.
도 19는 도 15의 G를 확대한 확대도이다. 도 20은 도 19의 일부 배선들을 나타낸 배치도이다. 도 21은 도 20의 VI-VI'선을 따라 취한 개략적인 단면도이다. 도 19에 있어서, 도 6과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다. 도 19 내지 도 21은 인접한 한 쌍의 연결선들의 제1부분(FL1)들을 도시한다.
도 19 내지 도 21을 참조하면, 제1서브영역(SS1)에서, 평면상 인접한 한 쌍의 연결선들의 제1부분(FL1)들 사이에 도전층(181')이 배치될 수 있다. 도전층(181')의 제1부분(181a')은 연결선의 제1부분(FL1)과 이격되며 평행하게 제1방향(DR1)으로 연장될 수 있다. 도전층(181')의 제2부분(181b')은 제4절연층(114)에 형성된 컨택홀(61)을 통해 연결전극(174)과 연결되어 초기화전압선(VIL)에 전기적으로 연결될 수 있다. 도전층(181')의 제2부분(181b')은 가로패턴(HP, 도 15)의 역할을 할 수 있다.
데이터선(DL)은 연결선의 제1부분(FL1)과 이격되며 평행하게 제1방향(DR1)으로 연장될 수 있다. 데이터선(DL)은 도전층(181')의 제1부분(181a')과 일부 중첩할 수 있다.
도 22는 도 5의 H를 확대한 확대도이다. 도 23은 도 22의 일부 배선들을 나타낸 배치도이다. 도 24는 도 23의 VII-VII'선을 따라 취한 개략적인 단면도이다. 도 22에 있어서, 도 6과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다. 도 22 내지 도 24는 인접한 한 쌍의 연결선들의 제2부분(FL2)들을 도시한다.
도 22 내지 도 24를 참조하면, 제2서브영역(SS2)에서, 평면상 인접한 한 쌍의 연결선들의 제2부분(FL2)들 사이에는 도전패턴(181P')이 배치될 수 있다. 도전패턴(181P')은 연결선의 제2부분(FL2) 및 도전층(181')과 함께 제4절연층(114) 상에 배치될 수 있다.
도전패턴(181P')은 제1방향(DR1)으로 연장되고, 전원전압선(PL)에 일부 중첩할 수 있다. 도전패턴(181P')은 인접한 연결선들의 제2부분(FL2)들과 이격될 수 있다. 도전패턴(181P')의 일부는 연결전극(174)의 타단과 중첩하고, 제4절연층(114)에 형성된 컨택홀(64)을 통해 연결전극(174)의 타단에 전기적으로 연결될 수 있다. 이에 따라 도전패턴(181P')은 초기화전압선(VIL)으로부터 초기화전압(VINT)을 인가받을 수 있다.
제2서브영역(SS2)에서, 제4절연층(114) 상에는 수직패턴(VP)이 더 배치될 수 있다. 수직패턴(VP)은 데이터선(DL)에 이격되며 데이터선(DL)과 평행하게 연장될 수 있다. 수직패턴(VP)은 전원전압선(PL)에 중첩할 수 있다. 수직패턴(VP)은 인접한 연결선들의 제2부분(FL2)들 사이에 배치되고, 제2부분(FL2)들과 이격될 수 있다. 수직패턴(VP)은 도전패턴(181P')과 이격되며 제1방향(DR1)으로 연장되고, 브릿지(BR)를 통해 도전패턴(181P')에 연결될 수 있다. 즉, 수직패턴(VP)과 도전패턴(181P') 및 브릿지(BR)는 일체로 형성될 수 있다. 이에 따라 수직패턴(VP)은 초기화전압선(VIL)으로부터 초기화전압(VINT)을 인가받을 수 있다.
수직패턴(VP) 및 도전패턴(181P')은 연결선(FL)과 동일물질을 포함할 수 있다. 수직패턴(VP) 및 도전패턴(181P')은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예에서, 수직패턴(VP) 및 도전패턴(181P')은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
도전패턴(181P') 상의 데이터선(DL)은 제1방향(DR1)으로 연장되고, 도전패턴(181P')에 일부 중첩할 수 있다.
한편, 전술한 실시예들에서는 제1영역(SR1, 도 1 참조)의 제1서브영역(SS1)에서 연결선의 제1부분(FL1)에 대해 설명하였지만, 상기와 같은 배치는 제3서브영역(SS3, 도 1 참조)의 제3부분(FL3)에도 적용될 수 있다. 또한, 제1영역(SR1, 도 1 참조)에서 배선들의 배치는 제2영역(SR2, 도 1 참조)에도 적용될 수 있다. 연결선이 제2영역에도 배치됨으로써, 빛의 반사(또는 산란) 특성이 유사해지므로, 제1영역과 제2영역이 구별되어 시인되지 않을 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
FL: 연결선
FL1, FL2, FL3: 제1부분, 제2부분, 제3부분
FOL: 팬아웃배선
100: 기판
PL: 전원전압선
VIL: 초기화전압선
DL: 데이터선
173: 노드전극
174: 연결전극
181, 181': 도전층
181P: 도전패턴
VP: 수직패턴
HP: 수평패턴

Claims (20)

  1. 표시요소가 배치된 표시영역, 상기 표시영역의 외측에 패드영역을 구비한 비표시영역을 포함하는 기판;
    상기 표시영역에 배치되며, 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터;
    상기 제1게이트전극 상에 제1방향으로 연장된 제1전압선;
    상기 제1전압선과 이격 배치되고 상기 제1방향으로 연장된 데이터선;
    상기 표시영역 내에서, 상기 데이터선을 상기 패드영역의 패드와 연결하는 연결선; 및
    상기 제1전압선과 상기 데이터선 사이의 층에 배치된 도전층;을 포함하고,
    상기 연결선은 상기 제1방향으로 연장되고 상기 데이터선과 동일층에 배치된 제1부분 및 상기 제1방향에 교차하는 제2방향으로 연장되고 상기 도전층과 동일층에 배치된 제2부분을 포함하고, 상기 제1부분과 상기 제2부분이 상기 표시영역 내에서 전기적으로 연결된, 표시장치.
  2. 제1항에 있어서,
    상기 제1이트전극과 상기 제1전압선 사이의 층에서 상기 제2방향으로 연장되고, 상기 연결선의 제2부분에 중첩되는 제2전압선;을 더 포함하는 표시장치.
  3. 제2항에 있어서,
    상기 도전층은 상기 제2전압선에 전기적으로 연결된, 표시장치.
  4. 제2항에 있어서,
    제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터;
    상기 제1박막트랜지스터의 제1게이트전극과 상기 제2박막트랜지스터의 제2반도체층의 일단을 전기적으로 연결하는 노드전극; 및
    상기 제2전압선과 상기 제2박막트랜지스터의 제2반도체층의 타단을 전기적으로 연결하는 연결전극;을 더 포함하는 표시장치.
  5. 제2항에 있어서,
    상기 제1게이트전극 상에 상기 제1게이트전극과 중첩하고 상기 제2전압선과 동일층에 배치된 전극층;을 더 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제1전압선이 상기 전극층에 전기적으로 연결된, 표시 장치.
  7. 제1항에 있어서,
    상기 제1전압선과 상기 연결선의 제2부분 사이의 제1평탄화층; 및
    상기 연결선의 제2부분과 상기 제1부분 사이의 제2평탄화층;을 더 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 도전층이 상기 제1전압선에 중첩하고,
    상기 연결선의 제1부분이 상기 도전층에 중첩하는, 표시장치.
  9. 제1항에 있어서,
    상기 데이터선의 일부가 상기 도전층에 중첩하는, 표시장치.
  10. 제1항에 있어서,
    상기 연결선은 상기 표시영역에서 상기 제1방향으로 연장되고 상기 패드와 연결된 제3부분을 포함하고,
    상기 데이터선은 상기 비표시영역에서 상기 제1부분과 연결된, 표시 장치.
  11. 표시요소가 배치된 표시영역, 상기 표시영역의 외측에 패드영역을 구비한 비표시영역을 포함하는 기판;
    상기 표시영역에 배치되며, 제1반도체층 및 상기 제1반도체층과 절연된 제1게이트전극을 포함하는 제1박막트랜지스터;
    상기 제1게이트전극 상에 제1방향으로 연장된 제1전압선;
    상기 제1전압선과 이격 배치되고 상기 제1방향으로 연장된 데이터선;
    상기 표시영역 내에서, 상기 데이터선을 상기 패드영역의 패드와 연결하는 연결선; 및
    상기 제1전압선과 상기 데이터선 사이의 층에 배치된 도전층;을 포함하고,
    상기 연결선은 상기 도전층과 동일층에 배치되고, 상기 제1방향으로 연장된 제1부분 및 상기 제1방향에 교차하는 제2방향으로 연장된 제2부분을 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제1이트전극과 상기 제1전압선 사이의 층에서 상기 제2방향으로 연장되고, 상기 연결선의 제2부분에 중첩되는 제2전압선;을 더 포함하는 표시장치.
  13. 제12항에 있어서,
    상기 도전층은 상기 제2전압선에 전기적으로 연결된, 표시장치.
  14. 제12항에 있어서,
    제2반도체층 및 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터;
    상기 제1박막트랜지스터의 제1게이트전극과 상기 제2박막트랜지스터의 제2반도체층의 일단을 전기적으로 연결하는 노드전극; 및
    상기 제2전압선과 상기 제2박막트랜지스터의 제2반도체층의 타단을 전기적으로 연결하는 연결전극;을 더 포함하는 표시장치.
  15. 제12항에 있어서,
    상기 제1게이트전극 상에 상기 제1게이트전극과 중첩하고 상기 제2전압선과 동일층에 배치된 전극층;을 더 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 제1전압선이 상기 전극층에 전기적으로 연결된, 표시 장치.
  17. 제11항에 있어서,
    상기 제1전압선과 상기 연결선 사이의 제1평탄화층; 및
    상기 연결선과 상기 데이터선 사이의 제2평탄화층;을 더 포함하는 표시장치.
  18. 제11항에 있어서,
    상기 연결선의 제1부분이 상기 제1전압선에 중첩하는, 표시장치.
  19. 제11항에 있어서,
    상기 데이터선의 일부가 상기 도전층에 중첩하는, 표시장치.
  20. 제11항에 있어서,
    상기 연결선은 상기 표시영역에서 상기 제1방향으로 연장되고 상기 패드와 연결된 제3부분을 포함하고,
    상기 데이터선은 상기 비표시영역에서 상기 제1부분과 연결된, 표시 장치.
KR1020190169934A 2019-12-18 2019-12-18 표시장치 KR20210078629A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190169934A KR20210078629A (ko) 2019-12-18 2019-12-18 표시장치
US16/940,674 US11563072B2 (en) 2019-12-18 2020-07-28 Display device with connection line in display area connecting data lines to pad area

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190169934A KR20210078629A (ko) 2019-12-18 2019-12-18 표시장치

Publications (1)

Publication Number Publication Date
KR20210078629A true KR20210078629A (ko) 2021-06-29

Family

ID=76438421

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190169934A KR20210078629A (ko) 2019-12-18 2019-12-18 표시장치

Country Status (2)

Country Link
US (1) US11563072B2 (ko)
KR (1) KR20210078629A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111477669B (zh) * 2020-05-09 2023-04-18 京东方科技集团股份有限公司 一种显示面板及其制作方法、显示装置
CN117999866A (zh) * 2022-09-06 2024-05-07 京东方科技集团股份有限公司 显示基板、显示面板和显示装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101076446B1 (ko) * 2007-04-13 2011-10-25 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 구비하는 평판 표시장치
KR101383707B1 (ko) 2007-07-30 2014-04-10 삼성디스플레이 주식회사 액정 표시 장치
US20100182303A1 (en) 2007-07-30 2010-07-22 Shinji Takasugi Image display device
KR101202566B1 (ko) * 2008-10-01 2012-11-19 엘지디스플레이 주식회사 액정표시소자
TWI429985B (zh) * 2011-04-13 2014-03-11 Au Optronics Corp 引線結構以及具有此引線結構的顯示面板
KR101980757B1 (ko) 2012-12-13 2019-05-21 엘지디스플레이 주식회사 유기발광 표시장치
WO2017127563A1 (en) * 2016-01-21 2017-07-27 Groturbel Research Llc Power and data routing structures for organic light-emitting diode displays
KR102504129B1 (ko) * 2016-03-31 2023-02-28 삼성디스플레이 주식회사 표시 장치
KR20180051739A (ko) * 2016-11-08 2018-05-17 삼성디스플레이 주식회사 표시 장치
KR102578840B1 (ko) 2016-12-21 2023-09-14 엘지디스플레이 주식회사 유기발광 표시장치
KR102326386B1 (ko) * 2017-05-11 2021-11-15 삼성디스플레이 주식회사 표시 장치
KR102420079B1 (ko) * 2017-06-16 2022-07-13 삼성디스플레이 주식회사 디스플레이 장치
KR102449218B1 (ko) * 2017-09-19 2022-09-30 삼성디스플레이 주식회사 디스플레이 장치
KR102352312B1 (ko) * 2017-09-29 2022-01-19 삼성디스플레이 주식회사 표시 장치
KR20200139301A (ko) * 2019-06-03 2020-12-14 삼성디스플레이 주식회사 표시장치
KR20200140440A (ko) * 2019-06-05 2020-12-16 삼성디스플레이 주식회사 표시장치
KR20210018646A (ko) * 2019-08-07 2021-02-18 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법

Also Published As

Publication number Publication date
US20210193775A1 (en) 2021-06-24
US11563072B2 (en) 2023-01-24

Similar Documents

Publication Publication Date Title
KR102373441B1 (ko) 디스플레이 장치
US20240130176A9 (en) Display device and method of manufacturing the same
KR102562901B1 (ko) 디스플레이 장치
KR20180011924A (ko) 표시 장치
KR20230088654A (ko) 디스플레이 장치
KR20200133095A (ko) 유기발광표시장치
KR20200115944A (ko) 유기발광표시장치
KR20210064498A (ko) 표시장치
KR20210046118A (ko) 표시장치
KR20200081626A (ko) 디스플레이 장치
US11563072B2 (en) Display device with connection line in display area connecting data lines to pad area
US11737328B2 (en) Display device
US11672150B2 (en) Display apparatus
US11404523B2 (en) Display device
US20230103171A1 (en) Display apparatus
KR20210070462A (ko) 표시장치
US11751447B2 (en) Display apparatus
KR20190126958A (ko) 디스플레이 장치
KR20220094300A (ko) 표시 패널 및 이를 구비한 표시 장치
KR20210131508A (ko) 디스플레이 장치
US11678529B2 (en) Display device including black layer corresponding to interval between adjacent branches and method of manufacturing the same
US20230180513A1 (en) Display apparatus
KR20230152224A (ko) 디스플레이 장치
KR20220158913A (ko) 디스플레이 장치