KR20210075730A - 클록 복원 회로, 클록 데이터 복원 회로 및 이를 포함하는 장치 - Google Patents

클록 복원 회로, 클록 데이터 복원 회로 및 이를 포함하는 장치 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 클록 복원 회로는, 소정의 패턴을 갖는 테스트 데이터 신호에 대하여 제1 기준 클록을 이용해 코어스(coarse) 위상 고정 동작을 수행하도록 구성된 제1 PLL(Phase-Looked Loop) 회로 및 상기 코어스 위상 고정 동작에 후속하여 상기 테스트 데이터 신호에 대한 파인(fine) 위상 고정 동작을 수행하도록 구성된 제2 PLL 회로를 포함하며, 상기 제2 PLL 회로는, 트레이닝 모드에서 상기 제1 기준 클록으로부터 단위 위상만큼 각각 지연된 복수의 제2 기준 클록들 중에서 상기 단위 위상의 2이상의 정수배만큼의 상호 위상 차를 갖는 적어도 두 개의 선택 기준 클록들을 선택적으로 이용하여 상기 테스트 데이터 신호에 대한 파인 위상 고정 동작을 수행하도록 구성된 것을 특징으로 한다.

Description

클록 복원 회로, 클록 데이터 복원 회로 및 이를 포함하는 장치{CLOCK RECOVERY CIRCUIT, CLOCK DATA RECOVERY CIRCUIT, AND APPARATUS INCLUDING THE SAME}
본 개시의 기술적 사상은 임베디드 클록이 포함된 데이터 신호에 대한 복원에 관한 것으로서, 자세하게는, 클록 복원 회로, 클록 데이터 복원 회로 및 이를 포함하는 장치에 관한 것이다.
데이터를 고속으로 전송하기 위하여 직렬 통신 방식이 사용될 수 있다. 직렬 통신 방식은 탈착 가능 포트를 통한 독립적인 장치들 사이 통신뿐만 아니라 시스템에 포함된 부품들 사이 통신, 집적 회로 내부에서 데이터의 이동 등 다양한 어플리케이션들에서 사용될 수 있다.
직렬 데이터에 임베디드된 클록의 위상을 검출하여 직렬 데이터로부터 복원 클록을 생성하고, 복원 클록을 이용하여 직렬 데이터로부터 복원 데이터를 생성하는 클록 데이터 복원 회로는 직렬 통신 방식으로 데이터를 송수신하는 다양한 장치들, 어플리케이션들에서 사용될 수 있다.
한편, 클록 데이터 복원 회로에서 입력 데이터 신호에 대한 본격적인 복원 동작을 수행하기 전에 클록 데이터 복원 회로를 트레이닝하기 위한 소정의 패턴을 갖는 테스트 데이터 신호가 클록 데이터 복원 회로에 입력될 수 있다. 클록 데이터 복원 회로는 테스트 데이터 신호를 이용하여 코어스 위상 고정 동작을 수행하고, 이후 후속하여 파인 위상 고정 동작을 수행할 수 있다. 이 때, 클록 데이터 복원 회로의 코어스 위상 고정 동작의 경로에서의 지연 미스매치(mismatch), 동작 특성에 따른 스큐(skew) 등으로 인하여 코어스 위상 고정 동작 결과가 열화될 수 있다. 클록 데이터 복원 회로는 열화된 코어스 위상 고정 동작 결과를 인지하지 못한 상태로 파인 위상 고정 동작을 수행하게 됨으로써, 클록 또는 데이터를 제대로 복원하지 못하게 되는 문제가 있었다.
본 개시의 기술적 사상의 일측면은 클록 데이터 복원에 관한 것으로서, 입력 데이터 신호로부터 클록 및 데이터를 정확하게 복원하는 클록 복원 회로, 클록 데이터 복원 회로 및 이를 포함하는 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여 본 개시의 기술적 사상에 따른 클록 복원 회로는, 소정의 패턴을 갖는 테스트 데이터 신호에 대하여 제1 기준 클록을 이용해 코어스(coarse) 위상 고정 동작을 수행하도록 구성된 제1 PLL(Phase-Looked Loop) 회로 및 상기 코어스 위상 고정 동작에 후속하여 상기 테스트 데이터 신호에 대한 파인(fine) 위상 고정 동작을 수행하도록 구성된 제2 PLL 회로를 포함하며, 상기 제2 PLL 회로는, 트레이닝 모드에서 상기 제1 기준 클록으로부터 단위 위상만큼 각각 지연된 복수의 제2 기준 클록들 중에서 상기 단위 위상의 2이상의 정수배만큼의 상호 위상 차를 갖는 적어도 두 개의 선택 기준 클록들을 선택적으로 이용하여 상기 테스트 데이터 신호에 대한 파인 위상 고정 동작을 수행하도록 구성된 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 임베디드 클록이 포함된 입력 데이터 신호를 수신하는 클록 데이터 복원 회로는, 입력 데이터 신호로부터 복원 클록을 생성하도록 구성된 클록 복원 회로 및 상기 복원 클록을 이용하여 상기 입력 데이터 신호로부터 복원 데이터 신호를 생성하도록 구성된 데이터 복원 회로를 포함하며, 상기 클록 복원 회로는, 트레이닝 모드에서 단위 위상만큼 각각 지연된 복수의 기준 클록들 중에서 상기 단위 위상의 2이상의 정수배만큼의 상호 위상 차를 갖는 적어도 두 개의 선택 기준 클록들을 선택적으로 이용하여 상기 입력 데이터 신호에 대한 위상 고정 동작을 수행하고, 노말 모드에서 상기 복수의 기준 클록들을 이용하여 상기 입력 데이터 신호에 대한 위상 고정 동작을 수행하도록 구성된 PLL 회로를 포함하는 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 소정의 패턴을 갖는 클록 복원 회로는, 테스트 데이터 신호에 대하여 제1 기준 클록을 이용해 코어스 위상 고정 동작을 수행하도록 구성된 제1 PLL 회로 및 상기 코어스 위상 고정 동작에 후속하여 상기 테스트 데이터 신호에 대한 파인 위상 고정 동작을 수행하도록 구성된 제2 PLL 회로를 포함하며, 상기 제2 PLL 회로는, 트레이닝 모드에서 상기 제1 기준 클록으로부터 단위 위상만큼 각각 지연된 복수의 제2 기준 클록들 중에서 상기 코어스 위상 고정 동작 결과로 자신의 라이징 엣지가 상기 테스트 데이터 신호의 라이징 엣지 또는 폴링 엣지에 가장 근접하게 동기될 것으로 예상되는 적어도 두 개의 선택 기준 클록들을 이용하여 샘플 신호들을 생성하고, 상기 샘플 신호들을 이용하여 상기 제2 기준 클록들의 위상을 제어하기 위한 위상 제어신호를 생성하도록 구성된 것을 특징으로 한다.
본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로는 트레이닝 모드에서 코어스 위상 고정 동작 결과로 발생 가능한 시작 스큐를 고려해 노말 모드에서보다 더 넓은 엣지 검출 범위를 기반으로 파인 위상 고정 동작을 수행할 수 있다. 이를 통해, 클록 데이터 복원 회로는 테스트 데이터 신호의 테스트 클록을 정확하게 복원할 수 있으며, 결과적으로, 노말 모드에서 입력 데이터 신호로부터 정확한 클록 데이터 복원 동작을 수행할 수 있는 효과가 있다.
본 개시의 예시적 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시 예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 클록 복원 회로를 나타내는 블록도이다.
도 3a는 도 2의 제1 PLL 회로의 데드존을 설명하기 위한 타이밍도이고, 도 3b는 도 2의 제1 PLL 회로에서 발생 가능한 시작 스큐을 설명하기 위한 타이밍도이다.
도 4는 본 개시의 예시적 실시 예에 따른 위상 검출 회로를 나타내는 블록도이다.
도 5는 본 개시의 예시적 실시 예에 따른 테스트 클록 및 기준 클록들을 설명하기 위한 타이밍도이다.
도 6은 트레이닝 모드에서 도 5의 테스트 클록의 엣지 검출 동작을 수행하는 트레이닝 위상 검출 회로를 나타내는 블록도이다.
도 7은 도 6의 위상 검출 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 개시의 예시적 실시 예에 다른 테스트 클록 및 기준 클록들을 설명하기 위한 타이밍도이다.
도 9는 트레이닝 모드에서 도 8의 테스트 클록의 엣지 검출 동작을 수행하는 트레이닝 위상 검출 회로를 나타내는 블록도이다.
도 10은 도 9의 위상 검출 회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 개시의 예시적 실시 예에 따른 테스트 클록 및 기준 클록들을 설명하기 위한 타이밍도이다.
도 12는 트레이닝 모드에서 도 11의 테스트 클록의 엣지 검출 동작을 수행하는 트레이닝 위상 검출 회로를 나타내는 블록도이다.
도 13은 도 12의 위상 검출 회로의 동작을 설명하기 위한 타이밍도이다.
도 14는 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로를 포함하는 장치를 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로가 포함된 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로(1)를 나타내는 블록도이다. 일부 실시 예들에서, 도 1의 클록 데이터 복원 회로(1)는 반도체 공정에 의해서 제조될 수 있고, 집적 회로로서 반도체 장치에 포함될 수 있다. 또한, 클록 데이터 복원 회로(1)는 직렬 통신 방식으로 데이터를 수신하는 수신 회로(또는, 수신기)에 포함될 수 있다. 클록 데이터 복원 회로(1)는 송신 회로(또는, 송신기)가 직렬 통신 방식으로 전송하는 입력 데이터 신호(DATA_IN)를 수신할 수 있고, 입력 데이터 신호(DATA_IN)로부터 출력 데이터 신호(D_OUT)를 생성할 수 있다. 한편, 출력 데이터 신호(D_OUT)는 복원 데이터 신호로 지칭될 수 있다.
도 1을 참조하면, 클록 데이터 복원 회로(1)는 클록 복원 회로(10), 지연 라인(20) 및 데이터 복원 회로(30)을 포함할 수 있다. 입력 데이터 신호(DATA_IN)는 일련의 비트들, 즉, 비트 시퀀스를 포함할 수 있다. 예를 들어, 입력 데이터 신호(DATA_IN)는 순차적으로 나열되는 m 비트수(bits)의 패킷(packet)을 포함할 수 있다. 클록 데이터 복원 회로(1)는 입력 데이터 신호(DATA_IN)에 포함된 비트 시퀀스를 샘플링(또는, 캡쳐)함으로써, 입력 데이터 신호(DATA_IN)에 포함된 직렬 데이터를 인식할 수 있고, 병렬 데이터를 포함하는 출력 데이터 신호(D_OUT)를 직렬 데이터로부터 생성할 수 있다.
일부 실시 예들에서, 입력 데이터 신호(DATA_IN)는 직렬 데이터뿐만 아니라 클록을 포함할 수 있다. 송신 회로로부터 데이터 라인을 통해서 직렬 데이터를 포함하는 데이터 신호가 수신되고 클록 라인을 통해서 클록 신호가 별개로 수신되는 경우, 수신 회로는 다양한 요인들에 기인하여 상호 동기된 데이터 신호 및 클록 신호를 수신하는 것이 용이하지 않고, 데이터 전송 속도를 상승시키는 것이 제한될 수 있다. 다른 한편으로, 송신 회로가 데이터 신호에 클록을 포함시키고, 수신 회로가 데이터 신호에 포함된 노말 클록을 복구하여 직렬 데이터를 인식하는 경우, 수신 회로는 데이터 신호의 변동을 포함하는 클록을 복구함으로써 비트 시퀀스를 샘플링할 수 있고, 이에 따라 데이터 전송 속도의 향상이 달성될 수 있다.
클록 데이터 복원 회로(1)는 노말 모드에서 입력 데이터 신호(DATA_IN)로부터 복원 클록(CLK_R) 및 출력 데이터 신호(DATA_OUT)를 생성할 수 있다. 클록 데이터 복원 회로(1)는 노말 모드로 동작하기 앞서 소정의 패턴을 갖는 테스트 데이터 신호(TDATA_IN)를 이용하여 트레이닝 모드로 동작할 수 있다. 테스트 데이터 신호(TDATA_IN)는 테스트 클록을 포함할 수 있다. 테스트 데이터 신호(TDATA_IN)와 테스트 클록 간의 관계는 도 3b에서 구체적으로 서술한다. 클록 데이터 복원 회로(1)는 트레이닝 모드로 동작하여 테스트 데이터 신호(TDATA_IN)의 위상을 추적하여, 클록 데이터 복원 회로(1)에서 데이터 샘플링에 이용하는 기준 클록의 위상을 테스트 데이터 신호(TDATA_IN)의 위상에 부합하도록 고정시킬 수 있다. 클록 데이터 복원 회로(1)는 트레이닝 모드에서 테스트 데이터 신호(TDATA_IN)로부터 테스트 복원 클록(TCLK_R) 및 테스트 출력 데이터 신호(TDATA_OUT)를 생성할 수 있다. 이하에서는, 본 개시의 기술적 사상이 적용된 트레이닝 모드에서의 클록 데이터 복원 회로(1)에 대한 내용을 상술한다.
예시적 실시 예에 따른 클록 복원 회로(10)는 제1 PLL(Phase Locked Loop) 회로(40) 및 제2 PLL 회로(100)를 포함할 수 있다. 제1 PLL 회로(40)는 테스트 데이터 신호(TDATA_IN)에 대하여 기준 클록을 이용해 코어스(coarse) 위상 고정 동작을 수행할 수 있다. 제1 PLL 회로(40)는 테스트 데이터 신호(TDATA_IN)의 위상을 기준 클록을 이용해 추적하고, 기준 클록의 위상과 테스트 클록의 위상 간의 위상 차가 미리 설정된 데드 존(dead zone)내에 위치할 때까지 코어스 위상 고정 동작을 수행할 수 있다. 일부 실시 예들에 따라, 제1 PLL 회로(40)는 분주기(미도시)를 더 구비하여, 분주된 테스트 클록 또는 분주된 기준 클록을 이용하여 코어스 위상 고정 동작을 수행할 수도 있다. 제1 PLL 회로(40)는 트레이닝 모드에서의 코어스 위상 고정 동작이 완료된 때에, 비활성화될 수 있으며, 노말 모드에서는 비활성 상태가 유지될 수 있다.
제2 PLL 회로(100)는 코어스 위상 고정 동작에 후속하여 테스트 데이터 신호(TDATA_IN)에 대하여 복수의 기준 클록들 중 일부를 선택적으로 이용해 파인(fine) 위상 고정 동작을 수행할 수 있다. 복수의 기준 클록들은 소정의 기준 클록(예를 들면, 클록 데이터 복원 회로(1) 내의 오실레이터로부터 생성된 신호)으로부터 단위 위상만큼 각각 지연된 기준 클록들을 포함할 수 있으며, 복수의 기준 클록들의 위상은 상이할 수 있다. 단위 위상은 입력 데이터 신호(DATA_IN)에서 1비트 데이터를 전송하기 위해 할당된 단위 간격(Unit Interval)에 대응하는 단위로서, 이하에서는, 단위 위상은 입력 데이터 신호(DATA_IN)의 단위 간격의 1/2배에 해당하는 것을 가정한다. 다만, 이는 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 본 개시의 기술적 사상이 적용 가능한 범위 내에서 단위 위상, 단위 간격은 다양하게 설정될 수 있다. 이하에서, 트레이닝 모드 시에 선택적으로 이용되는 기준 클록을 선택 기준 클록으로 지칭될 수 있다. 선택 기준 클록은 복수의 기준 클록들 중에서 제1 PLL 회로(40)의 코어스 위상 고정 동작 결과로 테스트 데이터 신호(TDATA_IN)의 라이징 엣지 또는 폴링 엣지에 가장 근접하게 동기될 것으로 예상되는 것에 해당할 수 있다. 향후, 선택 기준 클록들은 테스트 데이터 신호(TDATA_IN)의 라이징 엣지를 검출하기 위한 적어도 하나의 선택 기준 클록과 테스트 데이터 신호(TDATA_IN)의 폴링 엣지를 검출하기 위한 적어도 하나의 선택 기준 클록을 포함할 수 있다.
제2 PLL 회로(100)는 테스트 데이터 신호(TDATA_IN)의 위상을 선택 기준 클록들을 이용해 추적하고, 기준 클록들의 위상을 고정시킬 수 있다. 선택 기준 클록들은 복수의 기준 클록들 중에서 단위 위상의 2이상의 정수배만큼의 상호 위상차를 갖는 기준 클록들을 포함할 수 있다. 일부 실시 예들에 있어서, 테스트 데이터 신호(TDATA_IN)의 패턴, 즉, 테스트 클록의 패턴에 따라 선택되는 기준 클록들은 상이할 수 있다. 구체적으로, 테스트 데이터 신호(TDATA_IN)의 패턴에 따라 선택되는 기준 클록들의 개수, 선택된 기준 클록들 간의 위상 차 중 적어도 하나가 다를 수 있다. 한편, 제2 PLL 회로(100)는 노말 모드에서 입력 데이터 신호(DATA_IN)에 포함된 노말 클록의 위상을 추적하기 위하여 복수의 기준 클록들을 모두 이용할 수 있다. 즉, 제2 PLL 회로(100)는 노말 모드로 동작할 때에 이용하는 복수의 기준 클록들 중에서 일부만을 트레이닝 모드로 동작할 때에 이용할 수 있다.
예시적 실시 예로 제2 PLL 회로(100)는 테스트 클록의 위상을 추적하기 위하여 테스트 클록의 엣지를 검출하는 위상 검출 회로(120)를 포함할 수 있다. 한편, 트레이닝 모드에서 테스트 클록의 엣지를 검출할 수 있는 검출 범위(detecting range)는 노말 모드에서 노말 클록의 엣지를 검출할 수 있는 검출 범위보다 넓도록 위상 검출 회로(120)가 구현될 수 있다. 이는, 후술될 제1 PLL 회로(40)의 코어스 위상 고정 동작에서 발생 가능한 시작 스큐(initial skew)를 고려하여 제2 PLL 회로(100)가 정확한 위상 고정 동작을 수행할 수 있도록 하기 위함이다. 구체적으로, 제1 PLL 회로(40)에서의 시작 스큐로 인하여 테스트 클록의 위상과 기준 클록의 위상 차가 전술한 데드 존을 벗어나게 되는 경우, 데드 존 내에 위상 차가 위치할 것을 전제하여 수행되는 제2 PLL 회로(100)의 위상 고정 동작의 결과는 오류를 포함할 수 있다. 상기 오류는 클록 데이터 복원 회로(1)의 노말 모드 동작 시에 부정적인 영향을 주게되어 정확한 복원 동작 수행에 어려움을 줄 수 있다. 이러한 어려움을 극복하기 위하여, 위상 검출 회로(120)는 트레이닝 모드에서는 노말 모드에서보다 넓은 엣지 검출 범위로 테스트 클록의 엣지를 검출할 수 있다. 이와 같이, 위상 검출 회로(120)는 동작 모드에 따라 다이나믹 엣지 검출 범위(Dynamic Edge Detecting Range; DEDR)를 가질 수 있다.
예시적 실시 예에 따른 위상 검출 회로(120)는 트레이닝 모드에서 테스트 클록을 선택 기준 클록들을 이용하여 샘플링하고, 샘플 신호들을 이용하여 테스트 클록의 엣지를 검출할 수 있다. 제2 PLL 회로(100)는 엣지 검출 결과를 기반으로 선택 기준 클록들의 위상을 제어하기 위한 위상 제어신호를 생성할 수 있다. 위상 검출 회로(120)의 구체적인 동작은 후술한다.
클록 복원 회로(10)는 테스트 데이터 신호(TDATA_IN)로부터 테스트 복원 클록(TCLK_R)을 생성하여 데이터 복원 회로(30)로 출력할 수 있다. 지연 라인(20)은 테스트 데이터 신호(TDATA_IN)를 수신하고, 클록 복원 회로(10)에 의한 지연을 고려해 지연된 테스트 데이터 신호(TDATA_IN')를 생성하여 데이터 복원 회로(30)로 출력할 수 있다. 지연 라인(20)은 클록 복원 회로(10)가 복제된 구성을 포함할 수 있으며, 더 나아가, 지연 라인(20)은 전압 제어에 의해 지연량이 조절될 수 있다. 데이터 복원 회로(30)는 테스트 복원 클록(TCLK_R)을 이용하여 지연된 테스트 데이터 신호(TDATA_IN')를 샘플링함으로써 테스트 출력 데이터 신호(TDATA_OUT)를 생성할 수 있다. 일부 실시 예들에 따라, 클록 데이터 복원 회로(1)를 포함하는 장치, 집적 회로, 칩 등의 내부의 프로세서(들), 컨트롤러(들) 및 부품(들) 중 적어도 하나로부터 테스트 출력 데이터 신호(TDATA_OUT)가 정확하게 복원되었는지 여부가 판별될 수 있다.
트레이닝 모드에 후속하여 노말 모드에서 클록 데이터 복원 회로(1)는 동작할 수 있다. 노말 모드에서 클록 복원 회로(10)의 제2 PLL 회로(100)는 입력 데이터 신호(DATA_IN)에 대한 파인 위상 고정 동작을 바로 수행할 수 있다. 클록 복원 회로(10)는 입력 데이터 신호(DATA_IN)로부터 복원 클록(CLK_R)을 생성하여 데이터 복원 회로(30)로 출력할 수 있다. 지연 라인(20)은 입력 데이터 신호(DATA_IN)로부터 지연된 입력 데이터 신호(TDATA_IN')를 생성하여 데이터 복원 회로(30)로 출력할 수 있다. 데이터 복원 회로(30)는 복원 클록(CLK_R)을 이용하여 지연된 입력 데이터 신호(TDATA_IN')를 샘플링함으로써 출력 데이터 신호(DATA_OUT)를 생성할 수 있다. 출력 데이터 신호(DATA_OUT)는 클록 데이터 복원 회로(1)를 포함하는 장치, 집적 회로, 칩 등의 내부의 프로세서(들), 컨트롤러(들), 부품(들), 메모리(들)에 제공될 수 있다.
본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로(1)는 트레이닝 모드에서 코어스 위상 고정 동작 결과로 발생 가능한 시작 스큐를 고려해 노말 모드에서보다 더 넓은 엣지 검출 범위를 기반으로 파인 위상 고정 동작을 수행할 수 있다. 이를 통해, 클록 데이터 복원 회로(1)는 테스트 데이터 신호(TDATA_IN)의 테스트 클록을 정확하게 복원할 수 있으며, 결과적으로, 노말 모드에서 입력 데이터 신호(TDATA_IN)로부터 정확한 클록 데이터 복원 동작을 수행할 수 있는 효과가 있다.
도 2는 본 개시의 예시적 실시 예에 따른 클록 복원 회로(200)를 나타내는 블록도이고, 도 3a는 도 2의 제1 PLL 회로(210)의 데드존을 설명하기 위한 타이밍도이고, 도 3b는 도 2의 제1 PLL 회로(210)에서 발생 가능한 시작 스큐(Skew_initial)을 설명하기 위한 타이밍도이다. 이하에서는 테스트 클록(TCLK_IN)을 수신하여 테스트 클록(TCLK_IN)을 복원하는 클록 복원 회로(200)를 설명하며, 테스트 클록(TCLK_IN)은 도 1의 테스트 데이터 신호(TDATA_IN)와 동일한 신호임을 전제한다.
도 2를 참조하면, 클록 복원 회로(200)는 제1 PLL 회로(210), 제2 PLL 회로(220), 전압 제어 오실레이터(230) 및 위상 쉬프터(240)를 포함할 수 있다. 제1 PLL 회로(210)는 보조 PLL 회로로 지칭될 수 있다. 제2 PLL 회로(220)는 메인 PLL 회로 또는 서브 샘플링 PLL 회로로 지칭될 수 있다.
제1 PLL 회로(210)는 분주기(212), 위상 주파수 검출기(214), 제1 전하 펌프 회로(216) 및 제1 루프 필터(218)를 포함할 수 있다. 분주기(212)는 전압 제어 오실레이터(230)로부터 생성되어, 위상 쉬프터(240)로부터 위상 조절된 제1 기준 클록(REF_CLK[m])을 수신하여 분주된 기준 클록(DIV)을 생성할 수 있다. 한편, 일부 실시 예에서는 위상 쉬프터(240)는 전압 제어 오실레이터(230)로부터 생성된 클록을 직접 제1 기준 클록(REF_CLK[m])으로서 수신할 수 있다. 위상 주파수 검출기(214)는 테스트 클록(TCLK_IN)의 위상과 분주된 기준 클록(DIV)의 위상을 비교하고, 비교 결과를 기반으로 생성된 위상 제어신호를 제1 전하 펌프 회로(216)로 출력할 수 있다. 제1 전하 펌프 회로(216)는 위상 제어신호에 응답하여 전하 공급량을 조절할 수 있다. 제1 루프 필터(218)는 제1 전하 펌프 회로(216)로부터 공급된 전하를 누적해 전압 신호를 생성하여 전압 제어 오실레이터(230)에 출력할 수 있다. 도 1에서 전술한 바와 같이, 제1 PLL 회로(210)는 트레이닝 모드에서 테스트 클록(TCLK_IN) 및 제1 기준 클록(REF_CLK[m])을 이용하여 코어스 위상 고정 동작을 수행할 수 있다. 도 2에서는 도시되지 않았으나, 제1 PLL 회로(210)는 테스트 클록(TCLK_IN)과 분주된 기준 클록(DIV)의 위상 차가 데드 존 내에 위치하는지를 판별하는 데드존 회로(미도시)를 더 포함할 수 있으며, 상기 위상 차가 데드 존 내에 위치하는 때에 코어스 위상 고정 동작은 완료되고, 제1 PLL 회로(210)는 비활성화될 수 있다.
도 3a를 더 참조하면, 테스트 데이터 신호(TDATA_IN)의 단위 간격(Unit Interval; UI)을 기준으로 제1 PLL 회로(210)의 코어스 위상 고정 동작이 완료된 때에, 제1 기준 클록(REF_CLK[m])과 테스트 데이터 신호(TDATA_IN)의 위상 차는 타겟 윈도우(Target_WD) 내에 위치할 수 있다. 즉, 제1 기준 클록(REF_CLK[m])의 위상은 테스트 데이터 신호(TDATA_IN)보다 0.5[UI] 이내로 빠르거나, 0.5[UI] 이내로 느릴 수 있다. 타겟 윈도우(Target_WD)는 데드존으로 정의될 수 있다. 도 3a에서는 타겟 윈도우(Target_WD)는 상기 위상 차가 -0.5[UI] ~ +0.5[UI] 내에 위치하도록 설정되어 있으나, 실시 예들에 따라 타겟 윈도우(Target_WD)는 다양하게 설정될 수 있다.
도 3b를 더 참조하면, 테스트 데이터 신호(TDATA_IN)는 트레이닝 모드에서 소정의 패턴을 가질 수 있으며, 이에 따라, 테스트 데이터 신호(TDATA_IN)는 'ta'에서 로우 레벨에서 하이 레벨로 천이하는 테스트 클록(TCLK_IN)으로 나타내어질 수 있다. 한편, 테스트 클록(TCLK_IN) 및 제1 기준 클록(REF_CLK[m])은 제1 PLL 회로(210) 내에서 상이한 경로를 각각 통과하고, 제1 전하 펌프 회로(216)의 업/다운 전하 미스매치 등으로 인하여 테스트 클록(TCLK_IN) 및 제1 기준 클록(REF_CLK[m])은 상이한 지연(Delay_1, Delay_2)을 각각 겪을 수 있다. 이에 따라, 제2 PLL 회로(220)의 파인 위상 고정 동작을 시작하기 전부터 제1 PLL 회로(210)에서의 지연된 테스트 클록(TCLK_IN')과 지연된 제1 기준 클록(REF_CLK[m]')으로 인하여 제2 PLL 회로(220)에 입력되는 테스트 클록(TCLK_IN)과 제1 기준 클록(REF_CLK[m]) 사이에는 시작 스큐(skew_initial)가 발생할 수 있다.
도 2를 다시 참조하면, 본 개시의 예시적 실시 예에 따른 제2 PLL 회로(220)는 트레이닝 모드에서 시작 스큐(skew_initial)를 고려해 테스트 클록(TCLK_IN)의 엣지를 검출하기 위한 엣지 검출 범위를 넓게할 수 있으며, 이후, 노말 모드에서는 입력 데이터 신호(DATA_IN, 도 1)의 엣지를 검출하기 위한 엣지 검출 범위를 트레이닝 모드에서보다 좁게할 수 있다.
제2 PLL 회로(220)는 샘플링 회로(222), 위상 검출 회로(224), 제2 전하 펌프 회로(226) 및 제2 루프 필터(228)를 포함할 수 있다. 제2 PLL 회로(220)는 트레이닝 모드에서 제1 PLL 회로(210)의 코어스 위상 고정 동작에 후속하여 파인 위상 고정 동작을 수행할 수 있다. 샘플링 회로(222)는 복수의 제2 기준 클록들(REF_CLK[n:0]) 및 테스트 클록(TCLK_IN)을 수신하고, 제2 기준 클록들(REF_CLK[n:0])을 이용하여 테스트 클록(TCLK_IN)을 샘플링할 수 있다. 제2 기준 클록들(REF_CLK[n:0])은 제1 기준 클록(REF_CLK[m])으로부터 단위 위상만큼 각각 지연된 기준 클록들을 포함할 수 있다. 더 나아가, 제2 기준 클록들(REF_CLK[n:0])은 제1 기준 클록(REF_CLK[m])을 더 포함할 수 있다. 샘플링 회로(222)는 상기 샘플링 동작을 통해 생성된 샘플 신호들(Sample[n:0])을 위상 검출 회로(224)로 출력할 수 있다.
위상 검출 회로(224)는 트레이닝 모드에서 복수의 샘플 신호들(Sample[n:0]) 중에서 선택 기준 클록들에 대응하는 샘플 신호들을 선택적으로 이용하여 제2 기준 클록들(REF_CLK[n:0])의 위상을 조절하기 위한 위상 제어신호를 생성할 수 있다. 예시적인 실시 예로, 위상 검출 회로(224)는 트레이닝 모드에서 선택된 샘플 신호들 각각을 상보적으로 이용하여 어느 하나의 샘플 신호의 특정 레벨 천이 시점에서 다른 하나의 샘플 신호를 위상 제어신호로서 출력하고, 다른 하나의 샘플 신호의 특정 레벨 천이 시점에서 어느 하나의 샘플 신호를 위상 제어신호로서 출력할 수 있다. 선택된 샘플 신호들은 테스트 클록(TCLK_IN)의 라이징 엣지(rising edge)의 검출 결과를 나타내는 적어도 하나의 샘플 신호와 테스트 클록(TCLK_IN)의 폴링 엣지(falling edge)의 검출 결과를 나타내는 적어도 하나의 샘플 신호를 포함할 수 있다.
위상 검출 회로(224)는 선택된 샘플 신호들을 이용하여 테스트 클록(TCLK_IN)의 엣지를 검출하고, 검출 결과를 기반으로 생성된 위상 제어신호를 제2 전하 펌프 회로(226)로 출력할 수 있다. 제2 전하 펌프 회로(226)는 위상 제어신호에 응답하여 전하 공급량을 조절할 수 있다. 제2 루프 필터(228)는 제2 전하 펌프 회로(216)로부터 공급된 전하를 누적해 전압 신호를 생성하여 전압 제어 오실레이터(230)에 출력할 수 있다. 도 1에서 전술한 바와 같이, 제2 PLL 회로(220)는 트레이닝 모드에서 테스트 클록(TCLK_IN) 및 선택된 기준 클록들(또는, 선택된 샘플 신호들)을 이용하여 파인 위상 고정 동작을 수행할 수 있다.
트레이닝 모드에서 제2 PLL 회로(220)의 파인 위상 고정 동작이 완료된 이후에, 제2 PLL 회로(220)는 노말 모드로 동작할 수 있으며, 노말 모드에서 제2 PLL 회로(220)는 입력 데이터 신호(DATA_IN)를 수신하고, 복수의 제2 기준 클록들(REF_CLK[n:0])을 이용하여 입력 데이터 신호(DATA_IN)에 대한 파인 위상 고정 동작을 수행할 수 있다. 제2 PLL 회로(220)는 노말 모드에서 파인 위상 고정 동작을 수행하여 전압 제어 오실레이터(230)로 출력된 클록 또는 위상 쉬프터(240)를 통과한 클록이 입력 데이터 신호(DATA_IN)에 포함된 노말 클록과 동일, 유사한 위상을 갖도록 전압 제어 오실레이터(230)를 제어할 수 있다.
도 2에서는 제1 PLL 회로(210)와 제2 PLL 회로(220)가 각각 전하 펌프 회로(216, 226), 루프 필터(218, 228)를 구비하는 것으로 도시되어 있으나, 이는 예시적 실시 예에 불과한 바, 이에 국한되지 않고, 하나의 전하 펌프 회로 또는 루프 필터를 제1 PLL 회로(210)와 제2 PLL 회로(220)가 공유하도록 구현될 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 위상 검출 회로(300)를 나타내는 블록도이다.
도 4를 참조하면, 위상 검출 회로(300)는 트레이닝 위상 검출 회로(310), 노말 위상 검출 회로(330) 및 멀티플렉서(350)를 포함할 수 있다. 멀티플렉서(350)는 트레이닝 위상 검출 회로(310)의 출력과 노말 위상 검출 회로(330)의 출력에 연결되고, 트레이닝 모드 신호(TR_MODE)를 기반으로 트레이닝 위상 검출 회로(310)의 출력 및 노말 위상 검출 회로(330)의 출력 중 어느 하나를 위상 제어신호(UP/DN)로서 출력할 수 있다.
트레이닝 위상 검출 회로(310)는 복수의 샘플 신호들(Sample[n:0]) 중 제1 선택 샘플 신호(들)(sel_Sample(s)_1) 및 제2 선택 샘플 신호(들)(sel_Sample(s)_2)을 수신할 수 있다. 예시적 실시 예로, 제1 선택 샘플 신호(들)(sel_Sample(s)_1)는 테스트 클록의 라이징 엣지를 검출할 때에 이용되는 것일 수 있고, 제2 선택 샘플 신호(들)(sel_Sample(s)_2)는 테스트 클록의 폴링 엣지를 검출할 때에 이용되는 것일 수 있다. 제1 선택 샘플 신호(들)(sel_Sample(s)_1)는 제2 PLL 회로(200, 도 2) 내의 샘플링 회로(222, 도 2)에서 제1 선택 기준 클록(들)의 라이징 엣지에서 테스트 클록(TCLK_IN, 도 2)을 샘플링하여 생성된 것일 수 있고, 제2 선택 샘플 신호(들)는 제2 PLL 회로(200, 도 2) 내의 샘플링 회로(222, 도 2)에서 제2 선택 기준 클록(들)의 라이징 엣지에서 테스트 클록(TCLK_IN, 도 2)을 샘플링하여 생성된 것일 수 있다. 제1 선택 기준 클록(들)은 자신의 라이징 엣지가 제1 PLL 회로(210, 도 2)의 코어스 위상 고정 동작 결과로, 테스트 데이터 신호(TDATA_IN, 도 1) 또는 테스트 클록(TCLK_IN, 도 2)의 라이징 엣지에 가장 근접하게 동기될 것으로 예상되는 것일 수 있으며, 제2 선택 기준 클록(들)은 자신의 라이징 엣지가 제1 PLL 회로(210, 도 2)의 코어스 위상 고정 동작 결과로, 테스트 데이터 신호(TDATA_IN, 도 1) 또는 테스트 클록(TCLK_IN, 도 2)의 폴링 엣지에 가장 근접하게 동기될 것으로 예상되는 것일 수 있다.
트레이닝 위상 검출 회로(310)는 제1 선택 샘플 신호(들)(sel_Sample(s)_1) 및 제2 선택 샘플 신호(들)(sel_Sample(s)_2)을 상보적으로 이용하여 멀티플렉서(350)를 통해 위상 제어신호(UP/DN)를 출력할 수 있다. 이에 대한 구체적인 설명은 후술한다. 트레이닝 위상 검출 회로(310)는 위와 같은 동작을 통해 노말 위상 검출 회로(330)보다 더 넓은 엣지 검출 범위를 가질 수 있다.
노말 위상 검출 회로(330)는 복수의 선택 샘플 신호들(Sample[n:0])을 이용하여 멀티플렉서(350)를 통해 위상 제어신호(UP/DN)를 출력할 수 있다. 전술한 바와 같이, 노말 위상 검출 회로(330)는 트레이닝 위상 검출 회로(310)보다 좁은 엣지 검출 범위를 가질 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 테스트 클록(TCLK_IN) 및 기준 클록들(CLK_REF[0]~CLK_REF[7]))을 설명하기 위한 타이밍도이고, 도 6은 트레이닝 모드에서 도 5의 테스트 클록(TCLK_IN)의 엣지 검출 동작을 수행하는 트레이닝 위상 검출 회로(400)를 나타내는 블록도이고, 도 7은 도 6의 위상 검출 회로(400)의 동작을 설명하기 위한 타이밍도이다. 한편, 도 5의 테스트 클록(TCLK_IN) 및 기준 클록들(CLK_REF[0]~CLK_REF[7]))은 예시적인 실시 예에 불과한 바, 이에 국한되지 않고, 다양한 패턴의 테스트 클록(TCLK_IN)에서도 본 개시의 사상이 적용될 수 있음은 분명하다.
도 5를 참조하면, 테스트 클록(TCLK_IN)은 하이 레벨 유지 구간과 로우 레벨 유지 구간은 동일할 수 있으며, 레벨 유지 구간은 6[UI]일 수 있다. 기준 클록들(CLK_REF[0]~CLK_REF[7])의 레벨 유지 구간은 2[UI]일 수 있으며, 기준 클록들(CLK_REF[0]~CLK_REF[7])) 각각은 0.5[UI]만큼 단계적으로 지연될 수 있다. 예시적 실시 예로, 제1 기준 클록(CLK_REF[0])은 자신의 라이징 엣지가 코어스 위상 고정 동작의 결과로 테스트 클록(TCLK_IN)의 라이징 엣지에 가장 근접하게 동기될 것으로 예상되며, 제1 선택 기준 클록에 해당될 수 있고, 제5 기준 클록(CLK_REF[4])은 자신의 라이징 엣지가 코어스 위상 고정 동작의 결과로 테스트 클록(TCLK_IN)의 폴링 엣지에 가장 근접하게 동기될 것으로 예상되며, 제2 선택 기준 클록에 해당될 수 있다. 제1 선택 기준 클록(CLK_REF[0])과 제2 선택 기준 클록(CLK_REF[4])의 위상 차는 180도일 수 있다. 향후 서술될 도 6의 트레이닝 위상 검출 회로(400)는 제1 기준 클록(CLK_REF[0]) 및 제5 기준 클록(CLK_REF[4])을 이용하여 위상 제어신호(UP/DN)를 생성함으로써 2[UI]의 시작 스큐(Skew_initial)의 내성(tolerance)을 가질 수 있다.
도 6을 더 참조하면, 트레이닝 위상 검출 회로(400)는 제1 기준 클록(CLK_REF[0])의 주기적인 제1 시점에서의 라이징 엣지에서 테스트 클록(TCLK_IN)을 샘플링하여 제1 레벨을 갖는 제1 샘플 신호(Sample[0])를 생성하고, 제1 시점에 후속하는 제5 샘플 신호(Sample[4])의 레벨 천이 시점에서 제1 레벨을 갖는 제1 샘플 신호(Sample[0])를 기준 클록들(CLK_REF[0]~CLK_REF[7])의 위상 제어를 위한 위상 제어신호(UP/DN)로서 출력할 수 있다. 한편, 트레이닝 위상 검출 회로(400)는 제5 기준 클록(CLK_REF[4])의 주기적인 제2 시점에서의 라이징 엣지에서 테스트 클록(TCLK_IN)을 샘플링하여 제2 레벨을 갖는 제5 샘플 신호(Sample[4])를 생성하고, 제2 시점에 후속하는 제1 샘플 신호(Sample[0])의 레벨 천이 시점에서 제2 레벨을 갖는 제5 샘플 신호(Sample[4])를 기준 클록들(CLK_REF[0]~CLK_REF[7])의 위상 제어를 위한 위상 제어신호(UP/DN)로서 출력할 수 있다.
예시적 실시 예로, 트레이닝 위상 검출 회로(400)는 엣지 검출 회로(420) 및 출력 제어회로(440)를 포함할 수 있다. 엣지 검출 회로(420)는 라이징 엣지 검출 회로(421), 폴링 엣지 검출 회로(422), 멀티플렉서(423) 및 제1 인버터(INV)를 포함할 수 있고, 출력 제어회로(440)는 복수의 플립-플롭들(FF3, FF4) 및 제2 인버터(441)를 포함할 수 있다.
예시적 실시 예로, 라이징 엣지 검출 회로(421)는 제1 플립-플롭(FF1)을 포함할 수 있으며, 제1 플립-플롭(FF1)은 반전된 제1 샘플 신호(Sample[0]_B) 및 제5 샘플 신호(Sample[4])를 수신할 수 있다. 폴링 엣지 검출 회로(422)는 제2 플립-플롭(FF2)을 포함할 수 있으며, 제2 플립-플롭(FF2)은 제5 샘플 신호(Sample[4]) 및 반전된 제1 샘플 신호(Sample[0]_B)를 수신할 수 있다. 멀티플렉서(423)는 출력 제어회로(440)로부터 출력 제어신호를 수신하여 반전된 제1 샘플 신호(Sample[0]_B) 및 제5 샘플 신호(Sample[4]) 중 어느 하나를 선택적으로 출력할 수 있으며, 멀티플렉서(423)의 출력은 제1 인버터(INV)를 거쳐 제1 위상 제어신호(UP)로서 출력되거나, 제2 위상 제어신호(DN)로서 바로 출력될 수 있다.
출력 제어회로(440)에서의 제3 플립-플롭(FF3)은 전원 전압(VDD) 및 제5 샘플 신호(Sample[4])를 수신하고, 제4 플립-플롭(FF4)은 제3 플립-플롭(FF3)의 출력 및 반전된 제1 샘플 신호(Sample[0]_B)를 수신할 수 있다. 제4 플립-플롭(FF4)의 출력은 제2 인버터(441)를 거쳐 제3 및 제4 플립-플롭(FF3, FF4)에 각각 리셋 신호로서 제공될 수 있다. 제3 플립-플롭(FF3)의 출력은 출력 제어신호로서 멀티플렉서(423)에 제공될 수 있다.
도 7을 더 참조하면, 샘플링 회로(222, 도 2)는 제1 기준 클록(CLK_REF[0])의 라이징 엣지에서 테스트 클록(TCLK_IN)을 샘플링하여 제1 샘플 신호(Sample[0])를 생성할 수 있다. 제1 샘플 신호(Sample[0])는 소정의 주기마다 테스트 클록(TCLK_IN)의 위상 상태를 나타내는 제1 신호(PD_RISE)를 포함할 수 있다. 예를 들어, 샘플링 회로(222, 도 2)는 제1 기준 클록(CLK_REF[0])의 't0'의 라이징 엣지에서 테스트 클록(TCLK_IN)을 샘플링하여 제1 신호(PD_RISE)를 생성하고, 소정의 시간 후에 't4'에서 다시 제1 신호(PD_RISE)를 생성할 수 있다. 이 때, 제1 신호(PD_RISE)가 생성되는 주기는 제1 기준 클록(CLK_REF[0])의 주기의 3배일 수 있다. 샘플링 회로(222, 도 2)는 제5 기준 클록(CLK_REF[4])의 라이징 엣지에서 테스트 클록(TCLK_IN)을 샘플링하여 제5 샘플 신호(Sample[4])를 생성할 수 있다. 't1'에서 제5 샘플 신호(Sample[4])가 '0' 값에서 '1' 값으로 천이하는 때에 트레이닝 위상 검출 회로(400)는 제1 신호(PD_RISE)를 위상 제어신호(UP/DN)로서 출력할 수 있다. 예를 들어, 테스트 클록(TCLK_IN)이 't0a'에서 라이징 엣지를 갖는 때에는, 제1 신호(PD_RISE)는 '1' 값을 가질 수 있고, 이는, 제1 기준 클록(CLK_REF[0])이 테스트 클록(TCLK_IN)보다 느린 것을 의미하는 바, 트레이닝 위상 검출 회로(400)는 제1 기준 클록(CLK_REF[0])을 포함하는 기준 클록들의 위상을 앞당기기 위한 위상 제어신호(UP/DN)(일 예로, '1' 값을 갖는 제1 위상 제어신호(UP), '0' 값을 갖는 제2 위상 제어신호(DN))를 출력할 수 있다. 또한, 테스트 클록(TCLK_IN)이 't0b'에서 라이징 엣지를 갖는 때에는, 제1 신호(PD_RISE)는 '0' 값을 가질 수 있고, 이는, 제1 기준 클록(CLK_REF[0])이 테스트 클록(TCLK_IN)보다 빠른 것을 의미하는 바, 트레이닝 위상 검출 회로(400)는 제1 기준 클록(CLK_REF[0])을 포함하는 기준 클록들의 위상을 뒤로 미루기 위한 위상 제어신호(UP/DN)(일 예로, '0' 값을 갖는 제1 위상 제어신호(UP), '1' 값을 갖는 제2 위상 제어신호(DN))를 출력할 수 있다.
제5 샘플 신호(Sample[4])는 소정의 주기마다 테스트 클록(TCLK_IN)의 위상상태를 나타내는 제2 신호(PD_FALL)를 포함할 수 있다. 예를 들어, 샘플링 회로(222, 도 2)는 제5 기준 클록(CLK_REF[4])의 't2'의 라이징 엣지에서 테스트 클록(TCLK_IN)을 샘플링하여 제2 신호(PD_FALL)를 생성하고, 소정의 시간 후에 't5'에서 다시 제2 신호(PD_FALL)를 생성할 수 있다. 이 때, 제2 신호(PD_FALL)가 생성되는 주기는 제1 기준 클록(CLK_REF[0])의 주기의 3배일 수 있다. 't3'에서 제1 샘플 신호(Sample[0])가 '1' 값에서 '0' 값으로 천이하는 때에 트레이닝 위상 검출 회로(400)는 제2 신호(PD_FALL)를 위상 제어신호(UP/DN)로서 출력할 수 있다. 예를 들어, 테스트 클록(TCLK_IN)이 't2a'에서 폴링 엣지를 갖는 때에는, 제2 신호(PD_FALL)는 '0' 값을 가질 수 있고, 이는, 제5 기준 클록(CLK_REF[4])이 테스트 클록(TCLK_IN)보다 느린 것을 의미하는 바, 트레이닝 위상 검출 회로(400)는 제5 기준 클록(CLK_REF[4])을 포함하는 기준 클록들의 위상을 앞당기기 위한 위상 제어신호(UP/DN)(일 예로, '1' 값을 갖는 제1 제어신호(UP), '0' 값을 갖는 제2 제어신호(DN))를 출력할 수 있다. 또한, 테스트 클록(TCLK_IN)이 't2b'에서 폴링 엣지를 갖는 때에는, 제2 신호(PD_FALL)는 '1' 값을 가질 수 있고, 이는, 제5 기준 클록(CLK_REF[4])이 테스트 클록(TCLK_IN)보다 빠른 것을 의미하는 바, 트레이닝 위상 검출 회로(400)는 제1 기준 클록(CLK_REF[0])을 포함하는 기준 클록들의 위상을 뒤로 미루기 위한 위상 제어신호(UP/DN)(일 예로, '0' 값을 갖는 제1 제어신호(UP), '1' 값을 갖는 제2 제어신호(DN))를 출력할 수 있다.
도 6의 트레이닝 위상 검출 회로(400)의 구성 및 도 7의 동작을 통해 트레이닝 위상 검출 회로(400)는 2[UI]의 엣지 검출 범위를 가질 수 있으며, 위상 제어신호(UP/DN)로서 출력되는 제1 신호(PD_RISE) 및 제2 신호(PD_FALL)는 각각 6[UI]의 동일한 너비를 가질 수 있다. 한편, 도 6 및 도 7은 예시적 실시 예에 불과한 바, 이에 국한되지 않으며, 트레이닝 위상 검출 회로(400)는 선택 기준 클록들을 이용하여 생성된 샘플 신호들을 상보적으로 이용하여 샘플 신호들 중 어느 하나를 위상 제어신호로서 출력함으로써 넓은 엣지 검출 범위를 가질 수 있도록 하는 다양한 구현 예들이 적용 가능할 것이다.
도 8은 본 개시의 예시적 실시 예에 다른 테스트 클록(TCLK_IN) 및 기준 클록들(CLK_REF[0]~CLK_REF[5])을 설명하기 위한 타이밍도이고, 도 9는 트레이닝 모드에서 도 8의 테스트 클록(TCLK_IN)의 엣지 검출 동작을 수행하는 트레이닝 위상 검출 회로(500)를 나타내는 블록도이고, 도 10은 도 9의 위상 검출 회로(500)의 동작을 설명하기 위한 타이밍도이다.
도 8을 참조하면, 테스트 클록(TCLK_IN)은 하이 레벨 유지 구간과 로우 레벨 유지 구간은 상이할 수 있고, 하이 레벨 유지 구간은 5[UI]이고, 로우 레벨 유지 구간은 4[UI]일 수 있다. 기준 클록들(CLK_REF[0]~CLK_REF[5])의 레벨 유지 구간은 1.5[UI]일 수 있으며, 기준 클록들(CLK_REF[0]~CLK_REF[5]) 각각은 0.5[UI]만큼 단계적으로 지연될 수 있다. 예시적 실시 예로, 제1 기준 클록(CLK_REF[0])은 자신의 라이징 엣지가 코어스 위상 고정 동작의 결과로 테스트 클록(TCLK_IN)의 라이징 엣지에 가장 근접하게 동기될 것으로 예상되며, 제1 선택 기준 클록에 해당될 수 있고, 제5 기준 클록(CLK_REF[4])은 자신의 라이징 엣지가 코어스 위상 고정 동작의 결과로 테스트 클록(TCLK_IN)의 폴링 엣지에 가장 근접하게 동기될 것으로 예상되며, 제2 선택 기준 클록에 해당될 수 있다. 제1 선택 기준 클록(CLK_REF[0])과 제2 선택 기준 클록(CLK_REF[4])의 위상 차는 120도일 수 있다. 향후 서술될 도 9의 트레이닝 위상 검출 회로(500)는 제1 기준 클록(CLK_REF[0]) 및 제5 기준 클록(CLK_REF[4])을 이용하여 위상 제어신호(UP/DN)를 생성함으로써 1[UI]의 시작 스큐(Skew_initial)의 내성을 가질 수 있다.
도 9를 더 참조하면, 트레이닝 위상 검출 회로(500)는 엣지 검출 회로(520) 및 출력 제어회로(540)를 포함할 수 있다. 엣지 검출 회로(520)는 라이징 엣지 검출 회로(521), 폴링 엣지 검출 회로(522), 멀티플렉서(523) 및 제1 인버터(INV)를 포함할 수 있고, 출력 제어회로(540)는 복수의 플립-플롭들(FF7, FF8) 및 제2 인버터(541)를 포함할 수 있다.
예시적 실시 예로, 라이징 엣지 검출 회로(521)는 제1 플립-플롭(FF5)을 포함할 수 있으며, 제1 플립-플롭(FF5)은 반전된 제1 샘플 신호(Sample[0]_B) 및 제5 샘플 신호(Sample[4])를 수신할 수 있다. 폴링 엣지 검출 회로(522)는 제2 플립-플롭(FF6)을 포함할 수 있으며, 제2 플립-플롭(FF6)은 제5 샘플 신호(Sample[4]) 및 반전된 제1 샘플 신호(Sample[0]_B)를 수신할 수 있다. 멀티플렉서(523)는 출력 제어회로(540)로부터 출력 제어신호를 수신하여 반전된 제1 샘플 신호(Sample[0]_B) 및 제5 샘플 신호(Sample[4]) 중 어느 하나를 선택적으로 출력할 수 있으며, 멀티플렉서(523)의 출력은 제1 인버터(INV)를 거쳐 제1 위상 제어신호(UP)로서 출력되거나, 제2 위상 제어신호(DN)로서 바로 출력될 수 있다.
출력 제어회로(540)에서의 제3 플립-플롭(FF7)은 전원 전압(VDD) 및 제5 샘플 신호(Sample[4])를 수신하고, 제4 플립-플롭(FF8)은 제3 플립-플롭(FF7)의 출력 및 반전된 제1 샘플 신호(Sample[0]_B)를 수신할 수 있다. 제4 플립-플롭(FF8)의 출력은 제2 인버터(541)를 거쳐 제3 및 제4 플립-플롭(FF7, FF8)에 각각 리셋 신호로서 제공될 수 있다. 제3 플립-플롭(FF7)의 출력은 출력 제어신호로서 멀티플렉서(523)에 제공될 수 있다.
도 10을 더 참조하면, 도 10의 테스트 클록(TCLK_IN)은 도 7에서의 테스트 클록(TCLK_IN)과 패턴이 상이한 바, 위상 검출 회로(500)는 1[UI]의 엣지 검출 범위를 가질 수 있으며, 위상 제어신호(UP/DN)로서 출력되는 제1 신호(PD_RISE) 및 제2 신호(PD_FALL)는 각각 4[UI], 5[UI]로 상이한 너비를 가질 수 있다. 그 외에는 도 7에 서술된 위상 검출 회로(400)의 동작과 동일한 바, 구체적인 설명은 생략한다.
도 11은 본 개시의 예시적 실시 예에 따른 테스트 클록(TCLK_IN) 및 기준 클록들(CLK_REF[0]~CLK_REF[9])을 설명하기 위한 타이밍도이고, 도 12는 트레이닝 모드에서 도 11의 테스트 클록(TCLK_IN)의 엣지 검출 동작을 수행하는 트레이닝 위상 검출 회로(600)를 나타내는 블록도이고, 도 13은 도 12의 위상 검출 회로(600)의 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 테스트 클록(TCLK_IN)은 하이 레벨 유지 구간과 로우 레벨 유지 구간은 각각 6[UI] 및 4[UI] 중 어느 하나로 변동될 수 있다. 기준 클록들(CLK_REF[0]~CLK_REF[9]) 각각은 0.5[UI]만큼 단계적으로 지연될 수 있다. 예시적 실시 예로, 제1 기준 클록(CLK_REF[0])은 자신의 라이징 엣지가 코어스 위상 고정 동작의 결과로 테스트 클록(TCLK_IN)의 라이징 엣지에 가장 근접하게 동기될 것으로 예상되며, 제1 선택 기준 클록에 해당될 수 있고, 제3 기준 클록(CLK_REF[2]) 및 제9 기준 클록(CLK_REF[8])은 자신의 라이징 엣지가 코어스 위상 고정 동작의 결과로 테스트 클록(TCLK_IN)의 폴링 엣지에 가장 근접하게 동기될 것으로 예상되며, 제2 선택 기준 클록들에 해당될 수 있다. 제1 선택 기준 클록(CLK_REF[0])과 하나의 제2 선택 기준 클록(CLK_REF[2])의 위상 차는 72도이고, 제1 선택 기준 클록(CLK_REF[0])과 다른 제2 선택 기준 클록(CLK_REF[8])의 위상 차는 288도일 수 있다. 향후 서술될 도 12의 트레이닝 위상 검출 회로(600)는 제1 기준 클록(CLK_REF[0]), 제3 기준 클록(CLK_REF[2]) 및 제9 기준 클록(CLK_REF[8])을 이용하여 위상 제어신호(UP/DN)를 생성함으로써 1[UI]의 시작 스큐(Skew_initial)의 내성을 가질 수 있다.
도 12를 더 참조하면, 트레이닝 위상 검출 회로(600)는 라이징 엣지 검출 회로(621), 제1 폴링 엣지 검출 회로(622), 제2 폴링 엣지 검출 회로(623) 및 위상 제어신호 생성 회로(624)을 포함할 수 있다. 예시적 실시 예로, 라이징 엣지 검출 회로(621)는 제1 플립-플롭(FF9)을 포함할 수 있으며, 제1 플립-플롭(FF9)은 반전된 제1 샘플 신호(Sample[0]_B) 및 제5 샘플 신호(Sample[4])를 수신할 수 있다. 제1 폴링 엣지 검출 회로(622)는 제1 NAND 게이트(NAND1) 및 제2 플립-플롭(FF10) 을 포함할 수 있다. 제1 NAND 게이트(NAND1)는 제7 샘플 신호(Sample[6]) 및 제1 샘플 신호(Sample[0])를 수신하고, 제2 플립-플롭(FF10)은 제1 NAND 게이트(NAND1)의 출력 및 제3 샘플 신호(Sample[2])를 수신할 수 있다. 제2 폴링 엣지 검출 회로(623)는 제1 인버터(INV1), 제2 NAND 게이트(NAND2) 및 제3 플립-플롭(FF11)을 포함할 수 있다. 제1 인버터(INV1)는 제1 샘플 신호(Sample[0])를 수신하고, 제2 NAND 게이트(NAND2)는 제1 인버터(INV1)의 출력 및 제5 샘플 신호(Sample[4])를 수신하며, 제3 플립-플롭(FF11)은 제2 NAND 게이트(NAND2)의 출력 및 제9 샘플 신호(Sample[9])를 수신할 수 있다.
위상 제어신호 생성 회로(624)는 복수의 인버터들(INV2, INV3) 및 복수의 AND 게이트들(AND1~AND6)을 포함할 수 있다. 제1 AND 게이트(AND1)는 제1 플립-플롭(FF9)의 출력 및 제5 샘플 신호(Sample[4])를 수신하여, 제1 위상 제어신호(UP0)를 출력할 수 있다. 제2 AND 게이트(AND2)는 제1 플립-플롭(FF9)의 반전 출력 및 제5 샘플 신호(Sample[4])를 수신하여, 제2 위상 제어신호(DN0)를 출력할 수 있다. 제3 AND 게이트(AND3)는 제2 플립-플롭(FF10)의 출력 및 제2 인버터(INV2)로부터 반전된 제7 샘플 신호(Sample[6])를 수신하여, 제3 위상 제어신호(UP1)를 출력할 수 있다. 제4 AND 게이트(AND4)는 제2 플립-플롭(FF10)의 반전 출력 및 제2 인버터(INV2)로부터 반전된 제7 샘플 신호(Sample[6])를 수신하여, 제4 위상 제어신호(DN1)를 출력할 수 있다. 제5 AND 게이트(AND5)는 제3 플립-플롭(FF11)의 출력 및 제3 인버터(INV3)로부터 반전된 제5 샘플 신호(Sample[4])를 수신하여, 제5 위상 제어신호(UP2)를 출력할 수 있다. 제6 AND 게이트(AND4)는 제3 플립-플롭(FF11)의 반전 출력 및 제3 인버터(INV3)로부터 반전된 제5 샘플 신호(Sample[4])를 수신하여, 제6 위상 제어신호(DN2)를 출력할 수 있다.
도 12에서의 제5 샘플 신호(Sample[4]) 및 제7 샘플 신호(Sample[6])는 위상 제어신호(UP1~UP3, DN1~DN3)를 생성하기 위해 추가적으로 필요한 샘플 신호들로서 각각 제5 기준 클록(CLK_REF[4]) 및 제7 기준 클록(CLK_REF[6])을 이용하여 생성된 샘플 신호일 수 있다.
도 13을 더 참조하면, 테스트 클록(TCLK_IN)의 라이징 엣지를 검출하여 위상 상태를 나타내도록 't0'에서 생성된 제1 신호(PD_RISE)를 트레이닝 위상 검출 회로(600)를 통해 't1'에 위상 제어신호(UP0/DN0)로서 출력할 수 있으며, 테스트 클록(TCLK_IN)의 폴링 엣지를 검출하여 위상 상태를 나타내도록 't2'에서 생성된 제2 신호(PD_FALL0)를 트레이닝 위상 검출 회로(600)를 통해 't3'에서 위상 제어신호(UP1/DN1)로서 출력할 수 있으며, 테스트 클록(TCLK_IN)의 폴링 엣지를 검출하여 위상 상태를 나타내도록 't6'에서 생성된 제2 신호(PD_FALL0)를 트레이닝 위상 검출 회로(600)를 통해 't7'에서 위상 제어신호(UP2/DN2)로서 출력할 수 있다.
정리하면, 제1 신호(PD_RISE)는 't0', 't4', 't8', 't12'등에서 주기적으로 생성될 수 있으며, 't1', 't5', 't9', 't13' 등에서 각각 위상 제어신호(UP0/DN0)로서 출력될 수 있다. 제2 신호(PD_FALL0)는 't2', 't10'등에서 주기적으로 생성될 수 있으며, 't3', 't11' 등에서 각각 위상 제어신호(UP1/DN1)로서 출력될 수 있다. 제3 신호(PD_FALL1)는 't6', 't14'등에서 주기적으로 생성될 수 있으며, 't7', 't15' 등에서 각각 위상 제어신호(UP1/DN1)로서 출력될 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로를 포함하는 장치(1000)를 나타내는 블록도이다.
본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로는, 수신 회로(1422)에 포함될 수 있다. 장치(1000)는 디스플레이 패널(1400)을 포함하는 컴퓨팅 시스템일 수 있고, 비제한적인 예시로서, 데스크탑 컴퓨터, 서버, TV, 전광판과 같이 고정형(stationary) 시스템일 수도 있고, 랩탑 컴퓨터, 모바일 폰, 태블릿 PC, 웨어러블 기기 등과 같이 휴대용(mobile) 시스템일 수도 있다. 도 14에 도시된 바와 같이, 장치(1000)는 마더보드(1300) 및 디스플레이 패널(1400)을 포함할 수 있고, 데이터 라인(1500)을 통해서 테스트 데이터 신호(TDATA_IN)가 마더보드(1300)로부터 디스플레이 패널(1400)에 전달될 수 있다.
마더보드(1300)는 프로세서(1320)를 포함할 수 있고, 프로세서(1320)는 송신 회로(1322)를 포함할 수 있다. 프로세서(1320)는 마이크로프로세서, 마이크로 컨트롤러, ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array)와 같은 계산적(computational) 동작을 수행하는 프로세싱 유닛을 지칭할 수 있다. 일부 실시예들에서, 프로세서(320)는 GPU(Graphic Processing Unit)와 같은 비디오 그래픽 프로세서일 수도 있다. 프로세서(1320)는 디스플레이 패널(1400)에 포함된 디스플레이(1440)를 통해서 출력되는 이미지에 대응하는 이미지 데이터를 생성할 수 있고, 이미지 데이터는 송신 회로(1322)에 제공될 수 있다.
수신 회로(1422)의 트레이닝을 위하여 송신 회로(1322)는 테스트 데이터 신호(TDATA_IN)를 생성하여 수신 회로(1422)로 출력할 수 있다. 디스플레이 패널(1400)은 디스플레이 컨트롤러(1420) 및 디스플레이(1440)를 포함할 수 있다. 디스플레이 컨트롤러(1420)는 마더보드(1300)로부터 테스트 데이터 신호(TDATA_IN)를 수신할 수 있고, 이를 이용하여 트레이닝 모드에서의 데이터 클록 복원 동작을 수행할 수 있다. 일부 실시 예들에서, 디스플레이 컨트롤러(1420)는 디스플레이(1440)에 포함된 픽셀들을 제어하기 위한 디스플레이 신호(SIG)를 제공할 수 있고, DDI(Display Driver IC)로서 지칭될 수도 있다.
디스플레이 컨트롤러(1420)는 수신 회로(1422)를 포함할 수 있고, 수신 회로(1422)는 테스트 데이터 신호(TDATA_IN)를 수신할 수 있다. 수신 회로(1422)는 본 개시의 예시적 실시 예들에 따른 클록 데이터 복원 회로를 포함할 수 있고, 테스트 데이터 신호(TDATA_IN)로부터 테스트 클록 및 테스트 데이터를 복구할 수 있다. 전술된 바와 같이, 본 개시의 예시적 실시 예들에 따라, 수신 회로(1422)에 포함된 클록 데이터 복원 회로는 트레이닝 모드에서 테스트 데이터 신호(TDATA_IN)에 대한 복원 동작 시에 엣지 검출 범위를 노말 모드에서의 엣지 검출 범위보다 넓게하여 정확한 복원 동작을 수행할 수 있다.
디스플레이(1440)는, 비제한적인 예시로서 LCD(Liquid Crystal Display), LED(Light Emitting Diode), Electroluminescent Display(ELD), CRT(cathode Ray Tube), PDP(Plasma Display Panel), LCoS(Liquid Crystal on Silicon)과 같은 임의의 유형의 디스플레이를 포함할 수 있다. 또한, 도 14에서 장치(1000)는 하나의 디스플레이 패널(1400)을 포함하는 것으로 도시되었으나, 일부 실시예들에서 장치(1000)는 2이상의 디스플레이 패널들, 즉 2이상의 디스플레이들을 포함할 수도 있다.
도 15는 본 개시의 예시적 실시 예에 따른 클록 데이터 복원 회로(2240, 2464)가 포함된 시스템(2000)을 나타내는 블록도이다.
도 15를 참조하면, 시스템(2000)은 호스트(2200)와 스토리지 장치(2400)를 포함할 수있다. 스토리지 장치(2400)는, 메모리 시스템 또는 스토리지 시스템으로 지칭될 수도 있고, 신호 커넥터(2001), 복수의 불휘발성 메모리들(2420_1~2420_n), 버퍼 메모리(2440) 및 컨트롤러(2460)를 포함할 수 있다. 예를 들어, 컨트롤러(2460)는 메모리 컨트롤러 또는 스토리지 컨트롤러로 지칭될 수 있다.
스토리지 장치(2400)는 신호 커넥터(2001)를 통해 호스트(2200)와 신호를 주고 받을 수 있다. 호스트(2200) 및 스토리지 장치(2400)는 전기적 신호 및/또는 광신호를 통해서 통신할 수 있고, 비제한적인 예시로서, UFS(Universal Flash Storage), SATA(Serial Advanced Technology Attachment), SATAe(SATA express), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCIe(Peripheral ComponentInterconnect express), NVMe(Non-Volatile Memory Express), AHCI(Advanced Host Controller Interface) 또는 이들의 조합을 통해서 통신할 수 있다.
컨트롤러(2460)는 호스트(2200)로부터 수신된 신호에 응답하여 복수의 불휘발성 메모리들(2420_1~2420_n)을 제어할 수 있다. 컨트롤러(2460)는 데이터 송수신을 위한 직렬 통신 인터페이스 회로(2462)를 포함할 수 있고, 수신된 직렬 데이터 신호의 클록 및 데이터를 복원하기 위하여 본 개시의 예시적 실시 예들이 적용된 클록 데이터 복원 회로(2464)를 포함할 수 있다. 직렬 통신 인터페이스 회로(2462)는 UFS, SATA, SATAe, SCSI, SAS, PCIe, NVMe, AHCI 등과 같은 통신 인터페이스를 제공할 수 있다. 버퍼 메모리(2440)는 스토리지 장치(2400)의 버퍼 메모리로 동작할 수 있다. 한편, 호스트(2200)도 데이터 송수신을 위한 직렬 통신 인터페이스 회로(2220) 및 본 개시의 예시적 실시 예들이 적용된 클록 데이터 복원 회로(2240)를 포함할 수 있다.
각각의 불휘발성 메모리들(2420_1~2420_n)은 메모리 셀 어레이를 포함할 수 있고, 메모리 셀 어레이는 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 페이지들로 나뉠 수 있으며, 페이지 각각은 불휘발성 메모리 셀들, 예컨대, 적어도 하나의 NAND 플래시 메모리 셀을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 소정의 패턴을 갖는 테스트 데이터 신호에 대하여 제1 기준 클록을 이용해 코어스(coarse) 위상 고정 동작을 수행하도록 구성된 제1 PLL(Phase-Looked Loop) 회로; 및
    상기 코어스 위상 고정 동작에 후속하여 상기 테스트 데이터 신호에 대한 파인(fine) 위상 고정 동작을 수행하도록 구성된 제2 PLL 회로를 포함하며,
    상기 제2 PLL 회로는,
    트레이닝 모드에서 상기 제1 기준 클록으로부터 단위 위상만큼 각각 지연된 복수의 제2 기준 클록들 중에서 상기 단위 위상의 2이상의 정수배만큼의 상호 위상 차를 갖는 적어도 두 개의 선택 기준 클록들을 선택적으로 이용하여 상기 테스트 데이터 신호에 대한 파인 위상 고정 동작을 수행하도록 구성된 것을 특징으로 하는 클록 복원 회로.
  2. 제1항에 있어서,
    상기 선택 기준 클록들은, 상기 코어스 위상 고정 동작 결과로 상기 테스트 데이터 신호의 라이징 엣지(rising edge) 및 폴링 엣지(falling edge)와 라이징 엣지에서 각각 정렬될 것으로 예상되는 제1 선택 기준 클록 및 제2 선택 기준 클록을 포함하는 것을 특징으로 하는 클록 복원 회로.
  3. 제1항에 있어서,
    상기 선택 기준 클록들의 개수는, 상기 테스트 데이터 신호의 패턴 종류에 따라 상이한 것을 특징으로 하는 클록 복원 회로.
  4. 제1항에 있어서,
    상기 선택 기준 클록들의 상호 위상 차는, 상기 테스트 데이터 신호의 패턴 종류에 따라 상이한 것을 특징으로 하는 클록 복원 회로.
  5. 제1항에 있어서,
    상기 선택 기준 클록들은, 제1 선택 기준 클록 및 제2 선택 기준 클록을 포함하고,
    상기 제2 PLL 회로는,
    상기 제1 선택 기준 클록 및 상기 제2 선택 기준 클록으로 상기 테스트 데이터 신호를 샘플링하여 제1 샘플 신호 및 제2 샘플 신호를 생성하고, 상기 제1 샘플 신호 및 상기 제2 샘플 신호를 상보적으로 이용하여 상기 제2 기준 클록들의 위상 제어를 수행하도록 구성된 것을 특징으로 하는 클록 복원 회로.
  6. 제5항에 있어서,
    상기 제2 PLL 회로는,
    상기 제1 선택 기준 클록의 주기적인 제1 시점에서의 라이징 엣지에서 상기 테스트 데이터 신호를 샘플링하여 제1 레벨을 갖는 상기 제1 샘플 신호를 생성하고, 상기 제1 시점에 후속하는 상기 제2 샘플 신호의 레벨 천이 시점에서 상기 제1 레벨의 상기 제1 샘플 신호를 이용하여 상기 제2 기준 클록들의 위상 제어를 수행하도록 구성된 것을 특징으로 하는 클록 복원 회로.
  7. 제6항에 있어서,
    상기 제1 시점의 주기는, 상기 테스트 데이터 신호의 라이징 엣지의 주기에 부합하는 것을 특징으로 하는 클록 복원 회로.
  8. 제6항에 있어서,
    상기 제2 PLL 회로는,
    상기 제2 선택 기준 클록의 주기적인 제2 시점에서의 라이징 엣지에서 상기 테스트 데이터 신호를 샘플링하여 제2 레벨을 갖는 상기 제2 샘플 신호를 생성하고, 상기 제2 시점에 후속하는 상기 제1 샘플 신호의 레벨 천이 시점에서 상기 제2 레벨의 상기 제2 샘플 신호를 이용하여 상기 제2 기준 클록들의 위상 제어를 수행하도록 구성된 것을 특징으로 하는 클록 복원 회로.
  9. 제6항에 있어서,
    상기 제2 시점의 주기는, 상기 테스트 데이터 신호의 폴링 엣지의 주기에 부합하는 것을 특징으로 하는 클록 복원 회로.
  10. 제1항에 있어서,
    상기 제2 PLL 회로는,
    노말 모드에서 상기 제2 기준 클록들을 이용하여 노말 데이터 신호에 대한 파인 위상 고정 동작을 수행하도록 구성된 것을 특징으로 하는 클록 복원 회로.
  11. 임베디드 클록이 포함된 입력 데이터 신호를 수신하는 클록 데이터 복원 회로로서,
    입력 데이터 신호로부터 복원 클록을 생성하도록 구성된 클록 복원 회로; 및
    상기 복원 클록을 이용하여 상기 입력 데이터 신호로부터 복원 데이터 신호를 생성하도록 구성된 데이터 복원 회로를 포함하며,
    상기 클록 복원 회로는,
    트레이닝 모드에서 단위 위상만큼 각각 지연된 복수의 기준 클록들 중에서 상기 단위 위상의 2이상의 정수배만큼의 상호 위상 차를 갖는 적어도 두 개의 선택 기준 클록들을 선택적으로 이용하여 상기 입력 데이터 신호에 대한 위상 고정 동작을 수행하고, 노말 모드에서 상기 복수의 기준 클록들을 이용하여 상기 입력 데이터 신호에 대한 위상 고정 동작을 수행하도록 구성된 PLL 회로를 포함하는 것을 특징으로 하는 데이터 클록 복원 회로.
  12. 제11항에 있어서,
    상기 PLL 회로는,
    상기 복수의 기준 클록들을 기반으로 상기 입력 데이터 신호를 샘플링하여 복수의 샘플 신호들을 생성하도록 구성된 샘플링 회로; 및
    상기 트레이닝 모드에서 상기 복수의 샘플 신호들 중 상기 선택 기준 클록들에 대응하는 샘플 신호들을 이용하여 상기 입력 데이터 신호의 엣지를 검출하도록 구성된 제1 위상 검출 회로를 포함하는 것을 특징으로 하는 데이터 클록 복원 회로.
  13. 제11항에 있어서,
    상기 PLL 회로는,
    상기 노말 모드에서 상기 복수의 샘플 신호들을 이용하여 상기 입력 데이터 신호의 엣지를 검출하도록 구성된 제2 위상 검출 회로를 더 포함하는 것을 특징으로 하는 데이터 클록 복원 회로.
  14. 제13항에 있어서,
    상기 제1 위상 검출 회로의 엣지 검출 범위는, 상기 제2 위상 검출 회로의 엣지 검출 범위보다 넓은 것을 특징으로 하는 데이터 클록 복원 회로.
  15. 제13항에 있어서,
    상기 PLL 회로는,
    모드 신호를 기반으로 상기 제1 위상 검출 회로의 출력 및 상기 제2 위상 검출 회로의 출력 중 어느 하나를 선택적으로 출력하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 데이터 클록 복원 회로.
  16. 제12항에 있어서,
    상기 선택 기준 클록들에 대응하는 샘플 신호들은, 제1 샘플 신호 및 제2 샘플 신호를 포함하며,
    상기 제1 위상 검출 회로는,
    상기 제2 샘플 신호의 레벨 천이 시점에서 상기 제1 샘플 신호를 상기 입력 데이터 신호의 라이징 엣지 검출 결과로서 출력하는 제1 트레이닝 엣지 검출기;
    상기 제1 샘플 신호의 레벨 천이 시점에서 상기 제2 샘플 신호를 상기 입력 데이터 신호의 폴링 엣지 검출 결과로서 출력하는 제2 트레이닝 엣지 검출기; 및
    상기 라이징 엣지 검출 결과 및 상기 폴링 엣지 검출 결과를 기반으로 상기복수의 기준 클록들에 대한 위상 제어신호를 생성하는 위상 제어신호 생성기를 더 포함하는 것을 특징으로 하는 데이터 클록 복원 회로.
  17. 제11항에 있어서,
    상기 클록 복원 회로는,
    상기 트레이닝 모드에서 상기 복수의 기준 클록들 중에서 어느 하나를 이용하여 상기 입력 데이터 신호에 대한 위상 고정 동작을 상기 PLL 회로의 위상 고정 동작보다 선행하도록 구성된 보조 PLL 회로를 더 포함하는 것을 특징으로 하는 데이터 클록 복원 회로.
  18. 제17항에 있어서,
    상기 선택 기준 클록들은, 상기 보조 PLL 회로의 상기 위상 고정 동작의 결과로서 상기 입력 데이터 신호의 라이징 엣지에 가장 근접하게 동기될 것으로 예상되는 적어도 하나의 선택 기준 클록 및 상기 입력 데이터 신호의 폴링 엣지에 가장 근접하게 동기될 것으로 예상되는 적어도 하나의 선택 기준 클록을 포함하는 것을 특징으로 하는 데이터 클록 복원 회로.
  19. 소정의 패턴을 갖는 테스트 데이터 신호에 대하여 제1 기준 클록을 이용해 코어스 위상 고정 동작을 수행하도록 구성된 제1 PLL 회로; 및
    상기 코어스 위상 고정 동작에 후속하여 상기 테스트 데이터 신호에 대한 파인 위상 고정 동작을 수행하도록 구성된 제2 PLL 회로를 포함하며,
    상기 제2 PLL 회로는,
    트레이닝 모드에서 상기 제1 기준 클록으로부터 단위 위상만큼 각각 지연된 복수의 제2 기준 클록들 중에서 상기 코어스 위상 고정 동작 결과로 자신의 라이징 엣지가 상기 테스트 데이터 신호의 라이징 엣지 또는 폴링 엣지에 가장 근접하게 동기될 것으로 예상되는 적어도 두 개의 선택 기준 클록들을 이용하여 샘플 신호들을 생성하고, 상기 샘플 신호들을 상보적으로 이용하여 상기 제2 기준 클록들의 위상을 제어하기 위한 위상 제어신호를 생성하도록 구성된 것을 특징으로 하는 클록 복원 회로.
  20. 제19항에 있어서,
    상기 샘플 신호들은, 상이한 상기 선택 기준 클록을 통해 각각 생성된 제1 샘플 신호 및 제2 샘플 신호를 포함하고,
    상기 제2 PLL 회로는,
    상기 제2 샘플 신호의 소정의 레벨 천이 시점에서의 상기 제1 샘플 신호의 레벨을 상기 테스트 데이터 신호의 라이징 엣지 검출 결과로서 이용하고, 상기 제1 샘플 신호의 소정의 레벨 천이 시점에서의 상기 제2 샘플 신호의 레벨을 상기 테스트 데이터 신호의 폴링 엣지 검출 결과로서 이용하도록 구성된 것을 특징으로 하는 클록 복원 회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111010169B (zh) * 2018-10-08 2024-01-19 中兴通讯股份有限公司 相位检测方法、装置、存储介质及电子装置
CN112202518B (zh) * 2019-07-08 2023-11-17 中兴通讯股份有限公司 时钟信号的相位检测方法、装置及通信设备
JP2021052258A (ja) * 2019-09-24 2021-04-01 セイコーエプソン株式会社 回路装置、物理量測定装置、電子機器及び移動体
KR20210075730A (ko) * 2019-12-13 2021-06-23 삼성전자주식회사 클록 복원 회로, 클록 데이터 복원 회로 및 이를 포함하는 장치
KR20220087752A (ko) * 2020-12-18 2022-06-27 주식회사 엘엑스세미콘 데이터 구동 회로 및 그의 클럭 복원 방법과 디스플레이 장치
US11595047B1 (en) * 2022-03-03 2023-02-28 Ciena Corporation Apparatus and methods for a phase frequency detector with a wide operational range

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8085893B2 (en) * 2005-09-13 2011-12-27 Rambus, Inc. Low jitter clock recovery circuit
US7801203B2 (en) 2007-08-20 2010-09-21 Trendchip Technologies, Corp. Clock and data recovery circuits
US8929496B2 (en) 2008-02-01 2015-01-06 Rambus Inc. Receiver with enhanced clock and data recovery
US8878792B2 (en) 2009-08-13 2014-11-04 Samsung Electronics Co., Ltd. Clock and data recovery circuit of a source driver and a display device
KR102011953B1 (ko) 2012-11-28 2019-08-19 엘지디스플레이 주식회사 데이터 비트 뎁쓰 검출 방법과 이를 이용한 표시장치의 인터페이스 장치
US9312865B2 (en) 2013-12-05 2016-04-12 Samsung Display Co., Ltd. Bimodal serial link CDR architecture
KR101619693B1 (ko) 2015-02-16 2016-05-18 포항공과대학교 산학협력단 디스플레이 장치 및 그 구동 방법
US20160373244A1 (en) 2015-02-27 2016-12-22 Lattice Semiconductor Corporation Phase tracking for clock and data recovery
US9331822B1 (en) 2015-07-08 2016-05-03 Ncku Research And Development Foundation Clock and data recovery circuit and method for estimating jitter tolerance thereof
KR20180072170A (ko) 2016-12-21 2018-06-29 주식회사 실리콘웍스 디스플레이 장치의 클럭 복원 회로
KR20210075730A (ko) * 2019-12-13 2021-06-23 삼성전자주식회사 클록 복원 회로, 클록 데이터 복원 회로 및 이를 포함하는 장치

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