BR112018004159B1 - Recuperação de dados de relógio multifásico para uma interface trifásica - Google Patents
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Abstract
RECUPERAÇÃO DE DADOS DE RELÓGIO MULTIFÁSICO PARA UMA INTERFACE TRIFÁSICA. Métodos, aparelho e sistemas para comunicação de dados através de um fio multiinterface, múltiplas fases são revelados. Um método de comunicação de dados inclui configurar um circuito de recuperação de relógio para prover um primeiro sinal de relógio que inclui um pulso para cada símbolo transmitido na interface, onde símbolos são transmitidos através da interface em uma primeira frequência, ajustar um retardo de laço do circuito de recuperação de relógio para modificar o primeiro relógio para ter uma segunda frequência que é não mais que metade da primeira frequência, onde o circuito de recuperação de relógio gera um pulso no primeiro sinal de relógio para um primeiro de um número inteiro de símbolos e suprime a geração de pulso para outros símbolos no número inteiro de símbolos, configurar um circuito de geração de relógio para prover um segundo sinal de relógio, e capturar símbolos da interface usando o primeiro sinal de relógio e o segundo sinal de relógio.
Description
[01] Este pedido reivindica a prioridade e o benefício do pedido Não-Provisório US N° 14/842,644 depositado no Escritório Americano de Marcas e Patentes em 1° de setembro de 2015, cujo conteúdo inteiro é aqui incorporado por referência.
[02] A presente invenção refere-se em geral a interfaces de comunicação de dados de alta velocidade, e mais particularmente, a geração de relógio em um receptor acoplado a um fio de multi-fase, conexão de comunicação de dados
[03] Fabricantes de dispositivos móveis, tais como telefones celulares, pode obter componentes dos dispositivos móveis de várias fontes, incluindo fabricantes diferentes. Por exemplo, um processador de aplicativo em um telefone celular pode ser obtido de um primeiro fabricante, enquanto um dispositivo de imagem ou câmera pode ser obtido de um segundo fabricante, e um mostrador pode ser obtido de um terceiro fabricante. O processador de aplicativo, o dispositivo de formação de imagem, o controlador de display, ou outros tipos de dispositivos podem ser interconectados usando uma propriedade ou com base em padrões de interface física. Em um exemplo, um dispositivo de formação de imagem pode ser conectado usando a interface Serial de Câmera (CSI) definido pela Mobile Industry processor interface (MIPI) Alliance. Em outro exemplo, um display pode incluir uma interface que se conforma com a interface Serial de exibição (DSI) padrão especificado pela Mobile Industry Processor interface (MIPI) Alliance.
[04] Interface multifásica. de 3 fios (C-PHY) definida pela MIPI Alliance usa um trio de condutores para transmitir informação entre dispositivos. De cada um dos três fios podem estar em um de três estados de sinalização durante a transmissão de um símbolo sobre A interface C- PHY. Informação de relógio é codificado em uma sequência de símbolos transmitido sobre A interface C-PHY e um receptor gera um sinal de relógio de transições entre símbolos consecutivos. A velocidade máxima da interface C-PHY e a capacidade de um relógio e recuperação de dados (CDR) circuito para recuperar informação de relógio pode ser limitada pela variação de tempo máxima relacionada a transições de sinais transmitidos sobre os fios diferentes do enlace de comunicação. Um receptor pode empregar os circuitos de retardo para assegurar que todos os condutores no trio assumiram um estado de sinalização estável antes de fornecer uma borda de amostragem. A taxa de transmissão do enlace pode ser limitada pelo retardo valores usados, e existe uma necessidade contínua para circuitos de geração de relógio que pode funcionar confiavelmente como frequências de sinalização de múltiplas interfaces de fio aumenta
[05] Modalidades aqui descritas provêem sistemas, métodos e aparelhos que permitem comunicações aperfeiçoadas sobre um fio de multi-enlace de comunicação e/ou multifásico. O enlace de comunicação pode ser empregado no aparelho tal como um terminal móvel possuindo Múltiplos dispositivos de circuito Integrado (IC).
[06] Em um aspecto da divulgação, um método de comunicação de dados inclui configurar um circuito de recuperação de relógio para prover um primeiro sinal de relógio que inclui um pulso para cada símbolo transmitido em interface de 3 fases, 3 fios, onde símbolos são transmitidos sobre interface de 3 fases, 3 fios a uma primeira frequência, ajustando um retardo de laço do circuito de recuperação de relógio para modificar o primeiro relógio para ter uma segunda frequência que é não mais que metade da primeira frequência, onde o circuito de recuperação de relógio gera um pulso no primeiro sinal de relógio para um primeiro de um número inteiro de símbolos e suprime a geração de pulso para outros símbolos no número inteiro de símbolos, configurar um circuito de geração de relógio para prover um segundo sinal de relógio, onde o segundo sinal de relógio inclui pulsos para cada um dos outros símbolos no número inteiro de símbolos, e capturar os símbolos de interface de 3 fases. 3 fios utilizando o primeiro sinal de relógio e o segundo sinal de relógio.
[07] Em um aspecto da invenção, um aparelho para decodificar dados transmitidos na interface de 3 fases, 3 fios inclui meios para configurar um circuito de recuperação de relógio para prover um primeiro sinal de relógio que inclui um pulso para cada símbolo transmitido em uma primeira frequência sobre interface de 3 fases, 3 fios, meios para calibrar um retardo de circuito do circuito de recuperação de relógio. Em um modo de operação, o elemento para calibrar o atraso de circuito modifica a primeiro sinal de relógio para ter uma segunda frequência que é não mais que metade da primeira frequência No primeiro modo de operação, o circuito de recuperação de relógio gera um pulso no primeiro sinal de relógio para um primeiro de um número inteiro de símbolos e suprime a geração de pulso para outros símbolos no número inteiro de símbolos, meios para configurar um circuito de geração de relógio para prover um segundo sinal de relógio, onde o segundo sinal de relógio inclui pulsos para cada um dos outros símbolos no número inteiro de símbolos. Aparelho também pode incluir meios para captação de símbolos da interface de 3 fases, 3 fios utilizando o primeiro sinal de relógio e o segundo sinal de relógio.
[08] Em um aspecto da invenção, um aparelho para comunicação de dados inclui uma multiplicidade de receptores de diferença acoplados a um barramento de 3 fios, um circuito de recuperação de relógio configurado para prover um primeiro sinal de relógio que inclui um pulso para cada símbolo transmitido em uma corrente de símbolos em uma primeira frequência sobre interface de 3 fases, 3 fios, um ou mais registradores, e um circuito de processamento. Circuito de processamento pode ser configurado para ajustar um retardo de laço do circuito de recuperação de relógio até que o primeiro relógio é modificado para ter uma segunda frequência que é não mais que metade da primeira frequência, onde o circuito de recuperação de relógio gera um pulso no primeiro sinal de relógio para um primeiro de um número inteiro do fluxo de símbolos e suprime a geração de pulso para outros símbolos no número inteiro do fluxo de símbolos, e configurar um circuito de geração de relógio para prover um segundo sinal de relógio, onde o segundo sinal de relógio inclui pulsos para cada um dos outros símbolos no número inteiro de símbolos. O um ou mais registradores podem capturar símbolos da interface de 3 fases, 3 fios em resposta aos pulsos no primeiro sinal de relógio e o segundo sinal de relógio.
[09] Em um aspecto da revelação, um meio de armazenamento legível por processador é divulgado. O meio de armazenamento pode ser um meio de armazenamento não transitório e pode armazenar código que, quando executadas por um ou mais processadores, provoca o um ou mais processadores para configurar um circuito de recuperação de relógio para prover um primeiro sinal de relógio que inclui um pulso para cada símbolo transmitido na interface de 3 fases, 3 fios, onde símbolos são transmitidos sobre interface de 3 fases, 3 fios a uma primeira frequência, ajustar um retardo de laço do circuito de recuperação de relógio tal que o primeiro relógio tem uma segunda frequência que é não mais que metade da primeira frequência, onde o circuito de recuperação de relógio gera um pulso no primeiro sinal de relógio para um primeiro de um número inteiro de símbolos e suprime a geração de pulso para outros símbolos no número inteiro de símbolos, configurar um circuito de geração de relógio para prover um segundo sinal de relógio, onde o segundo sinal de relógio inclui pulsos para cada um dos outros símbolos no número inteiro de símbolos, e capturar os símbolos da interface de 3 fases, 3 fios utilizando o primeiro sinal de relógio e o segundo sinal de relógio.
[010] FIG. 1 ilustra um aparelho empregando um enlace de dados entre dispositivos IC que seletivamente operam de acordo com uma pluralidade de padrões disponíveis.
[011] A FIG 2 ilustra uma arquitetura de sistema para um aparelho que emprega um enlace de dados entre dispositivos IC que seletivamente opera de acordo com um dentre a pluralidade de padrões disponíveis
[012] FIG 3 ilustra um codificador de dados trifásico PHY
[013] FIG 4 ilustra sinalização em um C-PHY trifásica interface codificada
[014] FIG 5 é um diagrama de estado ilustrando transições de estado de potencial em um C-PHY trifásica interface codificada
[015] FIG 6 ilustra um decodificador PHY
[016] FIG 7 é um exemplo dos efeitos de tempos de subida de sinal na detecção de transição em um decodificador PHY
[017] FIG 8 ilustra a transição em um decodificador PHY
[018] FIG 9 ilustra um exemplo de transições de sinal ocorrendo entre pares de símbolos consecutivos transmitidos em uma interface C-PHY
[019] FIG 10 mostra regiões de transição e regiões de olho em um padrão ocular
[020] FIG 11 mostra um exemplo de um padrão ocular gerada por um C-PHY interface Trifásica
[021] FIG 12 ilustra um exemplo de um circuito de CDR C-PHY para uma interface Trifásica
[022] FIG 13 ilustra o tempo associado com o circuito de CDR da FIG 12
[023] FIG 14 ilustra o tempo associado com um circuito de CDR que tem um tempo de laço que é mais curto do que o desvio entre os sinais transmitidos sobre o sinal Trifásico PHY
[024] FIG 15 ilustra o tempo associado com um circuito de CDR que tem um laço de tempo que é maior do que um intervalo de símbolo do sinal Trifásico PHY
[025] FIG 16 é um diagrama de tempo que ilustra a operação de uma CDR adaptada de acordo com certos aspectos aqui revelados
[026] FIG 17 ilustra um exemplo de um circuito de geração de relógio de acordo com certos aspectos aqui revelados
[027] FIG 18 ilustra um exemplo de um circuito que pode ser usado para calibrar um circuito de geração de relógio fornecido de acordo com certos aspectos aqui revelados
[028] FIG 19 é um diagrama de blocos que ilustra um exemplo de um aparelho que emprega um circuito de processamento que pode ser adaptada de acordo com certos aspectos aqui revelados
[029] FIG 20 é um fluxograma de um método de geração de relógio de acordo com certos aspectos aqui revelados.FIG 21 é um diagrama ilustrando um exemplo de uma implementação de hardware para um aparelho que emprega um processamento que emprega um circuito de processamento adaptada de acordo com certos aspectos aqui revelados
[030] A descrição detalhada apresentada a seguir em conexão com os desenhos anexos pretende ser uma descrição de várias configurações e não pretende representar as únicas configurações em que os conceitos aqui descritos podem ser praticados. A descrição detalhada inclui detalhes específicos com o propósito de prover uma completa compreensão de vários conceitos. Entretanto, será evidente para aqueles versados na técnica que esses conceitos podem ser praticados sem estes detalhes específicos. Em alguns casos, estruturas e componentes bem conhecidos são mostrados na forma de diagrama de blocos para evitar obscurecer tais conceitos. Como usado nesse pedido, os termos "componente", "módulo, ", "sistema" e semelhantes pretendem incluir uma entidade relacionada a computador, tais como, mas não limitado a, hardware, firmware, uma combinação de hardware e software, software, ou software em execução. Por exemplo, um componente pode ser, mas não está limitado a ser, um processo rodando em um processador, um processador, um objeto, um executável, uma cadeia de execução, um programa e/ou um computador. A título de ilustração, tanto um aplicativo rodando em um dispositivo de computação como o próprio dispositivo de computação podem ser um componente. Um ou mais componentes podem residir dentro de um processo e/ou cadeia de execução e um componente pode ser localizado em um computador e/ou distribuído entre dois ou mais computadores. Adicionalmente, estes componentes podem executar de vários meios legíveis por computador tendo várias estruturas de dados armazenadas no mesmo. Os componentes podem se comunicar por meio de processos locais e/ou remotos tal como de acordo com um sinal tendo um ou mais pacotes de dados, tais como dados de um componente interagindo com outro componente em um sistema local, sistema distribuído, e/ou através de uma rede como A Internet com outros sistemas por meio do sinal.
[031] Além disso, o termo "ou" é pretendido para significar uma inclusive "ou" em vez de exclusivo "ou. " Isto é, a menos que de outro modo especificado, ou aparente a partir do contexto, A frase "X Emprega A Ou B" pretende significar qualquer dos naturais inclusive permutações. Que é, A frase "X" Emprega A Ou B é satisfeita por qualquer um dos seguintes casos: X emprega A; X emprega B; ou X emprega ambos a e B em adição, os artigos "um" e "uma" conforme usado neste pedido e reivindicações anexas devem geralmente ser interpretados para significar "um ou mais", a menos que de outro modo especificado ou claro a partir do contexto a ser dirigida para uma forma singular.
[032] Certos aspectos da invenção podem ser aplicáveis para uma interface C-PHY especificada pelo MIPI Alliance, que pode ser empregado para conectar dispositivos eletrônicos que são componentes de um aparelho móvel tal como um telefone, de um dispositivo de computação móvel, um utensílio, automóveis eletrônicos, sistemas aviônicos, etc. Exemplos de um aparelho móvel incluem um telefone celular, um telefone inteligente, um protocolo de iniciação de sessão (SIP) de telefone, um laptop, um notebook, um smartbook netbook, uma, um assistente pessoal digital (PDA) , um rádio via satélite, um sistema de posicionamento global (GPS) dispositivo, um dispositivo de multimidia, um dispositivo de vídeo, um aparelho de áudio digital (por exemplo, um tocador de MP3) , uma câmera, um console de jogos, um dispositivo de computação útil (por exemplo, um relógio inteligente, um rastreador de saúde ou de exercício, etc.), um aparelho, um sensor, um distribuidor automático, ou qualquer outro dispositivo funcionando similarmente.
[033] Interface de C-PHY é uma interface serial de alta velocidade que podem prover alta produtividade sobre canais de largura de banda limitada. A interface C-PHY pode ser empregado para conectar aplicação processadores periféricos, incluindo visores e câmeras. A interface C-PHY codifica dados em símbolos que são transmitidos em um sinal trifásico através de um conjunto de três fios, que pode ser referido como um trio, ou trio de fios. O sinal trifásico é transmitido em cada fio do trio em diferentes fases. Cada trio de três fios fornece uma pista sobre um enlace de comunicações. Um intervalo de símbolo pode ser definido como o intervalo de tempo em que um símbolo único controla o estado de sinalização de um trio. Em cada intervalo de símbolo, um fio é "não acionado" enquanto o restante dois dos três fios são diferencialmente acionados de modo que um dos dois diferencialmente acionados fios assume um primeiro nível de voltagem e o outro fio acionado diferencialmente assume um segundo nível de voltagem diferente do primeiro nível de voltagem. Fio não acionado pode flutuar, ser acionado, e/ou ser terminada tal que ele assume um terceiro nível de tensão que é na ou próxima à voltagem de nível médio entre o primeiro e segundo níveis de tensão. Em um exemplo, os níveis de tensão podem ser acionados + V e-V com a voltagem não acionado sendo 0 V em outro exemplo, os níveis de voltagem acionados podem ser + V e 0 V com a voltagem não acionado sendo + V/2. Símbolos diferentes são transmitidos em cada par de símbolos transmitidos consecutivamente, e diferentes pares de fios podem ser diferencialmente acionados em diferentes intervalos de símbolo.
[034] FIG 1 descreve um exemplo de aparelho 100 que pode empregar um C-PHY de enlace de comunicação trifásica. O aparelho 100 pode incluir um dispositivo de comunicação sem fio que se comunica através de uma frequência de rádio (RF) transceptor de comunicação 106 com uma rede de acesso de rádio (RAN), uma rede de acesso de núcleo, A Internet e/ou uma outra rede. O transceptor de comunicações 106 pode ser acoplado operacionalmente a um circuito de processamento 102. Circuito de processamento 102 pode incluir um ou mais dispositivos IC, tal como um IC de aplicação específica (ASIC) 108. O ASIC 108 pode incluir um ou mais dispositivos de processamento, circuitos lógicos, e assim por diante. O circuito de processamento 102 pode incluir e/ou ser acoplado ao armazenamento legível por processador tal como dispositivos de memória 112 que pode incluir legível por dispositivos que armazenam e manter dados e instruções para execução ou para outro uso pelo circuito de processamento 102 e dispositivos e/ou cartões de memória que suportam uma tela 124. O circuito de processamento 102 pode ser controlada por um ou mais de um sistema operacional e uma interface de programação de aplicação (API) camada 110 que suporta e permite a execução de módulos de software residindo na mídia de armazenamento, tal como o dispositivo de memória 112 do dispositivo sem fio. Dispositivos de memória 112 pode incluir memória somente de leitura (ROM), memória de acesso aleatório dinâmica (DRAM), um ou mais tipos de memória somente de leitura programável (PROM), cartões flash, ou qualquer tipo de memória que pode ser usado em sistemas de processamento e plataformas de computação. O circuito de processamento 102 pode incluir ou acessar um banco de dados local 114 que pode manter parâmetros operacionais e outras informações usadas para configurar e operar o aparelho 100. Banco de dados local 114 pode ser implementado usando um ou mais de um módulo de base de dados, memória flash, meios magnéticos, PROM Apagável eletricamente (EEPROM), meios ópticos, fita, disco rígido ou flexível, ou semelhantes. O circuito de processamento também pode ser acoplado de modo operacional a dispositivos externos como uma antena 122, a tela 124, os controles de operador, tal como um botão 128 e um teclado 126 entre outros componentes.
[035] A Figura 2 é um diagrama de blocos esquemático que ilustra certos aspectos de um aparelho 200 que inclui uma pluralidade de dispositivos IC 202 e 230, que podem trocar dados e informações de controle através de um enlace de comunicação 220. O enlace de comunicação 220 pode ser usado para conectar um par de dispositivos IC 202 e 230 que são localizados em proximidade estreita um do outro, ou que são fisicamente localizados em diferentes partes do aparelho 200. Em um exemplo, o enlace de comunicação 220 pode ser provido em um portador de chip, substrato ou placa de circuito que carrega os dispositivos IC 202 e 230. Em outro exemplo, um Primeiro dispositivo IC 202 pode ser localizado em uma seção de teclado de um telefone com aba enquanto um Segundo dispositivo IC 230 pode ser localizado em uma seção de exibição do telefone com aba. Em outro exemplo, uma porção do enlace de comunicação 220 pode incluir um cabo ou conexão óptica
[036] Enlace de comunicação 220 pode incluir múltiplos canais 222, 224 e 226. Uma ou mais canal 226 pode ser bidirecional, e pode operar em semi-duplex e/ou modos duplex completa. Uma ou mais canaleta 222 e 224 pode ser unidirecional. O enlace de comunicação 220 pode ser assimétrico, provendo maior largura de banda em uma direção. Em um exemplo descrito aqui, um primeiro canal de comunicação 222 pode ser referido como um canal direto 222 enquanto um segundo canal de comunicação 224 pode ser referido como um canal de retorno 224. O Primeiro dispositivo de IC 202 pode ser designado como um sistema hospedeiro ou transmissor, enquanto o Segundo dispositivo IC 230 pode ser designado como um sistema cliente ou receptor, mesmo se Ambos Os dispositivos cl 202 e 230 são configurados para transmitir e receber no canal de comunicação 222. Em um exemplo, o canal direto 222 pode operar em uma taxa de dados mais alta quando comunicar dados de um Primeiro dispositivo de IC 202 para um Segundo dispositivo de IC 230, enquanto o canal reverso 224 pode operar em uma taxa de dados mais baixa quando comunicando dados a partir do Segundo dispositivo de IC 230 para o Primeiro dispositivo de IC 202.
[037] Dispositivos IC 202 e 230 podem incluir um processador ou outro circuito ou dispositivo de computação e/ou de processamento 206, 222. Em um exemplo, o Primeiro dispositivo de IC 202 pode realizar funções de núcleo do aparelho 200, incluindo estabelecer e manter comunicações sem fio através de um transceptor sem fio 204 e uma antena 214, enquanto o Segundo dispositivo de IC 230 pode suportar uma interface de usuário que controla ou opera um controlador de exibição 232, e pode controlar as operações de uma câmera ou dispositivo de entrada de vídeo usando um controlador de câmera 234. Outros recursos suportados por um ou mais dos dispositivos IC 202 e 230 pode incluir um teclado, um componente de reconhecimento de voz, e outros dispositivos de entrada ou saída. O controlador de display 232 pode incluir circuitos e drivers de software que suportam exibir tal como um visor de cristal líquido (LCD) painel, tela de toque, indicadores e assim por diante. Meio de armazenagem transitória 208 e 238 pode incluir dispositivos de armazenamento e/ou não transitório adaptado para manter as instruções e os dados usados pelos respectivos processadores 206 e 236, e/ou outros componentes dos dispositivos IC 202 e 230. comunicação entre cada processador 206, 236 e sua mídia de armazenamento correspondente 208 e 238 e outros módulos e circuitos pode ser facilitada por uma ou mais barramento interno 212 e 242 e/ou um canal 222, 224 ou 226 do enlace de comunicação 220.
[038] O canal reverso 224 pode ser operado da mesma maneira como o canal direto 222, e o canal direto 222, e o canal reverso 224 pode ser capaz de transmitir a velocidades comparáveis ou a diferentes velocidades, onde velocidade pode ser expressa como taxa de transferência de dados e/ou taxas de relógio. As taxas de dados para frente e de retorno pode ser substancialmente o mesmo ou diferir por ordens de grandeza, dependendo da aplicação. Em algumas aplicações, um único canal bidirecional 226 pode suportar comunicações entre o primeiro dispositivo IC 202 e o Segundo dispositivo IC 230. O canal direto 222 e/ou o canal reverso 224 pode ser configurado para operar em um modo bidirecional quando, por exemplo, os canais para frente e para trás 222 e 224 compartilham as mesmas conexões físicas e operar em um modo semi-duplex. Em um exemplo, o enlace de comunicação 220 pode ser operado para comunicar controle, comando e outras informações entre o Primeiro dispositivo de IC 202 e o Segundo dispositivo IC 230 de acordo com um padrão de indústria ou outros.
[039] O enlace de comunicação 220 Da FIG 2 pode ser implementado de acordo com especificações MIPI Alliance para C-PHY e pode prover um barramento com fios que inclui uma pluralidade de fios de sinal (denotada Como M fios). M fios podem ser configurados para portar dados codificados N-fase em uma interface digital de alta velocidade, tal como uma interface digital de display móvel (MDDI) M fios podem facilitar polaridade N-fase de codificação em um ou mais dos canais 222, 224 e 226. a camada física os acionadores 210 e 240 pode ser configurado ou adaptado para gerar dados codificados de polaridade N- fase para a transmissão no enlace de comunicação 220. Utilização de N-fase de codificação de polaridade provê transferência de dados de alta velocidade e pode consumir metade ou menos da energia de outras interfaces porque menos acionadores são ativos em enlaces de dados codificados de polaridade N-fase.
[040] Dispositivos de codificação de polaridade N-fase 210 e/ou 240 pode tipicamente codificar múltiplos bits por transição no elo de comunicação 220. Em um exemplo, uma combinação de 3-codificação de fase e codificação de polaridade pode ser usado para suportar um grande mostrador de arranjo de gráficos (WVGA) 80 quadros por segundo IC de acionador LCD sem um buffer de quadro, a distribuição de dados de pixel em 810 Mbps para atualização de exibição.
[041] A Figura 3 é um diagrama esquemático 300 ilustrando 3 fios, codificador de polaridade trifásico que pode ser usado para implementar certos aspectos do enlace de comunicação 220 representado na FIG 2. o exemplo de 3 fios, 3-codificação de fase é selecionado somente com o propósito de simplificar descrições de certos aspectos da invenção. Os princípios e técnicas reveladas por codificadores de 3 fases, 3 fios podem ser aplicados em outras configurações de fios, N-codificadores de polaridade de fase.
[042] Estados de sinalização definida para cada um dos 3 fios em 3 fios, trifásica polaridade esquema de codificação pode incluir um estado não acionado, um estado acionado positivamente e um estado acionado negativamente. O estado positivamente acionados e o estado acionado negativamente pode ser obtido por provisão de um diferencial de voltagem entre dois dos fios de sinal 310a, 310b e/ou 310c, e/ou acionando uma corrente através de dois fios de sinal 310a, 310b e/ou 310c conectadas em série, de modo que a corrente flui em direções diferentes nos dois fios de sinal 310a, 310b e/ou 310c. o estado não acionado pode ser realizada pela colocação de uma saída de um acionador de um fio de sinal 310a, 310b ou 310c em um modo de alta impedância Alternativamente, ou adicionalmente, um estado não acionado pode ser obtida sobre um fio de sinal 310a, 310b e 310c por passivamente ou ativamente causando um fio de sinal "não acionado" 310a, 310b ou 310c para obter um nível de voltagem que fica substancialmente a meio caminho entre positivo e níveis de voltagem negativa provida no sinal acionado fios 310a, 310b e/ou 310c. tipicamente, não há fluxo de corrente significativa através de um fio de sinal não acionados 310a, 310b e 310c. Estados de sinalização definida para 3 fios, polaridade trifásico esquema de codificação pode ser denotado usando três estados de voltagem ou corrente (+1, -1, e 0).
[043] Codificador de polaridade de 3 fases, 3 fios pode empregar drivers de linha 308 para controlar o estado de sinalização dos fios de sinal 310a, 310b e 310c. os acionadores 308 pode ser implementada como unidade de modo de corrente ou acionadores em modo de tensão. Em um exemplo, cada acionador 308 pode receber conjuntos de dois ou mais dos sinais 316a, 316b e 316C que determinam o estado de saída de fios de sinal correspondentes 310a, 310b e 310c. Em um exemplo, os conjuntos de dois sinais 316a, 316b e 316C pode incluir um sinal de puxar (PU sinal) e um sinal descendente (sinal de PD) que, quando elevada, ativar puxar e baixar circuitos que acionam os fios de sinal 310a, 310b e 310c para um nível maior ou voltagem de nível inferior, respectivamente. Neste exemplo, quando tanto O sinal PU e O sinal PD são baixas, os fios de sinal 310a, 310b e 310c pode ser terminada para uma voltagem de nível médio.
[044] Para cada intervalo de símbolo transmitido em uma fase de polaridade, N-esquema de codificação, pelo menos um fio de sinal 310a, 310b ou 310c está no nível mediano/não acionado (0) voltagem ou corrente estado, enquanto o número de positivamente acionados (+1 estado de tensão ou corrente) fios de sinal 310a, 310b e 310c é igual ao número de negativamente acionado (- 1 estado de tensão ou corrente) fios de sinal 310a, 310b e 310c, de modo que a soma da corrente fluindo para o receptor é sempre zero. Para cada símbolo, o estado de pelo menos um fio de sinal 310a, 310b e 310c é mudado do símbolo transmitido no intervalo de transmissão anterior.
[045] Na operação, um mapeador 302 pode receber e mapear dados de 16 bits 310 para 7 símbolos 312. No exemplo 3 fios, cada um dos símbolos 7 define os estados dos fios de sinal 310a, 310b e 310c para um intervalo de símbolo. Os 7 símbolos 312 podem ser seriados usando conversores paralelo-a-serial 304 que fornecem uma sequência temporizada de símbolos 314 para cada fio de sinal 310a, 310b e 310c. a sequência de símbolos 314 é tipicamente regulado usando um relógio de transmissão. O codificador de 3 fases, 3 fios 306 recebe a sequência de símbolos 7 314 produzido pelo mapeador um símbolo por vez e computa o estado de cada fio de sinal 310a, 310b e 310c para cada intervalo de símbolo. O codificador de 3 fios 306 seleciona os estados dos fios de sinal 310a, 310b e 310c com base no símbolo de entrada atual 314 e os estados prévios de fios de sinal 310a, 310b e 310c.
[046] O uso de M-fios, N-codificação de fase permite um número de bits ser codificado em uma pluralidade de símbolos onde os bits por símbolo não é um número inteiro. No exemplo de um enlace de comunicação de 3 fios, existem 3 disponíveis combinações de 2 fios, que podem ser acionados simultaneamente, e 2 combinações possíveis de polaridade sobre o par de fios que é acionada, dando 6 estados possíveis. Porque cada transição ocorre de um estado atual, 5 dos 6 estados são disponíveis em cada transição. O estado de pelo menos um fio é exigido para mudar em cada transição. Com 5 estados, log2(5) = 2,32 bits podem ser codificados por símbolo. Consequentemente, um mapeador pode aceitar uma palavra de 16 bits e converter para 7 símbolos porque 7 símbolos portando 2,32 bits por símbolo pode codificar bits 16.24. Em outras palavras, uma combinação de sete símbolos que codificam cinco estados tem 57(78, 125) permutações. Consequentemente, os 7 símbolos podem ser usados para codificar as 216 (65,536) permutações de 16 bits.
[047] FIG 4 inclui um exemplo de um gráfico de sincronização 400 para sinais codificados usando uma modulação trifásica de esquema de codificação de dados, que está baseada no diagrama de estado circular 450. Informação pode ser codificada em uma sequência de estados de sinalização onde, por exemplo, um fio ou conector em uma de três Estados de fase S1, S2 e S3 definida pelo diagrama de estado circular 450. Cada estado pode ser separado dos outros estados por um deslocamento de fase de 120°. Em um exemplo, os dados podem ser codificados na direção de rotação de estados de fase no arame ou conector. Os estados de fase em um sinal pode girar na direção horária 452 e 452'ou anti-horário 454 e 454'na direção horária 452 e 454'por exemplo, os estados de fase pode avançar em uma sequência que inclui uma ou mais das transições de S1 a S2, de S2 a S3 e S3 a S1. Na direção anti-horária 454 e 454', os estados de fase pode avançar em uma sequência que inclui uma ou mais das transições de S1 a S3, de S3 a S2 e de S2 a S1. Três fios de sinal 310a, 310b e 310c carregam diferentes versões do mesmo sinal, onde as versões podem ser polarizadas por 120° um com relação ao outro. Cada estado de sinalização pode ser representado como um nível de voltagem diferente sobre um fio ou conector e/ou uma direção de fluxo de corrente através do fio ou conector. Durante cada uma das sequências de estados de sinalização em um sistema de 3 fios, cada fio de sinal 310a, 310b e 310c está em diferentes estados de sinalização que os outros fios. Quando mais de 3 fios de sinal 310a, 310b e 310c são usados em um sistema de codificação trifásica, dois ou mais fios de sinal 310a, 310b e/ou 310c pode ser no mesmo estado de sinalização em cada intervalo desinalização, embora cada estado está presente sobre pelo menos um fio de sinal 310a, 310b e/ou 310c em cada intervalo de sinalização.
[048] Informação pode ser codificada na direção de rotação em cada fase de transição 410, e o sinal trifásico pode mudar de direção para cada estado de sinalização. Direção de rotação pode ser determinado considerando que fios de sinal 310a, 310b e/ou 310c estão no estado ‘0’ antes e depois de uma transição de fase, porque o fio de sinal não acionados 310a, 310b e/ou 310c muda em cada estado de sinalização em um sinal trifásico rotativo, independentemente da direção de rotação.
[049] Esquema de codificação pode também codificar informação na polaridade 408 dos dois condutores 310a, 310b e/ou 310c que são ativamente acionados. Em qualquer tempo em uma implementação de 3 fios, exatamente dois dos condutores 310a, 310b, 310c são acionados com correntes em direções opostas e/ou com uma voltagem diferencial. Em uma implementação, dados podem ser codificados usando dois valores de bit 412, onde um bit é codificado na direção de transições de fase 410 e o segundo bit é codificada na polaridade 408 para o estado atual.
[050] Gráfico de sincronização 400 ilustra codificação de dados usando ambas polaridade e direção de rotação de fase. As curvas 402, 404 e 406 referem-se aos sinais transportados sobre três fios de sinal 310a, 310b e 310c, respectivamente para múltiplos estados de fase. Inicialmente, as transições de fase 410 estão em uma direção horária e o bit mais significativo é ajustado para Binário ‘1’, até a rotação de transições de fase 410 comuta a um tempo 414 para uma direção anti-horária, como representado por um binário "0" do bit mais significativo. O bit menos significativo reflete a polaridade 408 do sinal em cada estado
[051] De acordo com certos aspectos descritos aqui, um bit de dados pode ser codificado em rotação, ou mudança de fase em um sistema de codificação de 3 fases, 3 fios, e um bit adicional pode ser codificada na polaridade dos dois fios acionados. Informação adicional pode ser codificada em cada transição de sistema de codificação de 3 fases, 3 fios permitindo transição para quaisquer dos estados possíveis de um estado atual. Fases de rotação dada 3 e duas polaridades para cada fase, 6 estados são disponíveis em sistema de codificação de 3 fases, 3 fios. Consequentemente, 5 estados são disponíveis de qualquer estado atual, e pode haver log2(5)= 2,32 bits codificados por símbolo (transição), que permite o mapeador 302 para aceitar uma palavra de 16 bits e codificar em 7 símbolos.
[052] Transferência de dados N-Fase podem utilizar mais do que três fios providos em um meio de comunicação, tal como um barramento. A utilização de fios de sinal adicionais que podem ser acionados simultaneamente provê mais combinações de estados e polaridades e permite que mais bits de dados a serem codificados em cada transição entre estados. Isto pode melhorar significativamente o rendimento do sistema, e reduzir o consumo de energia em relação a conceitos que fazem uso de múltiplos pares diferenciais para transmitir bits de dados, enquanto proporcionando maior largura de banda.
[053] Em um exemplo, um codificador pode transmitir símbolos usando 6 fios com 2 pares de fios acionados para cada estado. 6 Fios podem ser rotulados A a F, tal que em um estado, fios A e F são acionados, os Fios B e Positivo e negativo, E C E D são não acionados (ou portar nenhuma corrente) por seis arames, pode haver:Combinações possíveis de fios ativamente acionado, com: Combinações diferentes de polaridade para cada estado de fase
[054] As 15 Diferentes combinações de ativamente acionado fios podem incluir: Dos 4 fios acionados, as combinações possíveis de dois fios acionados positivos (e os outros dois devem ser negativos) as combinações de polaridade poderá incluir:
[055] Consequentemente, o número total de estados diferentes pode ser calculado como 15 x 6 = 90. Para garantir uma transição entre símbolos, 89 estados são disponíveis de qualquer estado de corrente, e o número de bits que pode ser codificado em cada símbolo pode ser calculado como: log2 (89) = 6,47 bits por símbolo. Neste exemplo, uma palavra de 32 bits pode ser codificada pelo mapeador em símbolos, dado que 5 x 6,47 = 32,35 bits
[056] A equação geral para o número de combinações de fios que pode ser acionado por um barramento de qualquer tamanho, como uma função do número de fios no barramento e número de fios simultaneamente acionado:Uma equação para calcular o número de para os fios sendo acionados é: O número equivalente de bits por símbolo pode ser expressa como:
[057] FIG 5 é um diagrama de estado 500 ilustrando 6 estados e transições de estado possíveis 30 em um exemplo de 3 fios, trifásico enlace de comunicação. Os estados possíveis 502,504,506, 512, 514 e 516 no diagrama de estado 500 incluem e expandir nos estados mostrados no diagrama de estado circular 450 da FIG 4. Como mostrado no estado exemplar de um elemento 520, cada estado 502,504,506, 512, 514 e 516 no diagrama de estado 500 inclui um campo 522 mostrando o estado de tensão de sinais a, b e c (transmitidos em fios de sinal 310a, 310b e 310c respectivamente) , um campo 524 que mostra o resultado de uma subtração de arame voltagens por receptores diferenciais (ver os receptores diferenciais 602 Da FIG 6, por exemplo) , respectivamente e um campo 526 indicando a direção de rotação. Por exemplo, no estado 502 (+ x) arame uma = +1, fio b = 1 e c = 0 fio, produzindo saída do receptor diferencial 702a (A-B) = +2, receptor diferencial 702b (B-C) = -1 e receptor diferencial 702c (C-A) = + l. como ilustrado pelo diagrama de estado, decisões de transição tomada pela detecção de mudança de fase em um receptor são baseadas em 5 níveis produzidos por receptores diferenciais, que incluem -2, -1, 0, +1 e +2 estados de tensão.
[058] FIG 6 é um diagrama que ilustra certos aspectos de decodificador de 3 fases, 3 fios 600. Receptores diferenciais 602 e um decodificador de estado de fio 604 são configurados para prover uma representação digital do estado das três linhas de transmissão (por exemplo, os fios de sinal 310a, 310b e 310c ilustrado na FIG 3), uma em relação à outra, e detectar mudanças no estado das três linhas de transmissão comparado ao estado transmitido no período de símbolos anterior. Sete estados consecutivos são montados pelos conversores serial-a- paralelo 606 para obter um conjunto de 7 símbolos a serem processados pelo demapeador 608. O demapeador 608 produz 16 bits de dados que podem ser armazenados em um primeiro em primeiro a sair (FIFO) registro 610.
[059] O decodificador de estado de fio 604 pode extrair uma sequência de símbolos 614 de fase sinais codificados recebidos sobre os fios de sinal 310a, 310b e 310c. os símbolos 614 são codificados como uma combinação de rotação de fase e polaridade como divulgado aqui. O fio decodificador de estado pode incluir um circuito de CDR 624 que extrai um relógio 626 que pode ser usado para confiavelmente capturar símbolos dos fios de sinal 310a, 310b e 310c. Uma transição ocorre em menos um dos fios de sinal 310a, 310 e 310c em cada limite de símbolos e O circuito de CDR 624 pode ser configurada para gerar o relógio 626 com base na ocorrência de uma transição ou múltiplas transições. Uma borda do relógio pode ser retardada para permitir tempo para todos os fios de sinal 310a, 310b e 310c ter estabilizado e para assegurar que o símbolo atual é capturado para propósitos de decodificação.
[060] O transmissor trifásico inclui acionadores que proporcionam alta, baixa e voltagens de nível médio sobre o canal de transmissão. Isto resulta em alguma variável transições entre intervalos de símbolo consecutivos. De baixa para alta e de alta para baixa transições de tensão podem ser referidas como transições de oscilação integral, enquanto baixos a média e alta para transições de tensão média pode ser referenciado como meia- transições de oscilação. Diferentes tipos de transições podem ter diferentes tempos de subir ou cair, e podem resultar em diferentes cruzamentos zero no receptor. Estas diferenças podem resultar em "codificação agitação", que podem afetar o desempenho de integridade de sinal.
[061] FIG 7 é um diagrama de sincronização 700 que ilustra certos aspectos de variabilidade de transição na saída de um c-PHY transmissor trifásico. Variabilidade nos tempos de transição de sinal pode ser atribuída à existência de diferentes níveis de tensão e/ou corrente usada na sinalização trifásica. O diagrama de sincronização 700 ilustra os tempos de transição em um sinal recebido de um fio de sinal único 310a, 310b e 310c. Um primeiro símbolo Symn 702 é transmitido em um primeiro intervalo de símbolo que termina em um tempo 722 quando um segundo símbolo Symn+1 724 é transmitida em um segundo intervalo de símbolo. O segundo intervalo de símbolo pode terminar no tempo 726 quando um terceiro Símbolo Symn+2 706 é transmitida no terceiro intervalo de símbolo, que termina quando uma quarta Symn+3 708 Símbolo é transmitido em um quarto intervalo de símbolo. A transição de um estado determinado pelo primeiro símbolo 702 para o estado correspondente ao segundo símbolo 704 pode ser detectada após um retardo 712 atribuível ao tempo levado para a tensão no fio de sinal 310a, 310b ou 310c para atingir uma tensão limite 718 e/ou 720. As tensões limite podem ser usadas para determinar o estado do fio de sinal 310a, 310b e 310c. A transição de um estado determinado pelo segundo símbolo 704 para o estado para o terceiro símbolo 706 pode ser detectada após um retardo 714 atribuível ao tempo levado para a tensão no fio de sinal 310a, 310b e 310c para atingir uma das tensões limite 718 e/ou 720 A transição de um estado determinado pelo terceiro símbolo 706 para o estado para o quarto símbolo 708 pode ser detectada após um retardo 716 atribuível ao tempo levado para a tensão no fio de sinal 310a, 310b ou 310c para atingir uma tensão limite 718 e/ou 720. Os retardos 712, 714 e 716 podem ter diferentes durações, que pode ser atribuível em parte às variações nos processos de fabricação de dispositivo e condições de operação, que pode produzir efeitos diferentes sobre transições entre diferentes níveis de tensão ou corrente associada com os 3 estados e/ou diferentes magnitudes de transição. Estas diferenças podem contribuir para instabilidade e outras questões no receptor trifásico C-PHY.
[062] FIG 8 inclui um bloco esquemático 800 ilustrando certos aspectos de circuitos de CDR que podem ser providos em um receptor em um c-PHY interface trifásica. Um conjunto de receptores diferenciais 802a, 802b e 802c é configurado para gerar um conjunto de sinais de diferença 810 comparando cada um dos três fios de sinal 310a, 310b e 310c em um trio com os outros três fios de sinal 310a, 310b e 310c no trio. No exemplo ilustrado, um primeiro receptor diferencial 802a compara os estados dos fios de sinal 310a e 310b, um segundo receptor diferencial 802b compara os estados dos fios de sinal 310b e 310c e um terceiro receptor diferencial 802c compara os estados dos fios de sinal 310a e 310c. Consequentemente, um circuito de detecção de transição 804 pode ser configurado para detectar ocorrência de uma mudança de fase porque a saída de pelo menos um dos receptores diferenciais 802a, 802b e 802c mudanças no fim de cada intervalo de símbolo.
[063] Certas transições entre símbolos transmitidos podem ser detectáveis por um único receptor diferencial 802a, 802b e 802c, enquanto outras transições podem ser detectadas por dois ou mais dos receptores diferenciais 802a, 802b e 802c. em um exemplo os estados, ou estados relativos de dois fios podem ser inalterados após uma transição e a saída de um correspondente receptor diferencial 802a, 802b ou 802c pode também ser inalterado após a fase de transição. Em outro exemplo, ambos os fios em um par de fios de sinal 310a, 310b e/ou 310c pode ser no mesmo estado em um primeiro intervalo de tempo e ambos os fios podem estar em um estado mesmo segundo em um segundo intervalo de tempo e o correspondente receptor diferencial 802a, 802b ou 802c pode ser inalterado após a fase de transição. Consequentemente, um circuito de geração de relógio 806 pode incluir um circuito de detecção 804 de transição e/ou outra lógica para monitorar as saídas de todos os receptores diferenciais 802a, 802b e 802c para determinar quando uma transição de fase ocorreu, o circuito de geração de relógio pode gerar um sinal de relógio de recepção 808 com base nas transições de fase detectadas.
[064] Mudanças em estados de sinalização de 3 fios podem ser detectadas em diferentes tempos para diferentes combinações dos fios de sinal 310a, 310b e/ou 310c. o tempo de detecção de mudanças de estado de sinalização pode variar de acordo com o tipo de mudança de estado de sinalização que ocorreu. O resultado de tal variabilidade é ilustrado no diagrama de sincronização 850 da FIG 8. Marcadores 822, 824 e 826 representam as ocorrências de transições em os sinais de diferença 810 provido para o circuito de detecção de transição 804. Marcadores 822, 824 e 826 são atribuídos a diferentes alturas no gráfico de sincronização 850 para clareza de ilustração somente, e as alturas relativas dos marcadores 822, 824 e 826 não são pretendidas para mostrar uma relação específica para níveis de tensão ou corrente, polaridade ou valores de ponderação usados para geração de relógio ou decodificação de dados. Gráfico de sincronização 850 ilustra o efeito da temporização de transições associados a símbolos transmitidos em fase e polaridade nos três fios de sinal 310a, 310b e 310c. no gráfico de sincronização 850, transições entre alguns símbolos podem resultar na captura variável as janelas 830a, 830b, 830c, 830d, 830e, 830f e/ou 830g (coletivamente janelas de captura de símbolo 830) durante quais símbolos pode ser confiavelmente capturada. Número de variações de estado detectado e sua temporização relativa pode resultar em instabilidade no sinal de relógio 808.
[065] Produção de um enlace de comunicação PHY pode ser afetada por duração e variabilidade nos tempos de transição de sinal. Por exemplo, variabilidade nos circuitos de detecção pode ser causada por tolerâncias de processo de fabricação, variações e estabilidade de fontes de voltagem e corrente e temperatura de operação, assim como pelas características elétricas dos fios de sinal 310a, 310b e 310c. a variabilidade nos circuitos de detecção pode limitar a largura de banda do canal.
[066] FIG 9 inclui diagramas de temporização 900 e 920 representativo de certos exemplos de transições de um primeiro estado de sinalização para um segundo estado de sinalização entre certos símbolos consecutivos. A sinalização transições de estado ilustrado nos diagramas de temporização 900 e 920 são selecionados para fins ilustrativos, e outras transições e combinações de transições pode ocorrer em MIPI Alliance interface C-PHY. Diagramas de temporização 900 e 920 referem-se a um exemplo de 3 fios, enlace de comunicação trifásico, em que múltiplas transições de saída de receptor pode ocorrer em cada intervalo de símbolo limite devido às diferenças no tempo de subida e queda entre os níveis de sinais nos trios de fios. Com referência também á FIG 8, Cartas de temporização do primeiro 900 ilustram a sinalização estados do trio de fios de sinal 310a, 310b e 310c (A, B, e C) antes e depois de uma transição e diagramas de temporização segunda 920 ilustram as saídas dos receptores diferenciais 802a, 802b e 802c que fornece sinais de diferença 810 representativo das diferenças entre os fios de sinal 310a, 310b e 310c. Em muitos casos, um conjunto de receptores diferenciais 802a, 802b e 802c pode ser configurado para capturar transições comparando combinações diferentes para dois fios de sinal 310a, 310b e 310c. em um exemplo, estes receptores diferenciais 802a, 802b e 802c pode ser configurado para produzir saídas pela determinação da diferença (por exemplo por subtração) de suas respectivas voltagens de entrada.
[067] Em cada um dos exemplos mostrados nos diagramas de temporização 900 e 920, o símbolo inicial (Z) 516 (ver FIG 8) transita para um símbolo diferentes. Como mostrado na temporização gráficos 902, 904 e 906 sinal é inicialmente em um estado +1, sinal b está em um estado de 0 e o sinal c está no estado -1. Consequentemente, os receptores diferenciais 802a, 802b inicialmente medir uma diferença de +1 924 e o receptor diferencial 802c mede uma diferença -2 926, como mostrado na temporização gráficos 922, 932, 938 para as saídas de receptor diferencial
[068] No primeiro exemplo correspondendo aos diagramas de temporização 902, 922, ocorre uma transição de símbolo (- z) 516 para símbolo (- x) 512 (Ver FIG 8) em cujo sinal uma transita para um estado -1, o sinal b transita para um estado +1 e o Sinal C transita para um estado de 0, com o receptor diferencial 802a mudando de +1 diferença 924 para uma diferença -2 930, receptor diferencial 802b permanecendo em uma diferença +1 924, 928 e receptor diferencial 802c transitando de -2 diferença 926 para uma diferença +1 928.
[069] Em um segundo exemplo correspondendo aos diagramas de temporização 904, 932, ocorre uma transição de símbolo (- z) 516 para símbolo (+ z) 506 no qual um sinal transita para um estado -1, sinal b permanece no estado 0 e o sinal c transita para um estado +1, com dois receptores diferenciais 802a e 802b mudando de +1 diferença 924 para uma diferença 936-1, e receptor diferencial 802c transitando de -2 diferença 926 para uma diferença +2 934.
[070] Em um terceiro exemplo correspondendo à temporização gráficos 906, 938, ocorre uma transição de símbolo (- z) 516 para símbolo (+ x) 502 em que um sinal permanece no estado +1, sinal b transita para o estado -1 e o Sinal C transita para um estado de 0, com o receptor diferencial 802a mudando de uma diferença +1 924 para uma diferença +2 940, o receptor diferencial 802b transitando de uma diferença +1 924 para uma diferença -1 942, e o receptor diferencial 802c transitando de -2 diferença 926 para uma diferença -1 942.
[071] Estes exemplos ilustram transições em valores de diferença abrangendo 0,1,2, 3, 4 e 5 níveis. Técnicas usadas para pré-ênfase diferencial típico ou de extremidade única transmissores seriais foram desenvolvidos para duas transições de nível e pode introduzir certos efeitos adversos se usado em Um MIPI Alliance C-PHY sinal trifásico. Em particular, um circuito de pré-ênfase que aciona um sinal durante transições pode causar ultrapassagem durante transições abrangendo 1 ou 2 níveis e possam causar falsa dispara para ocorrer em circuitos sensíveis à borda.
[072] FIG 10 ilustra um olho partem 1000 gerada como uma cobertura de múltiplos intervalos de símbolo, incluindo um único intervalo de símbolo 1002. Uma região de transição de sinal 1004 representa um período de tempo de incerteza no limite entre dois símbolos onde tempos de subida de sinal variável impedem a decodificação confiável. Informação de estado pode ser determinada seguramente em uma região definida por uma máscara ocular 1006 dentro de uma "abertura de olho" que representa o período de tempo em que o símbolo é estável e pode ser confiavelmente recebidos e decodificados. A máscara ocular 1006 mascara uma região na qual não ocorram cruzamentos zero, e a máscara ocular é usado pelo decodificador para impedir que múltiplas cronometrando devido ao efeito de subsequentes cruzamentos de zero no intervalo de símbolo limite que seguem o primeiro sinal zero-cruzamento.
[073] Conceito de amostragem periódica e exibição do sinal é útil durante o projeto, adaptação e configuração de sistemas que utilizam um circuito de recuperação de dados de relógio que recria o sinal de sincronização de dados recebidos usando transições frequentes aparecendo nos dados recebidos. Um sistema de comunicação baseado em tecnologia serializador/Deserializador (SERDES) é um exemplo de um sistema em que um padrão de olho 1000 pode ser utilizada como uma base para julgar a capacidade para confiavelmente recuperar dados com base na abertura de olho do padrão de olho 1000.
[074] Um sistema de codificação de fase N-fio, tal como codificador de 3 fios, trifásico pode codificar um sinal que tenha pelo menos uma transição em cada limite de símbolos e o receptor pode recuperar um relógio usando aquelas transições garantida. O receptor pode requerer dados confiáveis imediatamente antes da primeira transição de sinal em um limite de símbolos, e também deve ser capaz de confiavelmente mascarar quaisquer ocorrências de múltiplas transições que são correlacionados para o mesmo limite de símbolos. Transições múltiplas de receptor podem ocorrer devido a leves diferenças no tempo de subida e queda entre os sinais transportados sobre M-fios (por exemplo, um trio de fios) e devido a leves diferenças nos tempos de propagação de sinal entre as combinações de pares de sinal recebido (por exemplo, saídas a-b, b-c e c-a dos receptores diferenciais 802a, 802b e 802c da FIG 6).
[075] FIG 11 ilustra um exemplo de um padrão ocular 1100 gerado por um sinal trifásico PHY. Padrão ocular 1100 pode ser gerada de uma sobreposição de múltiplos intervalos de símbolo 1102. Padrão ocular 1100 pode ser produzida usando um gatilho fixo e/ou símbolos independentes 1130. Padrão ocular 1100 inclui um número aumentado de níveis de tensão 1120, 1122,1124,1126, 11282 que pode ser atribuída para os múltiplos níveis de tensão medida pelos receptores diferenciais 802a, 802b, 802c. Um circuito receptor N-fase (Ver FIG 8). No exemplo, o padrão ocular 1100 pode corresponder a transições possíveis em sinais de 3 fios, trifásicos codificados fornecidas aos receptores diferenciais 802a, 802b e 802c Três níveis de tensão pode causar os receptores diferenciais 802a, 802b e 802c para gerar níveis de voltagem forte 1126, 1128 e níveis de voltagem fraco 1122, 1124 para ambas as polaridades positiva e negativa. Tipicamente, apenas um fio de sinal 310a, 310b e 310c está não acionado em qualquer símbolo e os receptores diferenciais 802a, 802b e 802c não produzem um estado 0 (aqui, 0 Volts) saída. As voltagens associadas com níveis fortes e fracos não precisam ser uniformemente espaçadas com relação a um nível de 0 Volts. Por exemplo, os níveis de voltagem fraco 1122, l 124 representam uma comparação de tensões que pode incluir o nível de tensão alcançado por um fio de sinal não acionados 310a, 310b e 310c. padrão ocular 1100 pode sobrepor as formas de onda produzidos pelos receptores diferenciais 802a, 802b, e 802c porque todos os três pares de sinais são considerados simultaneamente quando dados é capturado no dispositivo receptor. As formas de onda produzidas pelos receptores diferenciais 802a, 802b e 802c são representativos de sinais de diferença 810 representando comparações de três pares de sinais (A-B, B-C, e C-A).
[076] Drivers, receptores e outros dispositivos usados em um decodificador Trifásico PHY pode apresentam diferentes características de comutação que pode introduzir atrasos relativos entre sinais recebidos dos três fios. Múltiplas transições de saída de receptor pode ser observada em cada intervalo de símbolo limite 1108 e/ou 1114 devido a leves diferenças no tempo de elevação e queda entre os três sinais do trio de fios de sinal 310a, 310b, 310C e devido a leves diferenças nos tempos de propagação de sinal entre as combinações de pares de sinais recebidos dos fios de sinal 310a, 310b, 310c. padrão ocular 1100 pode capturar variâncias em tempos de subida e descida como um retardo relativo nas transições próximo de cada intervalo de símbolo limite 1108 e 1114. As variações em tempos de subida e descida pode ser devido às diferentes características dos acionadores Trifásicos. Diferenças em tempos de subida e descida podem também resultar em uma eficaz diminuição ou aumento da duração do intervalo de símbolo 1102 para qualquer dado símbolo.
[077] Uma região de transição de sinal 1104 representa um tempo ou período de incerteza, onde tempos de subida de sinal variável impedem a decodificação confiável. Informação de estado pode ser confiavelmente determinada em uma "abertura de olho" 1106 representando o período de tempo em que o símbolo é estável e pode ser confiavelmente recebidos e decodificados. Em um exemplo, a abertura de olho 1106 pode ser determinada para começar na extremidade 11 12 da região de transição de sinal 1104, e terminar no limite do intervalo de símbolo 1114 do intervalo de símbolo 1102. No exemplo representado na FIG 11, a abertura de olho 1106 pode ser determinada para começar na extremidade 1112 da região de transição de sinal 1104, e terminam em um tempo 1116 quando o estado de sinalização dos fios de sinal 310a, 310b, 310c e/ou as saídas dos três receptores diferenciais 802a, 802B e 802c começaram a mudança para refletir o símbolo seguinte
[078] A velocidade máxima de um enlace de comunicação 220 configurado para N-codificação de Fase pode ser limitada pela duração da região de transição de sinal 1104 comparado com a abertura de olho 1106 correspondendo ao sinal recebido. O período mínimo para o intervalo de símbolo 1102 pode ser restringida por margens de projeto apertadas associado com O circuito de CDR 624 no decodificador 600 ilustrado na figura 6, por exemplo. Transições de estado de sinalização diferentes podem ser associadas com diferentes variações nos tempos de transição de sinal correspondendo a dois ou mais fios de sinal 310a, 310b e/ou 310c, fazendo assim com que as saídas dos receptores diferenciais 802a, 802b e 802c no dispositivo receptor para mudar em momentos diferentes e/ou taxas com relação ao limite de intervalo de símbolo 1108, onde as entradas dos receptores diferenciais 802a, 802b e 802ccomeçam a mudança. Diferenças entre tempos de transição de sinal pode resultar em desvios de temporização entre transições de sinalização em dois ou mais sinais de diferença circuitos 810. CDR pode incluir elementos de retardamento e outros circuitos para acomodar desvios de temporização entre os sinais de diferença 810.
[079] FIG 12 provê um exemplo de um circuito de CDR 1200 para circuito de interface de 3 fios, trifásico ilustrado 1200 inclui certas características e elementos funcionais que são comuns a muitos tipos diferentes de circuitos de recuperação de relógio. O circuito de CDR 1200 recebe sinais de diferença 1202,1204,1206, que pode ser derivado dos sinais de diferença 810 produzidos pelos receptores diferenciais 802a, 802b e 802c da FIG 8 por exemplo. Circuito no CDR 1200, cada sinal de diferença 1202, 1204, 1206 aciona um par de bi-estáveis D 1210a, 1210b, 1210c para produzir sinais de saída 1230a-123 de. Os sinais de saída 1230a-123 de portar um pulso quando uma transição é detectada sobre o sinal de diferença correspondente 1202, 1204, 1206. Uma borda ascendenteprovido a uma entrada de relógio sobre Um bi-estável D sincroniza um lógico através Do bi-estável D. Inversores 1208a, 1208b, 1208c pode ser usado para prover versões invertidas dos sinais de diferença 1202, 1204, 1206 para um Dos bi-estáveis D em cada par correspondente De bi-estáveis D 1210a, 1210b, 1210c. consequentemente, cada par De bi- estáveis D 1210a, 1210b, 1210c produz pulsos responsivo a borda ascendente e reduz as bordas detectadas no sinal de diferença correspondente 1202, 1204, 1206.
[080] Por exemplo, o sinal de diferença AB 1202 é provida para um Primeiro bi-estável D 1232 de um primeiro par De bi-estáveis D 1210a, e o inversor 1208a provê uma versão invertida Do sinal de diferença AB 1202 para um Segundo bi-estável D 1234 do primeiro par De bi- estáveis D 1210a. Os bi-estáveis D são inicialmente em um estado de reajuste. Borda ascendente sobre o sinal de diferença AB 1202 sincroniza um lógico através do primeiro bi-estável D 1232, fazendo a saída do primeiro bi-estável (r_AB) 1230a a transição para um estado lógico de um. Uma borda em queda sobre O sinal de diferença AB 1202 sincroniza um lógico através do Segundo bi-estável D 1234, fazendo a saída do segundo multivibrador biestável (f_AB) 1230b a transição para um estado lógico de um.
[081] Sinais de saída 1230a -1230 f são providos para lógica, tal como a porta OR 1212, que produz um sinal de saída que pode servir como o relógio de receptor (RxCLK) 1222. RxCLK O sinal 1222 transita para um estado lógico um quando uma transição ocorre no estado de sinalização de qualquer dos sinais de diferença 1202, 1206. 1204, O sinal RxCLK 1222 é fornecida para um elemento de atraso programável 1214, que aciona um sinal de reajuste (rb) 1228 que reajusta O bi-estáveis D em pares De bi- estáveis D 1210a, 1210b, 1210c. no exemplo ilustrado, um inversor 1216 pode ser incluído quando O bi-estáveis D são reinicializados por um sinal baixo. Quando Os bi-estáveis D são restabelecidos, a saída Da porta OR 1212 retorna para o estado lógico de zero e o pulso no sinal RxCLK 1222 é terminado. Quando este estado lógico de zero se propaga através do elemento de atraso programável 1214 e o inversor 1216, a condição de reajuste Do bi-estáveis D é liberado. Enquanto Os bi-estáveis D estão na condição de reajuste, transições sobre os sinais de diferença 1202, 1204, 1206 são ignoradas.
[082] Elemento de atraso programável 1214 é tipicamente configurada para produzir um retardo que tem uma duração que excede a diferença no desvio de temporização entre a ocorrência de primeira e última transições em sinais de diferença 1202, 1206. 1204, O elemento de atraso programável 1214 configura a duração dos pulsos (isto é, a largura de pulso) no sinal RxCLK 1222. Elemento de atraso programável 1214 pode ser configurado quando um sinal Conjunto 1226 é ativado por um processador ou outra lógica de controle e/ou configuração.
[083] RxCLK o sinal 1222 pode também ser provido para um conjunto de três bi-estáveis 1220 que capturam os sinais de diferença o estado de sinalização 1202,1204,1206, provendo um símbolo de saída estáveis 1224 para cada pulso que ocorre no sinal RxCLK 1222. Retardo ou lógica de alinhamento 1218 pode ajustar a temporização do conjunto de sinais de diferença 1202, 1204, 1206. Por exemplo, o retardo ou lógica de alinhamento 1218 pode ser usado para ajustar a temporização dos sinais de diferença 1202, 1204, 1206 com relação aos pulsos no sinal RxCLK 1222 para assegurar que os basculadores 1220 capturar o estado de sinalização os sinais de diferença 1202, 1204, 1206 quando os sinais de diferença 1202, 1204, 1206 são estáveis. O retardo ou lógica de alinhamento 1218 pode retardar sinais de diferença nas bordas 1202, 1204, 1206 com base no atraso configurado para o elemento de atraso programável 1214.
[084] Elemento de atraso programável 1214 pode ser configurado no circuito de CDR 1200 para acomodar possíveis grandes variações em tempos de transição em os sinais de diferença 1202, 1204, 1206. Em um exemplo, o elemento de atraso programável 1214 pode introduzir um retardo mínimo período que exceda a duração da distorção de temporização entre a ocorrência das primeira e última transições em sinais de diferença 1202, 1204, 1206. Para operação confiável do circuito de CDR 1200, o tempo de atraso máximo proporcionado pelo elemento de atraso programável 1214 pode não ser maior do que o intervalo de símbolo. Em taxas de dados mais rápidas, distorção de temporização aumenta como uma proporção do intervalo de símbolo 1102, e a abertura de olho 1106 pode ficar pequeno em comparação com o intervalo de símbolo 1102. A máxima taxa de transmissão de símbolo pode ser limitada quando a distorção de temporização reduz a porcentagem do intervalo de símbolo 1102 ocupada pela abertura olhai 1106 abaixo de um tamanho limite que pode suportar captura confiável de símbolos.
[085] FIG 13 é um diagrama de temporização que ilustra certos aspectos da operação do circuito de CDR 1200. Diagrama refere-se a operações após o elemento de atraso programável 1214 foi configurado, e O sinal de ajuste 1226 é inativo. O circuito de CDR 1200 opera como um detector de borda. codificação de 3 fases C-PHY fornece uma única transição de estado de sinalização por unidade de intervalo (UI) 1302. Diferenças no estado de cada fio do trio, e/ou características de transmissão do trio pode causar uma transição para aparecer em tempos diferentes sobre dois ou mais fios. A diferença máxima em tempo de ocorrência de transições em os sinais de diferença 1202, 1204, 1206 pode ser referido como o tempo de inclinação (tSkew) 1304. Outros retardos associados com O circuito de CDR 1200 incluem o retardo de propagação (tCk2q) 1314 através dos pares de bi-estáveis D 1210a, 1210b, 1210c, o Retardo de propagação (tOR_0) 1316 associado com uma borda em elevação passada através da porta OU 1212, o Retardo de propagação (tOR_1) 1318 associado com uma borda em queda passado através Da porta OU 1212, O atraso programável (tpgm) 1310 combinar o retardo introduzido pelo elemento de atraso programável 1214 e acionador/inversor 1216, e o retardo de reajuste (trst) 1312 correspondente ao retardo entre o tempo de recebimento do sinal rb 1228 pelos pares De bi-estáveis D 1210a, 1210b, 1210c e tempo no qual as saídas de bi-estável são apagados.
[086] Um laço tempo (tloop) 1320 pode ser definido como: Relacionamento entre tloop 1320 e a UI 1302 pode determinar a confiabilidade da operação do circuito CDR 1200. Esta relação é afetada pela frequência de relógio usado para transmissão, que tem um efeito direto sobre A UI 1302, e variabilidade na operação do elemento de atraso programável 1214.
[087] Em alguns dispositivos, a operação do elemento de atraso programável 1214 podem ser afetados por variações no processo de fabricação, circuito tensão de alimentação, e temperatura de matriz (PVT) o tempo de atraso provida pelo elemento de atraso programável 1214 para um valor configurado pode variar significativamente de dispositivo para dispositivo, e/ou de circuito para circuito dentro de um dispositivo. Em sistemas convencionais, a condição de operação nominal do circuito de CDR 1200 é geralmente ajustada pelo projeto para gerar uma borda de relógio em algum lugar no meio da abertura de olho 1106 sob Todas As condições de PVT, para assegurar que uma borda de relógio ocorre após a extremidade 1112 da região de transição de sinal 1104 e antes do início da região de transição para o próximo símbolo, mesmo nos piores efeitos PVT. Dificuldade pode surgir no projeto de um circuito de CDR 1200 que garante uma borda de relógio dentro da abertura do olho 1106 quando a frequência de transmissão aumenta e distorção de temporização dos sinais de diferença 1202, 1204, 1206 é grande em comparação com A UI 1302. Por exemplo, um elemento de atraso típico pode produzir um valor de retardo que muda por um fator de 2 sobre todas as condições de PVT.
[088] FIG 14 é um diagrama de sincronização 1400 que ilustra o efeito de um elemento de atraso programável 1214 que provê um retardo insuficiente. Neste exemplo, tloop 1406 é muito curto para a observada tSkew 1404, e múltiplos pulsos de relógio 1408, 1410 são gerados em Uma UI 1402. Isto é, o retardo de laço tloop 1406 não é suficientemente grande em relação a tSkew 1404, e posteriormente transições que ocorrem sobre os sinais de diferença 1202, 1204, 1206 são não mascaradas. o exemplo descrito, uma segunda transição 1414 em um dos sinais de diferença 1206 pode ser detectada após um pulso 1408 tem sido gerado em resposta a uma primeira transição de ocorrência 1412 em outro dos sinais de diferença 1202. Neste exemplo, a frequência de relógio recuperado pode ser duas vezes a frequência de relógio usado para símbolos de transmissão na interface trifásica.
[089] FIG 15 é um diagrama de sincronização 1500 que ilustra o efeito de um elemento de atraso programável 1214 que provê um retardo que é muito longa. Neste exemplo, tloop 1506 é maior que o circuito UI 1502. CDR 1200 pode gerar um pulso de relógio 1508, em resposta a uma primeira transição de ocorrência 1514 em uma primeira UI 1502, porém o sinal rb 1228 pode ser ativo quando as transições 1516, 1518 ocorrem em uma Segunda UI 1512, no exemplo representado, as transições 1516, 1518 na segunda UI 1512 são mascaradas, e o pulso esperada 1510 correspondente à segunda UI 1512 é suprimida. Neste exemplo, a frequência de relógio recuperado pode ser metade da frequência de relógio usado para símbolos de transmissão na interface trifásica
[090] Como ilustrado pelos exemplos das Figuras 14 e 15, o circuito de CDR 1200 pode ser sujeita à restrição: tskew < tloop < UI Evidência empírica sugere que tloop 1320, 1406, 1506 é muito sensível a PVT. Em alguns casos, o retardo proporcionado pelo elemento de atraso programável 1214 pode ser aumentado para acomodar a faixa de variações potenciais de PVT. Como taxas de dados aumentam, diminui e tSkew aumenta proporcionalmente com relação à UI, reduzindo o potencial faixa de retardos disponíveis para configurar o elemento de atraso programável 1214.
[091] De acordo com certos aspectos descritos aqui, um circuito de recuperação de relógio usado em Um receptor multifásico PHY pode evitar problemas associados com variações em PVT. Um circuito de recuperação de relógio pode ser adaptado para detectar transições em Algumas UIs, e suprimir A detecção de transições em Outras UIs. O circuito de recuperação de relógio pode gerar pulsos interpolados para UIs de detecção de transição é suprimida. Em um primeiro modo de operação, um retardo programado pode ser configurado para fazer com que um circuito CDR para suprimir a detecção de transições em uma segunda UI Ocorrendo após detectar uma transição na primeira UI Natural. Neste primeiro modo de operação, O circuito de CDR gera um sinal de relógio com uma frequência que é metade da frequência da frequência de transmissão de símbolo. Em um segundo modo de operação, o retardo programado pode ser configurado para fazer com que o circuito CDR para suprimir a detecção de transições em duas UIs Sucessivos após detectar uma transição na primeira UI Natural. No segundo modo de operação, O circuito de CDR gera um sinal de relógio com uma frequência que é um terço da frequência da frequência de transmissão de símbolo. Outros modos de operação podem produzir frequências que são um quarto ou menos da frequência de símbolos, etc. Um laço de retardamento bloqueado (DLL) pode ser usado para gerar pulsos de relógio correspondente A UIs de detecção de transição é suprimida. Os pulsos de relógio gerados pelo DLL podem ser inseridos entre pulsos do sinal de relógio produzida pelo circuito de CDR
[092] FIG 16 é um diagrama de sincronização 1600 que ilustra a geração de relógio de acordo com certos aspectos descritos aqui. Um ou mais elementos de atraso programável em um circuito de recuperação de relógio pode ser adaptado, e/ou configurado com retardos tal que a detecção de bordas e geração de pulso é suprimida em uma proporção de UIs 1618, 1620 No exemplo ilustrado, um circuito de geração de pulso ou loop provê um pulso de relógio em um sinal RxCLK 1602 para uma primeira UI 1618, porém não detectar as transições em um segundo, 1620. UI Sucessivo do circuito de recuperação de relógio pode incluir ou cooperar com um circuito DLL que fornece um pulso 1642 correspondente à Segunda UI 1620 em um intermediário sinal de relógio (RxCLK MID) 1604. Circuito gerador de pulso ou laço pode ser configurado para perder ou ignorar transições em duas ou mais UIs 1620 após gerar o pulso 1640 na primeira UI 1616, com um ou mais circuitos de DLL suprindo pulsos para as UIs 1620 durante a geração de pulso que é suprimida quando, por exemplo, transições são ignorados. Os pulsos gerados pelo um ou mais DLLs pode ser posicionada entre, e com relação às bordas ascendentes do sinal RxCLK 1602. Fig 16 ilustra um exemplo em que o sinal RxCLK MID 1604 é gerado com um deslocamento de fase de 180 graus com respeito ao sinal RxCLK 1602.
[093] O sinal RxCLK 1602 e o sinal MID RXCLK 1604 pode ser usado para amostrar versões retardadas dos sinais de diferença 1202,1204,1206, incluindo por exemplo O sinal AB_retardo 1606, que é uma versão retardada Do sinal AB 1202, e O sinal CA_retardo 1608, que é uma versão retardada Do sinal CA 1206. O sinal RxCLK 1602 captura mesmo-ocorrendo símbolos 1622/1628, 1626/1632 para prover símbolos 1634 e 1638 na captura_mesmo sinal 1610, enquanto captura do sinal s_RXCLK 1604 ocorrendo em símbolos ímpares 1624/1630 para prover símbolos 1636 no sinal de captura_ímpar 1612.
[094] Em alguns casos, o mesmo sinal de Captura 1610 e o sinal de Captura ímpar 1612 pode ser realinhada para o sinal RxCLK 1602, por exemplo, tal que dois ou mais dos símbolos 1634,1636,1638, podem ser lidos em paralelo
[095] FIG 17 ilustra um circuito 1700 que pode ser usado de acordo com a temporização da FIG 16 para confiavelmente capturar os símbolos transmitidos em uma interface trifásico quando a restrição de tempo tSkew < tloop < UI indica que a confiabilidade de recuperação de relógio seria arriscada. O circuito 1700 inclui Dois circuitos de CDR 1702, 1704 e um circuito DLL 1706 que cooperam para produzir um primeiro relógio (ref_clk) sinal 1714 e um segundo sinal de relógio (rclk) 1716 que pode ser usado para capturar símbolos a partir de uma entrada 1712 que pode incluir os sinais de diferença 1202, 1204, 1206 e versões invertidas dos sinais de diferença 1202, 1204, 1206. O sinal ref_clk 1714 é gerado utilizando um primeiro circuito de CDR Trifásico 1702. O ref_clk sinal 1714 pode ser provido como um relógio de referência tendo uma frequência de Fref correspondente à frequência de transmissão de símbolos da interface trifásica. O sinal rclk 1716 é gerada usando um Segundo circuito de CDR 1704. Em vários modos de operação, a frequência do sinal rclk 1716 pode ser um múltiplo da frequência do sinal de relógio ref 1714 (p.ex. 2 Fref, 1Fref, 0,5Fref, 1/3 Fref, 0,25Fref, etc.) a Primeira CDR o circuito 1702 e o Segundo circuito de CDR 1704 pode ter arquiteturas similares
[096] CDR calibragem lógica 1708 pode ser provido para detectar diferenças na frequência do sinal rclk 1716 com relação à frequência do sinal de relógio ref 1714. Um ou mais elementos de atraso programável no segundo circuito de CDR 1704 pode ser calibrada baseado na diferença de frequências do sinal rclk 1716 e o sinal de relógio ref 1714. em um exemplo, A CDR calibragem lógica 1708 pode prover um sinal de controle de múltiplos bits. Sinal do controle de múltiplos bits pode definir que define um parâmetro de retardo 1720 que controla a duração dos atrasos produzido pelo elemento de atraso programável no segundo circuito de CDR 1704. O elemento de retardo programável pode ser configurado usando um parâmetro que é selecionado para fazer com que os Segundo circuito de CDR 1704 para suprimir a geração de pulso em alguma proporção Da UIs 1618, 1620 Rclk o sinal 1716 é provida para o circuito DLL 1706, que produz pulsos adicionais na forma de um sinal de fase deslocada 1722 que, quando combinado com pulsos no sinal rclk 1716, podem ser usados pelo Segundo circuito de CDR 1704 para gerar os dados de saída paralela (ab_o [1 : 0], bc_0 [1: 0], ca_o [1: 0]
[097] O retardo programado no segundo circuito de CDR 1704 pode ser configurado pelo ajuste o retardo programado enquanto monitorando a frequência do sinal rclk 1716. Inicialmente, o retardo programado pode ajustar para produzir um retardo que persiste por um tempo que é menor que O tempo de UI (o tempo requerido para transmitir um símbolo). Em um exemplo, o circuito de recuperação de relógio pode ser configurado para produzir o sinal rclk 1716 com uma frequência igual à frequência de transmissão de símbolo quando um sinal trifásico é recebido inicialmente. O valor do retardo programado pode ser então incrementalmente aumentada até que a frequência do sinal rclk 1716 é dividida por 2, por 3, ou por qualquer fator desejado.
[098] FIG 18 ilustra um exemplo de um circuito de calibração de CDR 1800 usado para configurar o elemento de retardo do segundo circuito de CDR 1704. CDR O circuito de calibração 1800 pode ser ativado por um sinal 1812, que podem ser providos por um circuito de processamento. O circuito de calibração de CDR 1800 pode incluir lógica de condicionamento 1802 que é usado para acionar, e/ou ajustar a temporização do sinal de relógio ref 1714 e um relógio de calibração (cal_clk) sinal 1816. Em um exemplo, o sinal de relógio ref 1714 pode ser derivada de um circuito de CDR de referência (por exemplo, o circuito de CDR 1702), um oscilador de operação livre, um enlace de retenção de fase, ou outro circuito de geração de relógio. O circuito de calibração de CDR 1800 pode incluir contadores 1804 e 1806 que são sincronizados por condicionados versões do sinal ref_clk 1714 e o sinal de relógio cal 1816. A saída dos contadores 1804 e 1806 pode ser monitorada pela lógica de comparador 1808, que pode determinar a frequência do sinal ref_clk 1714 em relação ao sinal de relogio_cal 1816. Um contador de calibração 1810 pode ser ajustada durante sucessivos ciclos de calibração para controlar um ou mais elementos de atraso programável em um circuito de CDR (por exemplo, o segundo circuito de CDR 1704). O contador de calibração 1810 pode, por exemplo, ser incrementado ou decrementado após cada ciclo de calibração dependendo de uma determinação feita pela lógica de comparador 1808. Lógica do comparador 1808 pode controlar o contador de calibração 1810 usando um ou mais de um sinal de subida/descida 1818, o sinal de contador 1820, e um sinal de relógio de ciclo de calibração 1822.
[099] Frequências de relógio pode ser medida usando os contadores 1804, 1806. Os contadores 1804, 1806 podem ser incrementados pelo sinal de ref_clk 1714 e o sinal de relogio_cal 1816 para um período de tempo predeterminado, que pode ser determinada pelo sinal de relógio de ciclo de calibração 1824, por exemplo. Um primeiro contador 1804 pode capturar o número de ciclos de relógio (ref_val) 1814 correspondendo ao sinal de ref_clk 1714. Em alguns casos, o primeiro contador pode ser operado imediatamente após a inicialização para capturar ref_val 1814 que é uma medida da taxa plena de relógio símbolo de transmissão, e em alguns casos é inicialmente obtido ref_val 1814 pode ser registrada ou de outro modo capturado para ser usado para subsequentes ciclos de calibração. Um segundo contador 1804 conta o número de ciclos de relógio (cal_val) 1818 que ocorrem durante um ciclo de calibração. Ciclo de calibração pode ser configurado como um período de tempo predeterminado ou pode ser um período de tempo ajustável. Para cada ciclo de calibração, um parâmetro de retardo 1720 é provida para A CDR 1704 sob a calibração, e a frequência do sinal de relógio cal resultante 1814 pode ser medido como o cal_val 1818 acumulada pelo segundo contador 1806 durante o ciclo de calibração. Quando cal_val 1818 reflete um valor que é uma divisão da frequência de relógio pelo fator desejado, a configuração é completa e o valor final do parâmetro de retardo 1720 pode ser usado para operar o circuito de recuperação de relógio.
[0100] O segundo circuito CDR1704 pode ser calibrado por incrementar ou decrementar o parâmetro de retardo 1720 até uma frequência desejada para o sinal de relogio_cal 1814. Mudanças na frequência pode resultam em mudanças em cal_val 1818 e o comparador de calibração 1808 pode continuar até que uma diferença predefinida entre cal_val 1818 e ref_val 1816 é obtido. Calibração pode começar com um valor baixo para o parâmetro de retardo 1720 e o parâmetro de retardo 1720 pode então ser incrementado para cada ciclo de calibração. Calibração pode começar com um alto valor para o parâmetro de retardo 1720 e o parâmetro de retardo 1720 pode então ser decrementado para cada ciclo de calibração.
[0101] De acordo com certos aspectos, um receptor pode determinar a frequência de transmissão de símbolo nominal da C- interface PHY ajustando os elementos de atraso deu circuito de CDR até que uma sequência de treinamento é precisamente recebida. Um transmissor pode enviar A sequência de treinamento durante inicialização de link, antes de transmitir pacotes individuais de dados, após detecção de um erro no receptor, e/ou sob controle de aplicação ou sistema. Receptor pode monitorar a interface C-PHY para atividade, e pode efetuar calibração mediante detecção de transições. Em alguns casos, o receptor pode determinar que O circuito de CDR já foi calibrado e pode efetuar calibragem se a sequência de treinamento é recebida adequadamente.
[0102] No exemplo ilustrado na FIG 12, calibração começa quando o atraso programável 1214 é inicializado para um valor predeterminado que permite O circuito de CDR 1200 para detectar a sequência de treinamento. O circuito de CDR 1200 pode ser adaptada de acordo com certos aspectos aqui descritos tal que o retardo programável 1214 podem ser ajustadas para aumentar a duração tloop 1604 até que sejam detectados erros na sequência de treinamento. Circuito de CDR 1200 pode ser configurado para operação normal com um atraso programável 1214 com um valor que é um ou mais incrementos menores do que o valor que causou erros para ser detectada na sequência de treinamento.
[0103] FIG 19 é um diagrama conceptual 1900 ilustrando um exemplo de uma implementação de hardware para um aparelho que emprega um circuito de processamento 1902 que pode ser configurado para executar uma ou mais funções aqui descritas. De acordo com vários aspectos da revelação, um elemento, ou qualquer porção de um elemento, ou qualquer combinação de elementos como descritos aqui podem ser implementados usando o circuito de processamento 1902. Circuito de processamento 1902 pode incluir um ou mais processadores 1904 que são controladas por alguma combinação de módulos de hardware e de software. Exemplos de processadores 1904 incluem microprocessadores, microcontroladores, processadores de sinal digital (DSPs), arranjos de portas programáveis em campo (FPGAs), dispositivos lógicos programáveis (PLDs), máquinas de estado, sequenciadores de lógica, por circuitos de hardware discretos, e outro hardware configurado para realizar as várias funcionalidades descritas por toda essa descrição. O um ou mais processadores 1904 pode incluir processadores especializado que realizam funções específicas, e que pode ser configurado, aumentado ou controlada por um módulo de programa 1916. O um ou mais processadores 1904 pode ser configurado através de uma combinação de módulos de software 1916 carregado durante inicialização, e adicionalmente configurado pelo carregamento ou descarregamento de um ou mais módulos de software 1916 durante operação.
[0104] No exemplo ilustrado, o circuito de processamento 1902 pode ser implementado com uma arquitetura de barramento, representados geralmente pela barra 1910. O barramento 1910 pode incluir qualquer número de barramentos de interconexão e pontes dependendo da aplicação específica do circuito de processamento 1902 e das restrições gerais de projeto. O barramento 1910 conecta juntos diversos circuitos incluindo um ou mais processadores 1904, 1906 e armazenamento. Armazenamento 1906 pode incluir dispositivos de memória e dispositivos de armazenamento de massa, e pode ser referido aqui como meios legíveis por computador e/ou mídia legível por processador. O barramento 1910 pode também ligar vários outros circuitos, tais como fontes de temporização, temporizadores, periféricos, reguladores de voltagem, e circuitos de gerenciamento de energia. Uma interface de barramento 1908 pode prover uma interface entre o barramento 1910 e um ou mais transceptores 1912 Um transceptor 1912 pode ser provido para cada tecnologia de rede suportada pelo circuito de processamento. Em alguns casos, múltiplas tecnologias de rede podem compartilhar alguns ou todos os circuitos ou módulos de processamento encontradas em um transceptor 1912. Cada transceptor 1912 proporciona um meio para comunicação com vários outros aparelhos através de um meio de transmissão. Dependendo da natureza do aparelho, uma interface de usuário 1918 (por exemplo, teclado, visor, alto-falante, microfone, joystick) pode também ser provido, e pode ser comunicativamente acoplado ao barramento 1910 diretamente ou através da interface de barramento 1908.
[0105] Um processador 1904 pode ser responsável pelo gerenciamento de barramento 1910 e para processamento geral que pode incluir a execução de software armazenado em um meio legível por computador que pode incluir o armazenamento 1906. Neste respeito, o circuito de processamento 1902, incluindo o processador 1904, pode ser usado para implementar qualquer um dos métodos, funções e técnicas aqui divulgadas Armazenamento 1906 pode ser usado para armazenar dados que são manipulados pelo processador 1904 quando executar software, e o software pode ser configurado para implementar qualquer um dos métodos aqui revelados.
[0106] Um ou mais processadores 1904 no circuito de processamento 1902 pode executar software. Software deve ser construído amplamente para significar instruções, conjuntos de instruções, código, segmentos de código, código de programa, programas, subprogramas, módulos de software, aplicações, aplicativos de software, pacotes de software, rotinas, subrotinas, objetos executáveis, encadeamentos de execução, procedimentos, funções, algoritmos, etc., se referido como software, firmware, middleware, microcódigo, linguagem de descrição de hardware, ou de outra forma. O software pode residir em uma forma passível de leitura pelo computador no armazenamento 1906 ou em um meio legível por computador externo. O meio legível por computador externo e/ou armazenamento 1906 pode incluir um não transitório meio legível por computador. Não transitório meio legível por computador inclui, A título de exemplo, um dispositivo de armazenamento magnético (por exemplo, disco rígido, disco flexível, fita magnética) , um disco óptico (por exemplo, um disco compacto (CD) ou um disco versátil digital (DVD), um cartão inteligente, um dispositivo de memória flash (por exemplo, uma "unidade flash", um cartão, um bastão ou uma unidade chave) , uma memória de acesso aleatório (RAM), Uma ROM, Uma PROM, uma Apagável (EPROM) , Uma EEPROM, um registrador, um disco removível, e qualquer outro meio adequado para armazenar software e/ou instruções que podem ser acessados e lidos por um computador. Meio legível por computador e/ou armazenagem 1906 também pode incluir, por exemplo, uma onda portadora, uma linha de transmissão, e qualquer outro meio adequado para transmitir software e/ou instruções que podem ser acessados e lidos por um computador. Meio legível por computador e/ou o armazenamento 1906 pode residir no circuito de processamento 1902, no processador 1904, externo ao circuito de processamento 1902, ou ser distribuído através de múltiplas entidades incluindo o circuito de processamento 1902. Meio legível por computador e/ou armazenagem 1906 pode ser incorporado em um produto de programa de computador. A título de exemplo, um produto de programa de computador pode incluir um meio legível por computador em materiais de embalagem. Aqueles versados na técnica reconhecerão como melhor se implementar a funcionalidade descrita apresentada por toda esta descrição, dependendo da aplicação particular e das restrições gerais de projeto impostas sobre o sistema global.
[0107] Armazenamento 1906 pode manter software mantida e/ou organizados em segmentos de código carregável, módulos, aplicações, programas, etc., que podem ser referidas aqui como módulos de software 1916. Cada um dos módulos de software 1916 pode incluir instruções e dados que, quando instalados ou carregados no circuito de processamento 1902 e executado pelo um ou mais processadores 1904, contribuem para uma imagem de tempo de execução 1914 que controla a operação de um ou mais processadores 1904. Quando executado, certas instruções podem fazer com que o circuito de processamento 1902 para realizar funções de acordo com certos métodos, algoritmos e processos aqui descritos.
[0108] Alguns dos módulos de software 1916 podem ser carregados durante inicialização do circuito de processamento 1902, e estes módulos de software 1916 pode configurar o circuito de processamento 1902 para permitir o desempenho de várias funções reveladas aqui. Por exemplo, alguns módulos de software 1916 pode configurar dispositivos internos e/ou circuitos lógicos 1922 do processador 1904, e pode gerenciar acesso a dispositivos externos como o transceptor 1912, a interface de barramento 1908, a interface de usuário 1918, temporizadores, co- processadores matemáticos, e assim por diante. Módulos de software 1916 pode incluir um programa de controle e/ou um sistema de operação que interage com manipuladores de interrupção e acionadores de dispositivo, e que controla o acesso a vários recursos fornecidos pelo circuito de processamento 1902. Os recursos podem incluir memória, tempo de processamento, acesso para o transceptor 1912, a interface de usuário 1918, e assim por diante.
[0109] Um ou mais processadores 1904 do circuito de processamento 1902 pode ser multifuncional, em que alguns dos módulos de software 1916 são carregados e configurados para executar funções diferentes ou diferentes instâncias da mesma função. O um ou mais processadores 1904 pode adicionalmente ser adaptado para gerenciar tarefas de fundo iniciado em resposta a entradas da interface de usuário 1918, o transceptor 1912, e acionadores de dispositivo, por exemplo suporte para o desempenho das funções múltiplas, o um ou mais processadores 1904 pode ser configurado para prover um ambiente de multitarefa, onde cada um de uma pluralidade de funções é implementada como um conjunto de tarefas servida por um ou mais processadores 1904 conforme necessário ou desejado. Em um exemplo, o ambiente de multitarefa pode ser implementado usando um programa de compartilhamento de tempo 1920 que passa o controle de um processador 1904 entre diferentes tarefas, onde cada tarefa retorna o controle de um ou mais processadores 1904 para o programa de compartilhamento de tempo 1920 ao completar quaisquer operações pendentes e/ou em resposta a uma entrada tal como uma interrupção. Quando uma tarefa tem controle de um ou mais processadores 1904, o circuito de processamento é efetivamente especializado para fins endereçado pela função associada com a tarefa de controle. O programa de compartilhamento de tempo 1920 pode incluir um sistema operacional, um laço principal que transfere controle sobre uma base circular, uma função que aloca o controle de um ou mais processadores 1904 de acordo com uma priorização das funções, e/ou um comutador de comandado, um laço principal que responde a eventos externos fornecendo controle de um ou mais processadores 1904 para uma função de manipulação.
[0110] FIG 20 é um fluxograma 2000 de um método de comunicação de dados que podem ser realizadas por um circuito receptor em um aparelho acoplado a um C-PHY interface Trifásica
[0111] No bloco 2002, o circuito receptor pode configurar um circuito de recuperação de relógio para prover um primeiro sinal de relógio que inclui um pulso para cada símbolo transmitido em interface de 3 fases, 3 fios. Símbolos podem ser transmitidos sobre interface de 3 fases, 3 fios a uma primeira frequência.
[0112] No bloco 2004, o circuito receptor pode ajustar um retardo de laço do circuito de recuperação de relógio para modificar o primeiro relógio para ter uma segunda frequência que é não mais que metade da primeira frequência. O circuito de recuperação de relógio pode gerar um pulso no primeiro sinal de relógio para um primeiro de um número inteiro de símbolos e pode suprimir a geração de pulsos para outros símbolos no número inteiro de símbolos. O retardo de laço pode corresponder a um ciclo de geração de pulso para gerar um pulso em resposta à uma primeira transição detectada no estado de sinalização de 3 fios, interface trifásica. Detecção de outras transições no estado de sinalização de interface de 3 fases, 3 fios podem ser suprimidas durante o ciclo de geração de pulso. O circuito receptor pode ajustar o retardo de circuito pela configuração de um ou mais circuitos de retardo programável no circuito de recuperação de relógio
[0113] No bloco 2006, o circuito receptor pode configurar um circuito de geração de relógio para prover um segundo sinal de relógio. O segundo sinal de relógio pode incluir pulsos correspondentes a cada um dos outros símbolos no número inteiro de símbolos.
[0114] No bloco 2008, o circuito receptor pode capturar símbolos da interface de 3 fases, 3 fios utilizando o primeiro sinal de relógio e o segundo sinal de relógio. Em ne exemplo, o primeiro sinal de relógio pode ser combinado com o segundo sinal de relógio para produzir um sinal de relógio de recepção. O símbolo de relógio do receptor pode ser usado para sincronizar registros que capturam os sinais
[0115] Em um exemplo, a primeira frequência pode ser duas vezes a segunda frequência e o segundo sinal de relógio pode incluir um pulso para cada pulso no primeiro sinal de relógio. Neste exemplo, a segunda frequência é 180 graus deslocado em fase com respeito ao primeiro sinal de relógio. Em outro exemplo, a segunda frequência é um terço da primeira frequência, e o segundo sinal de relógio pode incluir dois pulsos para cada pulso no primeiro sinal de relógio. Em outro exemplo, a segunda frequência é um quarto da primeira frequência, e o segundo sinal de relógio pode incluir três pulsos para cada pulso no primeiro sinal de relógio. Outros valores de divisor podem ser empregados para derivar a segunda frequência.
[0116] Em alguns casos, ajustar o retardo de laço do circuito de recuperação de relógio inclui configurar um primeiro circuito para recuperar um sinal de relógio de referência a partir de uma corrente de símbolos recebido da interface trifásica, de 3 fios, determinar uma frequência de corrente do primeiro sinal de relógio por comparação de frequências do sinal de relógio de referência e o primeiro sinal de relógio durante cada de uma pluralidade de ciclos de calibração, aumentando o retardo de laço quando a frequência atual é determinada para ser maior do que a segunda frequência, diminuindo o retardo de laço quando a frequência atual é determinada para ser menor do que a segunda frequência, e terminar a pluralidade de ciclos de calibragem quando a frequência atual é determinada para ser igual à segunda frequência. O sinal de relógio de referência pode ter uma frequência correspondente à primeira frequência.
[0117] FIG 21 é um diagrama ilustrando um exemplo de uma implementação de hardware para um equipamento 2100 que emprega um circuito de processamento 2102. Circuito de processamento tipicamente tem um processador 2116 que pode incluir um ou mais de um microprocessador, microcontrolador, processador de sinal digital, um sequenciador e uma máquina de estado. O circuito de processamento 2102 pode ser implementado com uma arquitetura de barramento, representado genericamente pela barra 212. Barra 2120 pode incluir qualquer número de barramentos de interconexão e pontes dependendo da aplicação específica do circuito de processamento 2102 e das restrições gerais de projeto. O barramento 2110 conecta juntos diversos circuitos que inclui um ou mais processadores e/ou módulos de hardware, representada pelo processador 2116, os módulos ou circuitos 2104, 2106, 2108 e 2110, circuitos receptores de diferença 2112 que determinam diferença de estado de sinalização entre diferentes pares de conectores ou fios 2114 e o meio de armazenamento legível por computador 2118. Barramento 2120 pode também ligar vários outros circuitos tais como fontes de temporização, periféricos, reguladores de voltagem, e circuitos de controle de potência, que são bem conhecidos na técnica, e, portanto, não serão descritos adicionalmente.
[0118] Processador 2116 é responsável pelo processamento de geral, incluindo a execução de software armazenado no meio de armazenamento legível por computador 2118. Software, quando executado pelo processador 2116, faz com que o circuito de processamento 2102 para realizar as várias funções descritas acima para qualquer aparelho particular. Meio de armazenamento legível por computador 2118 pode também ser usada para armazenar dados que são manipulados pelo processador 2116 quando executar software, incluindo dados decodificados a partir os símbolos transmitidos sobre os conectores ou fios 2114, que podem ser configurados como linhas e pistas de dados. O circuito de processamento 2102 inclui adicionalmente pelo menos um dos módulos 2104, 2106, 2108 e 2110 Módulos 2104, 2106, 2108 e 2110 podem ser módulos de software executando no processador 2116, residente/armazenados no meio de armazenamento legível por computador 2118, um ou mais módulos de hardware acoplado ao processador 2116, ou alguma combinação dos mesmos. Os módulos 2104, 2106, 2108 e/ou 2110 pode incluir instruções de microcontrolador, parâmetros de configuração de máquina de estado, ou alguma combinação dos mesmos.
[0119] Em uma configuração, o equipamento 2100 pode ser configurado para comunicação de dados através de um C-PHY interface trifásica. O equipamento 2100 pode incluir um módulo e/ou circuito 2104 que é configurado para recuperar um primeiro sinal de relógio informação de tempo embutida nas sequências de símbolos transmitidos nos conectores ou fios 2114, um módulo e/ou circuito 2106 para gerar um segundo sinal de relógio que incluem pulsos interpolados do primeiro sinal de relógio, um módulo e/ou circuito 2108 que utiliza o primeiro e segundo sinais para capturar símbolos de conectores ou fios 2114, e um módulo e/ou circuito 2110 que podem calibrar o módulo de recuperação de relógio e/ou circuito 2104 e o módulo de geração de relógio e/ou circuito 2106.
[0120] Aparelho 2100 pode ser configurado para vários modos de operação. Em um exemplo, o módulo de recuperação de relógio e/ou circuito 2104 pode ser adaptado para fornecer um primeiro sinal de relógio que inclui um pulso para cada símbolo transmitido em uma primeira frequência sobre 3 fios, interface trifásica, o modulo de calibragem e/ou circuito 2110 pode ser adaptado para calibrar um retardo de laço do circuito de recuperação de relógio. Módulo de geração de relógio, o circuito e/ou 2106 pode ser adaptada para prover um segundo sinal de relógio, e o símbolo modulo de captura de circuito e/ou 2108 pode ser adaptado para capturar os símbolos da interface de 3 fases, 3 fios utilizando o primeiro sinal de relógio e o segundo sinal de relógio. Em um modo de operação, o modulo de calibragem e/ou circuito 2110 modifica o primeiro sinal de relógio para ter uma segunda frequência que é não mais que metade da primeira frequência. No primeiro modo de operação, o módulo de recuperação de relógio e/ou circuito 2104 gera um pulso no primeiro sinal de relógio para um primeiro de um número inteiro de símbolos e suprime a geração de pulso para outros símbolos no número inteiro de símbolos. O segundo sinal de relógio pode incluir pulsos correspondentes a cada um dos outros símbolos no número inteiro de símbolos.
[0121] Em alguns casos, o retardo de laço corresponde a um ciclo de geração de pulso para gerar um pulso em resposta à uma primeira transição detectada no estado de sinalização de 3 fios, interface trifásica. Detecção de outras transições no estado de sinalização de interface de 3 fases, 3 fios pode ser suprimida durante o ciclo de geração de pulso. O circuito e/ou módulo de calibração 2110 pode ser configurado para programar um circuito de atraso programável.
[0122] Em um exemplo, a primeira frequência é duas vezes a segunda frequência, e o segundo sinal de relógio inclui um pulso para cada pulso no primeiro sinal de relógio. O segundo sinal de relógio pode ser 180 graus deslocado em fase com respeito ao primeiro sinal de relógio. Em outro exemplo, a segunda frequência é um terço da primeira frequência, e o segundo sinal de relógio inclui dois pulsos para cada pulso no primeiro sinal de relógio. Em outro exemplo, a segunda frequência é um quarto da primeira frequência, e o segundo sinal de relógio inclui três pulsos para cada pulso no primeiro sinal de relógio.
[0123] Em alguns casos, o módulo de calibragem e/ou circuito 2110 é adaptada para causar um primeiro circuito para recuperar um sinal de relógio de referência a partir de uma corrente de símbolos recebido da interface de 3 fases, 3 fios, determinar uma frequência atual do primeiro sinal de relógio comparando frequências de sinal de relógio de referência e o primeiro sinal de relógio durante cada de uma pluralidade de ciclos de calibração, aumentar o retardo de laço quando a frequência atual édeterminada para ser maior do que a segunda frequência, diminuir o retardo de laço quando a frequência atual é determinada para ser menor do que a segunda frequência, e terminar a pluralidade de ciclos de calibragem quando a frequência atual é determinada para ser igual à segunda frequência. O sinal de relógio de referência pode ter uma frequência correspondente a uma taxa de transmissão do fluxo de símbolos
[0124] É entendido que a ordem específica ou hierarquia das etapas nos processos descritos mostra abordagens exemplares. Com base em preferências de projeto, é entendido que a ordem específica ou hierarquia das etapas nos processos podem ser rearranjadas. Ainda, algumas etapas podem ser combinadas ou omitidas. Dos elementos presentes reivindicações de método das várias etapas em uma ordem de amostra, e não pretendem ser limitadas à ordem ou hierarquia específica apresentada.
[0125] A descrição anterior é fornecida para permitir que qualquer pessoa versada na técnica pratique a vários aspectos descritos aqui. Várias modificações de tais aspectos ficarão prontamente evidentes para aqueles versados na técnica, e os princípios genéricos definidos aqui podem ser aplicados a outros aspectos. Assim, as reivindicações não pretendem ser limitada aos aspectos ilustrados aqui, mas deve ser acordado o escopo total consistente com as reivindicações de linguagem, em que a referência a um elemento no singular não pretende significar "um e somente um" a menos que especificamente mencionado, mas em vez disto "um ou mais. " A menos que especificamente declarado de outra forma, o termo "alguns" refere-se a um ou mais. Todas as equivalências estruturais e funcionais aos elementos das várias modalidades descritas por toda essa descrição que são conhecidos ou venham a ser conhecidos.
[0126] Aqueles versados na técnica são expressamente incorporadas aqui por referência e devem ser englobadas pelas reivindicações. Ademais, nada descrito aqui deve ser dedicado ao público independentemente de se tal descrição é explicitamente mencionada nas reivindicações. Nenhum elemento de reivindicação deve ser interpretado como um meio mais função, a menos que o elemento seja expressamente enumerado usando a frase “meios para”.
Claims (14)
1. Método de comunicação de dados, caracterizado pelo fato de que compreende: configurar (2002) um circuito de recuperação de relógio (2104) para fornecer um primeiro sinal de relógio que inclui pulsos correspondendo a símbolos transmitidos em uma interface de 3 fases, 3 fios, em que os símbolos são transmitidos sobre interface de 3 fases, 3 fios em uma primeira frequência; ajustar (2004) um retardo de laço do circuito de recuperação de relógio para modificar o primeiro sinal de relógio para ter uma segunda frequência que é não mais que metade da primeira frequência, em que o circuito de recuperação de relógio gera um pulso no primeiro sinal de relógio para um primeiro de um número inteiro de símbolos e suprime a geração de pulso para outros símbolos no número inteiro de símbolos; configurar (2006) um circuito de geração de relógio (2106) para fornecer um segundo sinal de relógio, em que o segundo sinal de relógio inclui pulsos para cada um dos outros símbolos no número inteiro de símbolos; e capturar (2008) os símbolos de interface de 3 fases, 3 fios utilizando o primeiro sinal de relógio e o segundo sinal de relógio.
2. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que o retardo de laço corresponde a um ciclo de geração de pulso usadas para gerar um pulso em resposta a uma transição detectada no primeiro estado de sinalização de interface de 3 fases, 3 fios, em que a detecção de outras transições no estado de sinalização de interface de 3 fases, 3 fios é suprimida durante o ciclo de geração de pulso.
3. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que ajustar o retardo de laço compreende:configurar um circuito de retardo programável.
4. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que a primeira frequência é duas vezes a segunda frequência, e em que o segundo sinal de relógio inclui um pulso para cada pulso no primeiro sinal de relógio.
5. Método, de acordo com a reivindicação 4, caracterizado pelo fato de que o segundo sinal de relógio é deslocado 180 graus em fase com respeito ao primeiro sinal de relógio.
6. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que a segunda frequência é um terço da primeira frequência, e em que o segundo sinal de relógio inclui dois pulsos para cada pulso no primeiro sinal de relógio.
7. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que a segunda frequência é um quarto da primeira frequência, e em que o segundo sinal de relógio inclui três pulsos para cada pulso no primeiro sinal de relógio.
8. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que ajustar o retardo de laço do circuito de recuperação de relógio (2104) inclui: configurar um primeiro circuito para recuperar um sinal de relógio de referência a partir de uma corrente de símbolos recebida da interface de 3 fases, 3 fios, em que o sinal de relógio de referência tem uma frequência correspondente à primeira frequência; determinar uma frequência atual do primeiro sinal de relógio por comparação de frequências do sinal de relógio de referência e do primeiro sinal de relógio durante cada uma de uma pluralidade de ciclos de calibração; aumentar o retardo de laço quando a frequência atual é determinada para ser maior do que a segunda frequência; reduzir o retardo de laço quando a frequência atual é determinada para ser menor do que a segunda frequência; e terminar a pluralidade de ciclos de calibragem quando a frequência atual é determinada para ser igual à segunda frequência.
9. Aparelho para decodificar dados transmitidos em uma interface de 3 fases 3 fios, caracterizado pelo fato de que compreende: meios para configurar um circuito de recuperação de relógio (2104) para fornecer um primeiro sinal de relógio que inclui pulsos correspondentes a símbolos transmitidos em uma primeira frequência na interface de 3 fases, 3 fios; meios para ajustar um retardo de laço do circuito de recuperação de relógio (2104), em que os meios para ajustar o atraso de circuito modificam o primeiro sinal de relógio para ter uma segunda frequência que é não mais que metade da primeira frequência, em que o circuito de recuperação de relógio gera um pulso no primeiro sinal de relógio para um primeiro de um número inteiro de símbolos e suprime a geração de pulso para outros símbolos no número inteiro de símbolos; meios para configurar um circuito de geração de relógio (2106) para fornecer um segundo sinal de relógio, em que o segundo sinal de relógio inclui pulsos para cada um dos outros símbolos no número inteiro de símbolos; e meios para capturar os símbolos (2108) da interface de 3 fases, 3 fios utilizando o primeiro sinal de relógio e o segundo sinal de relógio.
10. Aparelho, de acordo com a reivindicação 9, caracterizado pelo fato de que os meios para calibrar o atraso de circuito são configurados para:programar um circuito de atraso programável.
11. Aparelho, de acordo com a reivindicação 9, caracterizado pelo fato de que a primeira frequência é duas vezes a segunda frequência, em que o segundo sinal de relógio inclui um pulso para cada pulso no primeiro sinal de relógio, e em que a segunda frequência é deslocada 180 graus em fase com respeito ao primeiro sinal de relógio.
12. Aparelho, de acordo com a reivindicação 9, caracterizado pelo fato de que a segunda frequência é um terço da primeira frequência, e em que o segundo sinal de relógio inclui dois pulsos para cada pulso no primeiro sinal de relógio.
13. Aparelho, de acordo com a reivindicação 9, caracterizado pelo fato de que a segunda frequência é um quarto da primeira frequência, e em que o segundo sinal de relógio inclui três pulsos para cada pulso no primeiro sinal de relógio.
14. Memória caracterizada pelo fato de que compreende instruções armazenadas na mesma, as instruções sendo executadas por um computador para realizar o método conforme definido em qualquer uma das reivindicações 1 a 8.
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