KR102011953B1 - 데이터 비트 뎁쓰 검출 방법과 이를 이용한 표시장치의 인터페이스 장치 - Google Patents

Abstract

본 발명은 데이터 비트 뎁쓰 검출 방법과 이를 이용한 표시장치의 인터페이스 장치에 관한 것이다. 이 인터페이스 장치의 인터페이스 수신단은 얼라인 트레이닝 패턴 신호에 포함된 픽셀 데이터의 비트 또는 상기 클럭을 카운트하여 그 결과를 바탕으로 입력 데이터의 데이터 비트 뎁쓰를 판단한다.

Description

데이터 비트 뎁쓰 검출 방법과 이를 이용한 표시장치의 인터페이스 장치{METHOD OF DETECTING DATA BIT DEPTH AND INTERFACE APPARATUS FOR DISPLAY DEVICE USING THE SAME}

본 발명은 데이터 비트 뎁쓰 검출 방법과 이를 이용한 표시장치의 인터페이스 장치에 관한 것이다.

대부분의 액정표시장치에서 데이터 전송을 위한 인터페이스 방식은 LVDS(Low-Voltage Differential Signaling) 인터페이스가 이용되고 있다. 그런데 LVDS 인터페이스는 액정표시장치의 고해상도, 컬러 뎁쓰(Color Depth) 확장, 응답 속도 향상을 위한 2 배속 또는 4 배속 구동으로 인한 데이터양 증가에 적절히 대응할 수 없다. Full HD(1920×1080)에서 10bit Color Depth의 120Hz 패널(Panel)에서는 LVDS 인터페이스를 채택할 대 24 페어(Pair) 48 개의 배선이 필요하다. LVDS 인터페이스에서는 데이터와 함께 클럭신호도 전송된다. 따라서, LVDS 인터페이스에서는 데이터양이 많아질수록 클럭 주파수도 높게 되어 EMI(Electromagnetic interference) 제어가 필요하다.

LVDS 인터페이스 규격에 의하면 그라운드(GND)에서 1.2V의 전압을 중심으로 변화하는 신호를 전송해야 한다. LSI(Large Scale Integration)의 미세화 공정 구현으로 인하여 LVDS 인터페이스에서 요구되는 신호 전압의 규격이 LSI 설계상의 큰 제한을 가져오게 되었다. 이러한 상황에서 DVI(Digital Video Interface)와 HDMI(High Definition Multimedia Interface), DisplayPort 등과 같은 인터페이스 가 제안되어 실용화되었다.

DVI와 HDMI는 스큐(Skew) 조정 기능이 있고, HDMI에는 컨텐츠 보호기능으로 HDCP(High-bandwidth digital Content Protection)가 내장되어 있기 때문에 기기 간 영상 신호 전송에 많은 잇점이 있지만, 라이센스 비용이 필요하고 기기 내부의 영상신호 전송으로는 기능이 과도하고 소비전력이 큰 단점도 있다.

DisplayPort는 VESA(Video Electronics Standards Association)에서 LVDS를 대체할 수 있는 사양으로 규격화되었다. DisplayPort는 HDMI와 마찬가지로 기기 간 전송을 고려하여 HDCP가 내장되어 있어 기능이 과도하며 소비전력 증대 문제가 있고, 전송 속도가 고정되어 저주파수로 신호를 전송할 때 손실이 발생하고 수신측에서 클럭을 재생할 필요가 있다.

V-by-One 인터페이스는 THine Electronics사에 의해 개발되었다. V-by-one 인터페이스는 이퀄라이저 기능의 도입으로 인하여 기존 LVDS 인터페이스와 비교할 때 신호 전송 품질이 향상되었고, 고속화 최대 1Pair당 3.75Gbps를 실현하여 더욱 고속화되었다. 또한 V-by-one 인터페이스는 CDR(Clock Data Recovery)의 채용으로 인하여 LVDS 인터페이스의 클럭 전송에서 초래되는 스큐(Skew) 조정 문제를 해결하였다. 그리고 V-by-one 인터페이스는 기존 LVDS에서 반드시 필요하였던 클럭 전송이 없기 때문에 클럭 전송으로 인한 EMI 노이즈를 줄일 수 있다. 이러한 V-by-one 인터페이스는 데이터양이 증가되고 고배속되어 가는 추세에 효과적으로 대응할 수 있어 기존의 LVDS 인터페이스의 대체 기술로 각광받고 있다.

현재 액정표시장치에 적용된 V-by-one 인터페이스는 8 bit 데이터 또는 10 bit 데이터를 전송할 수 있다. 이러한 데이터 비트 뎁쓰를 인터페이스 수신단에서 알 수 있도록 V-by-one 인터페이스의 송신단과 수신단에는 별도의 외부 옵션(option) 단자가 마련되어 있다. 송신단과 송신단의 외부 옵션 단자들에 연결된 배선을 통해 데이터 비트 뎁쓰 정보가 전송된다. 이 경우에 V-by-one 인터페이스의 송신단과 수신단에 옵션 핀이 추가되어 송신단과 수신단을 연결하는 케이블의 배선 수와 커넥터의 배선 수도 증가된다. 또한, 별도의 외부 옵션 단자를 통한 데이터 비트 뎁쓰 정보 전송 방법은 데이터 비트 뎁쓰가 변경되면, 옵션 핀 설정을 변경해야 한다.

본 발명은 별도의 옵션 핀 없이 데이터 비트 뎁쓰를 자동으로 판단할 수 있는 데이터 비트 뎁쓰 검출 방법과 이를 이용한 표시장치의 인터페이스 장치를 제공한다.

본 발명의 데이터 비트 뎁쓰 검출 방법은 인터페이스 송신단과 인터페이스 수신단 간의 물리적 연결이 확인된 후에 상기 인터페이스 송신단으로부터 CDR(Clock Data Recovery) 트레이닝 패턴 신호가 상기 인터페이스 수신단으로 전송되는 단계; 상기 CDR 트레이닝 패턴 신호를 이용하여 상기 인터페이스 수신단의 CDR 회로로부터 클럭이 출력되는 단계; 상기 CDR 트레이닝 패턴 신호에 이어서, 상기 인터페이스 송신단으로부터 얼라인(Align) 트레이닝 패턴 신호가 상기 수신단으로 수신되는 단계; 및 상기 인터페이스 수신단에서 상기 얼라인 트레이닝 패턴 신호에 포함된 픽셀 데이터의 비트 또는 상기 클럭을 카운트하여 그 결과를 바탕으로 입력 데이터의 데이터 비트 뎁쓰를 판단하는 단계를 포함한다.

본 발명의 표시장치는 호스트 시스템에 내장된 인터페이스 송신단; 및 타이밍 콘트롤러에 내장된 인터페이스 수신단을 포함한다.

상기 인터페이스 송신단은 상기 송신단과 수신단 간의 물리적 연결이 확인된 후에 CDR(Clock Data Recovery) 트레이닝 패턴 신호, 얼라인(Align) 트레이닝 패턴 신호, 및 디스플레이 데이터 순으로 입력 데이터를 상기 인터페이스 수신단으로 전송한다.

상기 인터페이스 수신단은 상기 CDR 트레이닝 패턴 신호가 입력되는 내장 CDR 회로를 이용하여 클럭을 발생하고, 상기 얼라인 트레이닝 패턴 신호에 포함된 픽셀 데이터의 비트 또는 상기 클럭을 카운트하여 그 결과를 바탕으로 입력 데이터의 데이터 비트 뎁쓰를 판단한다.

본 발명은 인터페이스 수신단에서 생성된 클럭 또는 인터페이스 수신단에 입력된 입력 데이터 비트를 카운트하여 그 결과를 바탕으로 데이터 비트 뎁쓰를 판단한다. 그 결과, 본 발명은 표시장치의 인터페이스 장치에서 별도의 옵션 핀 없이 인터페이스 수신단 내에서 데이터 비트 뎁쓰를 자동으로 판단할 수 있게 한다.

도 1은 본 발명의 실시예에 따른 인터페이스 장치를 보여 주는 도면이다.
도 2 및 도 3은 V-by-one 인터페이스 시퀀스를 보여 주는 파형도이다.
도 4는 도 1에 도시된 수신단을 상세히 보여 주는 회로도이다.
도 5는 본 발명의 실시예에 따른 표시장치를 나타내는 블록도이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 1 내지 도 3을 참조하면, 본 발명의 인터페이스 장치는 송신단(Vx1 Tx, 100)과, 수신단(Vx1 Rx, 200)을 포함한다. 이 인터페이스 장치는 V-by-one 인터페이스를 예시하였으나, 이에 한정되지 않는다.

V-by-one 인터페이스를 통한 데이터 통신을 위해서는 송신단(100)과 수신단(100) 사이에 데이터가 전송되는 메인 링크(Main Link) 이외에 보조 신호들(LOCKN, HTPDN)가 전송되는 보조 신호 전송 링크가 있어야 한다. V-by-one 인터페이스는 도 2와 같은 시퀀스를 따라 표시장치에 표시할 데이터를 전송한다.

V-by-one 인터페이스는 파워 온(Power on) 후에, 수신단(200)은 HTPDN 신호를 로우(low) 레벨로 낮추고 송신단(100)은 로우 레벨의 HTPDN 신호에 응답하여 CDR 트레이닝 패턴 신호를 수신단(200)으로 전송한다. 수신단(200)은 클럭을 복원하기 위한 CDR 회로를 내장하고 있다. 수신단(200)의 CDR 회로는 CDR 트레이닝 패턴 신호를 입력 받아 출력의 위상과 주파수를 고정(lock)하고, LOCKN 신호를 로우 레벨로 낮춘다. 송신단(100)은 LOCKN 신호가 로우 레벨로 낮아지면 얼라인(Align, ALN) 트레이닝 패턴 신호를 수신단(200)에 소정 시간 동안 전송한 후에 표시장치에 표시된 데이터(Display Data)를 전송한다.

얼라인 트레이닝 패턴 신호에는 표시장치에 표시되지 않는 얼라인 데이터(ALNDATA)가 전송된다. 얼라인 데이터(ALNDATA)는 V-by-one 인터페이스의 통신 규약으로 정해져 수신단(200)에서 데이터 수신 스타트 타이밍을 판단하게 한다. 수신단(200)은 얼라인 데이터(ALNDATA)가 수신되면, 표시패널에 표시될 픽셀 데이터(도 2, Display data)의 스타트 타이밍을 판단한다. 얼라인 트레이닝 패턴 신호에 이어서 수신단(200)에 수신되는 픽셀 데이터(도 2, Display data)가 표시패널에 표시된다. 본 발명은 수신단(200)에서 얼라인 트레이닝 패턴 신호로 전송되는 픽셀 데이터의 비트 수를 카운트하여 별도의 옵션핀 없이 수신단(200)에서 데이터 비트 뎁쓰를 판단하게 한다.

V-by-one 인터페이스 스펙에서 정해진 얼라인 트레이닝 패턴 신호 전송 규정을 살펴 보면, 데이터 인에이블 신호(Data Enable signal, DE)의 하이 구간에 32 개의 픽셀 데이터(PIX)가 전송되고 또한, 데이터 인에이블 신호의 로우 구간에 32 개의 픽셀 데이터가 전송된다. 1 픽셀은 R(적색) 데이터, G(녹색) 데이터 및 B(청색) 데이터를 포함한다. 데이터 비트 뎁쓰는 RGB 각각 8bit일 때 24bit/3Byte이고, RGB 각각 10bit일 때 30bit/4Byte이다. 그런데 송신단(100)의 인코더는 ANSI 8/10 인코딩 방식으로 8bit를 10bit로 인코딩한다. 이러한 인코딩 방식으로 인하여, 24bit/3Byte의 픽셀 데이터는 30bit로 전송되고, 30bit/4Byte는 40bit로 전송된다. 따라서, 수신단은 얼라인 트레이닝 패턴 신호에서 픽셀 데이터의 비트 수를 카운트하면 수신될 데이터의 비트 뎁쓰를 판단할 수 있다.

예를 들어, 송신단(100)은 3Byte 모드(8bit 입력)에서 얼라인 패턴 트레이닝 기간 동안, 32 개의 픽셀 데이터를 960bit(=32PIX×30bit)로 전송한다. 이에 비하여, 수신단(200)은 4Byte 모드(10bit 입력)에서 얼라인 패턴 트레이닝 기간 동안, 32 개의 픽셀 데이터를 1280bit(=32PIX×40bit)로 전송한다. 따라서, 수신단은 얼라인 패턴 트레이닝 기간 동안 데이터 인에이블의 하이 구간 혹은 로우 구간 내에서 데이터 비트 또는 내장 회로로부터 출력되는 클럭신호를 카운트하여 그 누적 카운트값에 따라 데이터 비트 뎁쓰가 3Byte 모드인지 아니면 4Byte 모드인지 판단한다.

수신단(200)은 데이터 인에이블 신호(DE)의 하이 구간 또는 로우 구간 내에서 누적 카운트값이 900~1050이면 3Byte 모드로 판단하는 반면, 1200~1400이면 4Byte로 판단할 수 있다. 또한, 수신단(200)은 3Byte 모드의 누적 카운트값과 4Byte 모드의 누적 카운트값 사이에서 정해진 기준값과 누적 카운트값을 비교하여 데이터 비트 뎁쓰를 판단할 수 있다. 예컨대, 수신단(200)은 데이터 인에이블 신호(DE)의 하이 구간 또는 로우 구간 내에서 누적 카운트값이 1100(기준값)이하이면 3Byte 모드로 판단하는 반면, 1100 보다 크면 4Byte로 판단할 수 있다.

도 4는 수신단(200)을 상세히 보여 주는 회로도이다.

도 4를 참조하면, 수신단(200)은 CDR 회로(21), 디시리얼라이저(Deserializer)(22), 디코더(Decoder)(23), 디스크램블러(Descrambler)(24), 언팩커(Unpacker)(25), 비트 카운터(Bit counter)(26) 등을 포함한다.

CDR 회로(21)는 파워 온 이후 인터페이스 초기화 과정에서 CDR 트레이닝 패턴 신호를 입력 받아 CDR 트레이닝 패턴 신호에 내장된 클럭을 복원하고 그 클럭신호의 위상과 주파수가 고정되면 LOCKN 신호를 로우 레벨로 반전한다. CDR 회로(21)에 의해 복원된 클럭 신호의 주파수는 픽셀 데이터의 데이터 레이트와 같은 주파수로 발생된다. 따라서, CDR 회로(21)로부터 출력된 클럭 신호를 카운트하면 데이터 비트를 카운트하는 것과 같은 결과를 얻을 수 있다.

디시리얼라이저(22)는 메인 링크를 통해 수신된 직렬 데이터를 10bit 병렬 데이터로 변환된다. 디코더(23)는 송신단(100)의 인코더에서 ANSI 8/10 인코딩 방식으로 변환된 10bit 데이터를 원래의 8bit 데이터로 디코딩한다. 디스크램블러(24)는 송신단(100)에서 16bit LFSR(Linear Feedback Shift Register)에 의해 스크램블된 데이터를 원래의 데이터로 복원한다.

언팩커(25)는 송신단(100)으로부터 수신된 데이터를 픽셀 데이터, 콘트롤 데이터, 그리고 타이밍 데이터로 분리한다. 여기서, 송신단(100)으로부터 수신된 데이터는 도 2 및 도 3에서 얼라인 데이터(ALNDATA)와 디스플레이 데이터(Display Data)를 포함한다. 타이밍 데이터는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 및 데이터 인에이블신호(DE)를 포함한다. 그리고 언팩커(25)는 송신단(100)의 데이터 맵핑(Data Mapping) 방식에 맞게 데이터를 재정렬(Re-arrange)한다. 언팩커(25)로부터 출력된 픽셀 데이터, 콘트롤 데이터 그리고 타이밍 데이터는 유저 로직(300)에 전송된다. 유저 로직(300)은 도 5와 같이 평판 표시장치의 타이밍 콘트롤러(Timing controller)일 수 있다.

비트 카운터(26)는 언팩커(25)로부터 데이터 인에이블신호(DE)를 입력 받고, CDR 회로(21)로부터 생성된 클럭 신호를 입력 받는다. 비트 카운터(26)는 전술한 바와 같이 데이터 인에이블신호(DE)의 하이 구간 내에 혹은 로우 구간 내에서 픽셀 데이터의 비트 또는 CDR 회로(21)로부터 출력되는 클럭을 카운트하여 그 누적 카운트값을 바탕으로 입력 데이터의 데이터 비트 뎁쓰를 판단한다.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시장치로 구현될 수 있다.

도 5를 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로(20), 스캔 구동회로(30), 타이밍 콘트롤러(300) 등을 포함한다.

표시패널(10)의 픽셀 어레이는 데이터라인들(21)과 스캔라인들(31)에 의해 정의된 픽셀 영역에 형성된 픽셀들을 포함하여 입력 영상의 데이터를 표시한다.

데이터 구동회로(20)는 타이밍 콘트롤러(300)로부터 입력되는 픽셀 데이터(디지털 데이터)를 감마보상전압으로 변환하여 아날로그 데이터신호를 발생하고 그 데이터신호를 데이터라인들(21)에 공급한다. 스캔 구동회로(30)는 데이터신호에 동기되는 스캔신호를 스캔라인들(31)에 순차적으로 공급한다.

타이밍 콘트롤러(300)는 수신단(200)을 통해 수신된 픽셀 데이터를 데이터 구동회로(20)로 전송하고 수신단(200)을 통해 수신된 타이밍 데이터를 이용하여 데이터 구동회로(20)와 스캔 구동회로(30)의 동작 타이밍을 제어한다. 수신단(200)은 타이밍 콘트롤러(300)에 내장될 수 있다. 수신단(200)은 전술한 바와 같이 얼라인 패턴 트레이닝 기간 동안 수신된 픽셀 데이터의 비트 또는 클럭을 카운트하여 입력 데이터의 데이터 비트 뎁쓰를 판단한다.

송신단(100)은 도시하지 않은 외부의 호스트 시스템(host system)에 배치되어 픽셀 데이터, 타이밍 데이터 및 콘트롤 데이터를 수신단(200)으로 전송한다. 송신단(100)은 호스트 시스템에 내장된다. 호스트 시스템은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(10)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(300)로 전송한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 송신단 200 : 수신단
21 : CDR 회로 22 : 디시리얼라이저(Deserializer)
23 : 디코더(Decoder) 24 : 디스크램블러(Descrambler)
25 : 언팩커(Unpacker) 26 : 비트 카운터(Bit counter)

Claims (7)

1. 인터페이스 송신단과 인터페이스 수신단 간의 물리적 연결이 확인된 후에 상기 인터페이스 송신단으로부터 CDR(Clock Data Recovery) 트레이닝 패턴 신호가 상기 인터페이스 수신단으로 전송되는 단계;
   상기 CDR 트레이닝 패턴 신호를 이용하여 상기 인터페이스 수신단의 CDR 회로로부터 클럭이 출력되는 단계;
   상기 CDR 트레이닝 패턴 신호에 이어서, 상기 인터페이스 송신단으로부터 데이터 수신 스타트 타이밍을 판단하는 기준이 되는 데이터를 포함하는 얼라인(Align) 트레이닝 패턴 신호가 상기 수신단으로 수신되는 단계; 및
   상기 인터페이스 수신단에서 상기 얼라인 트레이닝 패턴 신호에 포함된 픽셀 데이터의 비트 또는 상기 클럭을 카운트하여 그 결과를 바탕으로 입력 데이터의 데이터 비트 뎁쓰를 판단하는 단계를 포함하는 것을 특징으로 하는 데이터 비트 뎁쓰 검출 방법.
2. 제 1 항에 있어서,
   상기 인터페이스 수신단에서 상기 얼라인 트레이닝 패턴 신호로부터 데이터 인에이블 신호를 분리하는 단계를 더 포함하고,
   상기 인터페이스 수신단은 상기 데이터 인에이블신호의 하이 구간 또는 로우 구간 내에서 상기 카운트 결과로 얻어진 누적 카운트값을 바탕으로 상기 데이터 비트 뎁쓰를 판단하는 것을 특징으로 하는 데이터 비트 뎁쓰 검출 방법.
3. 표시패널, 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러를 포함하는 표시장치에 있어서,
   호스트 시스템에 내장된 인터페이스 송신단; 및
   상기 타이밍 콘트롤러에 내장된 인터페이스 수신단을 포함하고,
   상기 인터페이스 송신단은 상기 송신단과 수신단 간의 물리적 연결이 확인된 후에 CDR(Clock Data Recovery) 트레이닝 패턴 신호, 얼라인(Align) 트레이닝 패턴 신호, 및 디스플레이 데이터 순으로 입력 데이터를 상기 인터페이스 수신단으로 전송하고, 상기 얼라인 트레이닝 패턴 신호는 데이터 수신 스타트 타이밍을 판단하는 기준이 되는 데이터를 포함하고,
   상기 인터페이스 수신단은,
   상기 CDR 트레이닝 패턴 신호가 입력되는 내장 CDR 회로를 이용하여 클럭을 발생하고, 상기 얼라인 트레이닝 패턴 신호에 포함된 픽셀 데이터의 비트 또는 상기 클럭을 카운트하여 그 결과를 바탕으로 입력 데이터의 데이터 비트 뎁쓰를 판단하는 것을 특징으로 하는 표시장치.
4. 제 3 항에 있어서,
   상기 인터페이스 수신단은,
   상기 얼라인 트레이닝 패턴 신호로부터 데이터 인에이블 신호를 분리하고,
   상기 데이터 인에이블신호의 하이 구간 또는 로우 구간 내에서 상기 카운트 결과로 얻어진 누적 카운트값을 바탕으로 상기 데이터 비트 뎁쓰를 판단하는 것을 특징으로 하는 표시장치.
5. 제 4 항에 있어서,
   상기 인터페이스 수신단은 상기 데이터 인에이블 신호의 하이 구간 또는 로우 구간 내에서 누적 카운트값이 900~1050이면 3Byte 모드로 판단하는 반면, 1200~1400이면 4Byte로 판단하는 것을 특징으로 하는 표시장치.
6. 제 4 항에 있어서,
   상기 인터페이스 수신단은 소정의 기준값과 상기 누적 카운트값을 비교하여 그 결과를 바탕으로 상기 데이터 비트 뎁쓰를 판단하는 것을 특징으로 하는 표시장치.
7. 제 5 항에 있어서,
   상기 인터페이스 수신단은 상기 데이터 인에이블 신호의 하이 구간 또는 로우 구간 내에서 상기 누적 카운트값이 1100 이하이면 3Byte 모드로 판단하는 반면, 1100 보다 크면 4Byte로 판단하는 것을 특징으로 하는 표시장치.

Images