JP6444836B2 - 半導体記憶装置 - Google Patents

Description

実施形態は半導体記憶装置に関する。

メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。

米国特許出願公開第２０１４／００５４６７５号明細書

データの信頼性を向上することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、半導体基板と、積層体と、メモリ膜と、半導体ピラーと、第１プラグ及び第２プラグとを含む。積層体は、交互に積層された導電層及び絶縁層とを含む積層体であって、半導体基板に設けられる。積層体には、積層体を貫通する複数のメモリホールが形成される。メモリ膜は、メモリホールの側壁に形成され、複数の絶縁膜からなる。半導体ピラーは、メモリ膜よりも内側に形成され、一方の端部が半導体基板に接触し、他方の端部が導電線に接触する。第１プラグ及び第２プラグは、導電線が延伸する方向である第１方向と垂直方向であり半導体基板面内にある方向である第２方向に沿って延伸し、複数の半導体ピラーを第１方向に挟むようにそれぞれ設けられ、一方の端部が半導体基板に接触し、半導体基板と垂直な方向に沿って伸びている。積層体の導電層は、第２方向に沿って伸びている。半導体基板は、第１プラグと、第１方向に沿って第１プラグから最も近い半導体ピラーとの間に、半導体基板の表面から第１プラグの下部よりも深く設けられた第１絶縁領域を含む。

第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのレイアウト図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の製造工程を示す断面図。 図５に続く、第１実施形態に係る半導体記憶装置の製造工程を示す断面図。 図６に続く、第１実施形態に係る半導体記憶装置の製造工程を示す断面図。 図７に続く、第１実施形態に係る半導体記憶装置の製造工程を示す断面図。 図８に続く、第１実施形態に係る半導体記憶装置の製造工程を示す断面図。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。

以下、実施形態について、図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。

［１］第１実施形態
第１実施形態に係る半導体記憶装置は、ソース線及びウェル線を接続する半導体基板の不純物拡散領域とメモリホールとの間に、深い溝で形成された絶縁領域を設け、熱処理によるメモリホール下部への不純物の拡散を抑制する。

［１−１］構成
［１−１−１］全体構成
図１を用いて、半導体記憶装置１の全体構成について説明する。
半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ（Ｒ／Ｄ）１１、センスアンプモジュール１２、ドライバ１３、シーケンサ（コントローラ）１４、レジスタ１５、及び入出力回路（Ｉ／Ｏ）１６を備えている。

メモリセルアレイ１０は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・）を備えている。ブロックＢＬＫは、例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリングＮＳの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、・・・）を備えている。メモリセルアレイ１０内のブロック数、及び１ブロックＢＬＫ内のストリングユニットＳＵ数は任意の数に設定できる。以下の説明において、メモリセルアレイ１０の領域をセル領域、その他の周辺回路の領域を周辺領域とする。

ロウデコーダ１１は、ブロックアドレスやページアドレスをデコードして、対応するブロックＢＬＫのいずれかのワード線ＷＬを選択し、選択ワード線及び非選択ワード線に適切な電圧を印加する。

センスアンプモジュール１２は、データの読み出し時には、メモリセルからビット線ＢＬに読み出されたデータをセンスし、データの書き込み時には、書き込みデータをビット線ＢＬに転送する。

ドライバ１３は、データの書き込み、読み出しに必要な電圧を生成し、ロウデコーダ１１、及びセンスアンプモジュール１２に供給する。この電圧が、メモリセルアレイ１０内の各種配線に印加される。

シーケンサ１４は、半導体記憶装置１全体の動作を制御する。

レジスタ１５は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって外部のコントローラ（図示せず）に動作が正常に完了したか否かを通知する。また、レジスタ１５は、外部のコントローラから受信したコマンドやアドレス等を保持し、種々のテーブルを保持することも可能である。

入出力回路１６は、外部のコントローラ又はホスト機器（図示せず）とデータの授受を行う。入出力回路１６は、データの読み出し時には、センスアンプモジュール１２でセンスされた読み出しデータを外部へ出力し、データ書き込み時には、外部から受信した書き込みデータをセンスアンプモジュール１２に転送する。

［１−１−２］メモリセルアレイの回路構成
図２を用いて、メモリセルアレイ１０の回路構成について説明する。図２には、メモリセルアレイ１０に含まれた１つのブロックＢＬＫを抽出して示し、他のブロックＢＬＫも同様の構成を有している。

まず、メモリセルアレイ１０に設けられた素子について説明する。
ブロックＢＬＫは、例えば４個のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含んでいる。ストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＮＳを含んでいる。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。メモリセルトランジスタＭＴ０〜ＭＴ７は、直列に接続されている。選択トランジスタＳＴ１、ＳＴ２は、データの書き込み、読み出しを行うＮＡＮＤストリングＮＡの選択に用いる。選択トランジスタＳＴ１、ＳＴ２の一端はそれぞれ、メモリセルトランジスタＭＴ７、ＭＴ０の一端に接続されている。

次に、メモリセルアレイ１０に設けられた配線について説明する。
メモリセルアレイ１０には、ビット線ＢＬ、ワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、及びソース線ＣＥＬＳＲＣが設けられている。

ビット線ＢＬは、例えばＬ本（Ｌは１以上の自然数）設けられている。各ビット線ＢＬは、各ストリングユニットＳＵにおいて、同一のカラムに対応するＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１の他端に共通に接続されている。

ワード線ＷＬは、例えば８本（ワード線ＷＬ０〜ＷＬ７）設けられている。ワード線ＷＬ０〜ＷＬ７はそれぞれ、各ストリングユニットＳＵに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートに共通に接続されている。

セレクトゲート線ＳＧＤは、例えば４本（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）設けられている。セレクトゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ、ストリングユニットＳＵ０〜ＳＵ３に含まれた選択トランジスタＳＴ１のゲートに接続されている。

セレクトゲート線ＳＧＳは、例えば１本設けられている。セレクトゲート線ＳＧＳは、各ストリングユニットＳＵに含まれた選択トランジスタＳＴ２のゲートに共通に接続されている。

ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で共通に設けられている。ソース線ＣＥＬＳＲＣは、各ストリングユニットＳＵに含まれた選択トランジスタＳＴ２の他端に共通に接続されている。

尚、データの読み出し及び書き込みは、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して一括して行われる。この単位は、ページとして取り扱われる。

また、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの個数、及び１つのＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、これに限定されず、任意の数に設定できる。

［１−１−３］メモリセルアレイ１０の平面レイアウト
図３を用いて、メモリセルアレイ１０の平面レイアウトについて説明する。図３には、２個のストリングユニットＳＵ（ＳＵ０、ＳＵ１）を示している。

各ストリングユニットＳＵには、複数のメモリホールＭＨが、Ｘ方向とＹ方向の平面に千鳥状に並べられる。１つのメモリホールＭＨは、１つのＮＡＮＤストリングＮＳに対応している。図３には、各ストリングユニットＳＵに８個のメモリホールＭＨ（ＭＨ０〜ＭＨ７）を示している。各メモリホールＭＨ上には、例えば２本のビット線ＢＬを設ける。ビット線ＢＬ０〜ＢＬ７はそれぞれ、ビット線コンタクトＢＬＣを介して、メモリホールＭＨ０〜ＭＨ７内に形成された半導体ピラーに接続される。

ストリングユニットＳＵ０は、例えば不純物拡散領域ＤＩＦ１、ＤＩＦ２間に設けられ、ストリングユニットＳＵ１は、例えば２つの不純物拡散領域ＤＩＦ２間に設けられる。不純物拡散領域ＤＩＦ１は、例えばホウ素（Ｂ）等の１３族元素（ＩＩＩ族元素）がドーピングされたｐ＋型不純物拡散領域であり、不純物拡散領域ＤＩＦ１上には、ウェル線ＣＰＷＥＬＬが設けられる。不純物拡散領域ＤＩＦ２は、例えばヒ素（Ａｓ）、リン（Ｐ）等の１５族元素（Ｖ族元素）がドーピングされたｎ＋型不純物拡散領域であり、不純物拡散領域ＤＩＦ２上には、ソース線ＣＥＬＳＲＣが設けられる。

不純物拡散領域ＤＩＦ１及びストリングユニットＳＵ間、及び不純物拡散領域ＤＩＦ２及びストリングユニットＳＵ間にはそれぞれ、絶縁領域ＩＳＯ１、ＩＳＯ２が設けられる。絶縁領域ＩＳＯ１、ＩＳＯ２は、絶縁体で形成された領域であり、例えば半導体基板の表面に設けた深い溝に対してシリコン酸化膜（ＳｉＯ_２）を埋め込むことによって形成される。

尚、メモリホールＭＨを何個の千鳥状に並べるかは、特に限定されず、メモリホールＭＨの並べ方は、マトリクス状にしても良い。

また、不純物拡散領域ＤＩＦ１、ＤＩＦ２の配置は、これに限定されず、ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣの配置に応じて種々変更が可能である。

［１−１−４］メモリセルアレイ１０の断面構造
図４を用いて、半導体記憶装置１の断面構造について説明する。図４には、メモリセルアレイ１０のセル領域及び周辺領域を示している。

まず、セル領域の断面構造について説明する。図４には、１つのストリングユニットＳＵにおいて、３つのメモリホールＭＨが含まれた断面構造を一例として示している。

半導体基板には、ｐ型ウェル領域２０が形成されている。セレクトゲート線ＳＧＳは、ｐ型ウェル領域２０の上方に設けられている。ワード線ＷＬ０〜ＷＬ７は、セレクトゲート線ＳＧＳの上方に設けられている。セレクトゲート線ＳＧＤは、ワード線ＷＬ０〜ＷＬ７の上方に設けられている。ビット線ＢＬは、セレクトゲート線ＳＧＤの上方に設けられている。ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣは、ビット線ＢＬ及びセレクトゲート線ＳＧＤ間の配線層に設けられている。ウェル線ＣＰＷＥＬＬ及びソース線ＣＥＬＳＲＣはそれぞれ、導電性の材料を含むコンタクトプラグ２５、２６を介して、不純物拡散領域ＤＩＦ１、ＤＩＦ２に接続されている。

メモリホールＭＨは、Ｚ方向に沿って、セレクトゲート線ＳＧＤ、ワード線ＷＬ、及びソース線ＳＧＳを通過し、ｐ型ウェル領域２０の上面をＬ４（例えば１０〜５０ｎｍ）だけ掘り込んで形成されている。メモリホールＭＨの側面には、ブロック絶縁膜２１、絶縁膜（電荷蓄積層）２２、及びトンネル酸化膜２３が順に設けられている。また、トンネル酸化膜２３より内側には、導電性の材料を含む半導体ピラー２４が設けられている。半導体ピラー２４は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路となる。また、半導体ピラー２４は、ビット線コンタクトＢＬＣを介して、対応する１本のビット線ＢＬに接続されている。

以上の構成が、Ｘ方向に複数個配列され、１つのストリングユニットＳＵとして機能する。尚、セレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬは、Ｘ方向とＹ方向に広がった板状に形成され、コンタクトプラグ２５、２６は、Ｘ方向とＺ方向に広がった板状に形成されている。

不純物拡散領域ＤＩＦ１、ＤＩＦ２は、ｐ型ウェル領域２０の上面から、Ｌ１（例えば３０〜１００ｎｍ）だけ掘り込まれた領域の下部に形成され、絶縁領域ＩＳＯ１、ＩＳＯ２は、ｐ型ウェル領域２０の上面から、深さＬ２（例えば３００〜４００ｎｍ）、幅Ｌ３（例えば４０〜１００ｎｍ）の範囲で形成されている。尚、Ｌ３の寸法は、絶縁領域ＩＳＯ１、ＩＳＯ２がメモリホールＭＨと接触することを避けるため、８０ｎｍ以下であることが望ましい。

以上のように、絶縁領域ＩＳＯ１は、メモリホールＭＨ及びコンタクトプラグ２５間に、半導体基板の表面からコンタクトプラグ２５の下部よりも深く設けられている。絶縁領域ＩＳＯ２は、メモリホールＭＨ及びコンタクトプラグ２６間に、半導体基板の表面からコンタクトプラグ２６の下部よりも深く設けられている。

次に、周辺領域の断面構造について説明する。図４には、メモリセルアレイ１０の周辺領域に形成された素子分離領域ＳＴＩ、及び周辺回路として１つのトランジスタを一例として示している。

素子分離領域ＳＴＩは、例えばセル領域と周辺領域を素子分離するために設けられる。また、素子分離領域ＳＴＩは、ＳＴＩ（Shallow trench isolation）構造であり、半導体基板の表面に設けた溝に対して酸化膜を埋め込むことによって形成される。素子分離領域ＳＴＩの深さＬ５は、絶縁領域ＩＳＯ１、ＩＳＯ２の深さと略等しい。素子分離領域ＳＴＩの深さと絶縁領域ＩＳＯ１、ＩＳＯ２の深さは異なっていても良く、これに限定されない。

尚、絶縁領域ＩＳＯ１、ＩＳＯ２、及び素子分離領域ＳＴＩは、例えば同一の工程によって一括で形成される。従って、絶縁領域ＩＳＯ１、ＩＳＯ２、及び素子分離領域ＳＴＩに埋め込まれている酸化膜は、同じ材料である。

また、メモリセルアレイ１０の構成については、その他の構成であってもよい。メモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

［１−２］製造方法
図５〜図９を用いて、絶縁領域及び素子分離領域の製造方法について説明する。図示するセル領域及び周辺領域にはそれぞれ、絶縁領域ＩＳＯ１及び素子分離領域ＳＴＩの製造工程を示している。絶縁領域ＩＳＯ２の製造工程は、絶縁領域ＩＳＯ１と同様のため、説明を省略する。

まず、図５に示すように、フォトリソグラフィ法によって、半導体基板上に形成したレジスト２７がパターニングされる。

次に、図６に示すように、異方性エッチングによって、レジスト２７をマスクとして半導体基板の表面がエッチングされる。異方性エッチングとしては、例えばＩＢＥ（Ion beam etching）、又はＲＩＥ（Reactive ion etching）等が用いられる。これにより、半導体基板の表面に溝が形成される。

次に、図７に示すように、半導体基板上に残っているレジスト２７が剥離される。

次に、図８に示すように、例えばＣＶＤ（Chemical vapor deposition）によって、酸化膜２８が半導体基板の表面を覆うように形成される。酸化膜２８は、例えばシリコン酸化膜（ＳｉＯ_２）である。

次に、図９に示すように、例えばＣＭＰ（Chemical mechanical polishing）等によって、半導体基板表面の酸化膜２８が除去され、酸化膜２８は、絶縁領域ＩＳＯ１及び素子分離領域ＳＴＩに対応する溝部分に埋め込まれた状態になる。

以上のように、絶縁領域ＩＳＯ１及び素子分離領域ＳＴＩは、同時に形成される。この後は、通常の製造工程に戻り、半導体基板上にメモリセルアレイ１０等が形成される。

［１−３］第１実施形態の効果
メモリセルが積層されている半導体記憶装置は、半導体基板に対してソース線ＣＥＬＳＲＣを接続する部分、及びウェル線ＣＰＷＥＬＬを接続する部分に対してそれぞれ、電位を固定するために、ホウ素等の１３族元素、及びヒ素等の１５族元素のイオンを注入する。

しかし、注入したイオンを活性化する熱処理によって、不純物がメモリホールＭＨの下部まで拡散し、メモリホールＭＨの最下部に位置する選択トランジスタＳＴ２の閾値電圧が変化してしまう場合がある。選択トランジスタＳＴ２の閾値電圧が変化してばらつくと、各種動作時において、同じストリングユニットＳＵ内のＮＡＮＤストリング間で、選択トランジスタＳＴ２を流れる電流量にばらつきが生じる場合がある。これにより、半導体記憶装置のデータの信頼性が低下してしまうことがある。

そこで、第１実施形態に係る半導体記憶装置１は、図４に示すように、ストリングユニットＳＵのメモリホールＭＨと不純物拡散領域ＤＩＦ１、ＤＩＦ２との間にそれぞれ、絶縁領域ＩＳＯ１、ＩＳＯ２を設けている。絶縁領域ＩＳＯ１、ＩＳＯ２は、不純物拡散領域ＤＩＦ１、ＤＩＦ２に注入したイオンを活性化する熱処理の前に形成され、この熱処理によるメモリホールＭＨ下部への不純物の拡散を抑制する。

これにより、第１実施形態に係る半導体記憶装置１は、不純物の拡散による、選択トランジスタＳＴ２の閾値電圧の変化を抑制することができ、半導体記憶装置１のデータの信頼性を向上することができる。

尚、半導体記憶装置１の構成において、絶縁領域ＩＳＯ１、ＩＳＯ２は、いずれか一方のみを形成しても良く、これに限定されない。例えば、ホウ素は拡散しやすい元素のため、ホウ素を用いた不純物拡散領域ＤＩＦ１に対応する絶縁領域ＩＳＯ１のみを形成することも有効である。

［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、絶縁領域ＩＳＯ１、ＩＳＯ２の幅が異なる。

図１０を用いて、メモリセルアレイ１０の断面構造について、第１実施形態と異なる点のみ説明する。

第２実施形態の絶縁領域ＩＳＯ１、ＩＳＯ２の幅Ｌ６はそれぞれ、第１実施形態の絶縁領域ＩＳＯ１、ＩＳＯ２の幅Ｌ３よりも大きく、絶縁領域ＩＳＯ１、ＩＳＯ２はそれぞれメモリホールＭＨの下部まで形成されている。

各ストリングユニットＳＵのメモリホールＭＨと不純物拡散領域ＤＩＦ１、ＤＩＦ２との間は、チップ面積削減のために間隔が狭い。このため、この部分に絶縁領域ＩＳＯ１、ＩＳＯ２に対応する深い溝を形成する場合、フォトリソグラフィ法の寸法ばらつき、合わせずれ等の影響を受けやすくなり、プロセス難易度が高くなってしまう。

そこで、第２実施形態に係る半導体記憶装置１は、絶縁領域ＩＳＯ１、ＩＳＯ２の幅を大きくし、メモリホールＭＨの下部に達することを許容している。これにより、フォトリソグラフィ法の寸法ばらつき、合わせずれ等の影響を低減させ、プロセス難易度を低下させることができ、製造コストを低減することができる。

尚、絶縁領域ＩＳＯ１が下部まで達しているメモリホールＭＨは使用不可になる。使用不可になるメモリホールＭＨ数を削減するため、拡散しやすいホウ素を用いた不純物拡散領域ＤＩＦ１に対応する絶縁領域ＩＳＯ１のみを形成しても良い。

また、絶縁領域ＩＳＯ１、ＩＳＯ２の幅は、異なっていても良く、例えば絶縁領域ＩＳＯ１の幅をＬ５に、絶縁領域ＩＳＯ２の幅をＬ３にそれぞれ設定しても良い。

［３］その他
上記実施形態に係る半導体記憶装置は、半導体基板≪２０、図４≫の上方に設けられた第１ワード線≪ＷＬ、図４≫と、前記第１ワード線の上方に設けられた第２ワード線≪ＷＬ、図４≫と、前記半導体基板上に設けられ、前記第１ワード線及び前記第２ワード線を通過する複数の半導体ピラー≪２４、図４≫と、前記半導体基板上に、前記複数の半導体ピラーを挟むようにそれぞれ設けられた第１プラグ≪２５、図４≫及び第２プラグ≪２６、図４≫と、を備え、前記半導体基板は、前記第１プラグ及び前記半導体ピラー間に、前記半導体基板の表面から前記第１プラグの下部よりも深く設けられた第１絶縁領域≪ＩＳＯ１、図４≫を含む。

さらに、前記第１絶縁領域は、前記半導体基板の素子分離領域≪ＳＴＩ、図４≫を構成する酸化膜と同じ材料で形成されている。

これにより、半導体記憶装置のデータの信頼性を向上することができる。

尚、実施形態は、上記第１、第２実施形態に限らず、種々の変形が可能である。例えば、上述した半導体記憶装置１の製造工程は一例であり、これに限定されない。また、以上の説明において、接続されているとは、電気的に接続されていることを示し、間に別の素子を介している場合も含まれている。

尚、上記各実施形態において、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、３．６Ｖ〜４．０Ｖのいずれかの間にしてもよい。

読み出し動作の時間（ｔＲ）としては、例えば２５μs〜３８μs、３８μs〜７０μs、７０μs〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、１４．０Ｖ〜１４．６Ｖのいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μs〜１８００μs、１８００μs〜１９００μs、１９００μs〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、１９．０Ｖ〜１９．８Ｖ、１９．８Ｖ〜２１Ｖの間であってもよい。

消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μs〜４０００μs、４０００μs〜５０００μs、４０００μs〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。

尚、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…ドライバ、１４…シーケンサ、１５…レジスタ、１６…入出力回路、２０…ｐ型ウェル領域、２１〜２３、２８、３２、３４、３５…配線層、２４…ブロック絶縁膜、２５…電荷蓄積層、２６…ゲート絶縁膜、２７…導電膜、２９、３０…不純物拡散層、３１、３３…コンタクトプラグ、メモリセルトランジスタ…ＭＴ、選択トランジスタ…ＳＴ１、ＳＴ２、ＳＴ３、セレクトゲート線…ＳＧＤ、ＳＧＳ、ワード線…ＷＬ、ソース線…ＣＥＬＳＲＣ、ウェル線…ＣＰＷＥＬＬ

Claims (7)

1. 半導体基板と、
   前記半導体基板に設けられ、導電層と絶縁層とが交互に積層された積層体と、
   前記積層体を貫通する複数のメモリホールと、
   前記メモリホールの側壁に形成され、複数の絶縁膜からなるメモリ膜と、
   前記メモリ膜よりも内側に形成され、一方の端部が前記半導体基板に接触し、他方の端部が第１方向に沿って延伸した導電線に接触する半導体ピラーと、
   前記第１方向に対する垂直方向且つ前記半導体基板の面内にある方向である第２方向に沿って延伸し、前記複数の半導体ピラーを前記第１方向に挟むようにそれぞれ設けられ、一方の端部が前記半導体基板に接触し、前記半導体基板と垂直な方向に沿って伸びる第１プラグ及び第２プラグと、
   を備え、
   前記積層体の前記導電層は、前記第２方向に沿って伸びており、
   前記半導体基板は、前記第１プラグと、前記第１方向に沿って前記第１プラグから最も近い前記半導体ピラーとの間に、前記半導体基板の表面から前記第１プラグの下部よりも深く設けられた第１絶縁領域を含むことを特徴とする半導体記憶装置。
2. 前記第１絶縁領域は、前記半導体基板の周辺回路部分に設けられた素子分離領域と同じ材料で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記半導体基板は、前記第２プラグと、前記第１方向に沿って前記第２プラグから最も近い前記半導体ピラーとの間に、前記半導体基板の表面から前記第２プラグの下部よりも深く設けられた第２絶縁領域をさらに含むことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１絶縁領域及び前記第２絶縁領域は、前記半導体基板の周辺回路部分に設けられた素子分離領域と同じ材料で形成されていることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記材料はシリコン酸化膜であることを特徴とする請求項２又は請求項４に記載の半導体記憶装置。
6. 前記半導体ピラーの下部は、前記第１プラグ及び前記第２プラグの下部よりも上方に位置していることを特徴とする請求項１に記載の半導体記憶装置。
7. 前記第１プラグが接触している前記半導体基板の表面内には、１３族元素、又は１５族元素が含まれていることを特徴とする請求項１に記載の半導体記憶装置。