KR102670947B1 - 반도체 메모리 장치, 이를 포함하는 반도체 시스템 및 전자 장치 - Google Patents

반도체 메모리 장치, 이를 포함하는 반도체 시스템 및 전자 장치 Download PDF

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Abstract

반도체 메모리 장치는 비트라인과 워드라인 사이에 연결되는 메모리 셀을 포함할 수 있다. 센싱 라인은 상기 워드라인과 캐패시터를 형성하도록 상기 워드라인과 인접하여 배치될 수 있다. 센스 앰프는 상기 센싱 라인의 전압 레벨을 감지하여 출력 신호를 생성할 수 있다.

Description

반도체 메모리 장치, 이를 포함하는 반도체 시스템 및 전자 장치 {SEMICONDUCTOR MEMORY APPARATUS, SEMICONDUCTOR SYSTEM AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 메모리 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠르고 일정한 속도로 데이터를 저장 및 출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 데이터의 저장 및 출력 속도가 느리고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 상변화 메모리 (Phase change RAM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PRAM은 칼코겐화물로 구성된 상변화 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
본 발명의 실시예는 워드라인과 캐패시터를 형성하도록 센싱 라인을 배치하고, 센싱 라인의 전압 레벨을 감지하여 상기 워드라인과 연결된 메모리 셀에 저장된 데이터를 리드하는 반도체 메모리 장치, 이를 포함하는 반도체 시스템 및 전자 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 비트라인 및 워드라인 사이에 연결되는 메모리 셀; 상기 워드라인과 캐패시터를 형성하도록 인접하여 배치되는 센싱 라인; 및 상기 센싱 라인의 전압 레벨을 감지하여 출력 신호를 생성하는 센스 앰프를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 비트라인 및 복수의 워드라인 사이에 연결되는 복수의 메모리 셀; 상기 복수의 워드라인과 캐패시터를 형성하도록 상기 워드라인과 인접하고, 상기 복수의 비트라인이 연장되는 방향과 평행하고, 상기 복수의 워드라인이 연장되는 방향과 직교하는 방향으로 연장되는 복수의 센싱 라인; 및 상기 복수의 센싱 라인과 연결되고, 상기 복수의 센싱 라인의 전압 레벨을 감지하여 출력 신호를 생성하는 센스 앰프를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 비트라인 선택 신호에 기초하여 비트라인을 선택하고, 워드라인 선택 신호에 기초하여 워드라인을 선택하여 메모리 셀을 선택하는 단계; 상기 워드라인을 제 2 전원전압으로 프리차지시키는 단계; 상기 워드라인 선택 신호의 전압 레벨을 변화시키고, 상기 워드라인을 통해 스니크 전류가 흐르게 하는 단계; 상기 비트라인을 통해 제 1 전원전압을 인가하는 단계; 및 상기 워드라인과 캐패시터를 형성하도록 상기 워드라인과 인접하게 배치된 센싱 라인의 전압 레벨을 감지하는 단계를 포함할 수 있다.
본 발명의 실시예는 반도체 메모리 장치의 정확한 리드 동작을 가능하게 하고, 리드 동작 시 소모되는 전력을 감소시키며, 인접하는 메모리 셀의 디스터번스를 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 평면도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 흐름도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 동작 중에 발생되는 스파이크 전류를 보여주는 그래프,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 사시도,
도 5는 본 발명의 실시예에 따른 반도체 시스템을 구비하는 메모리 카드를 나타낸 개략도,
도 6은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 장치를 설명하기 위한 블록도,
도 7은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 데이터 저장 장치를 나타낸 블록도,
도 8은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 시스템 블록도이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치 (100)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 메모리 장치 (100)는 메모리 셀 어레이 (110)를 포함할 수 있다. 상기 메모리 셀 어레이 (110)는 복수의 비트라인 및 복수의 워드라인을 포함할 수 있고, 상기 복수의 비트라인 및 상기 복수의 워드라인이 교차하는 지점에 연결되는 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 메모리 셀은 칼코겐화물을 포함하는 상변화 메모리 셀일 수 있다. 상기 복수의 메모리 셀은 문턱 (threshold) 이상의 전압이 상기 메모리 셀의 양 단에 인가되거나, 상기 메모리 셀을 통해 문턱 이상의 전류가 흐를 때 스냅백 (snapback)되어 턴온될 수 있다. 상기 복수의 메모리 셀은 고저항 상태 및 저저항 상태로 프로그램될 수 있다. 상기 복수의 메모리 셀은 고저항 상태로 프로그램되어 리셋 (reset) 데이터를 저장할 수 있다. 상기 복수의 메모리 셀은 저저항 상태로 프로그램되어 셋 (set) 데이터를 저장할 수 있다. 일 실시예에서, 상기 복수의 메모리 셀은 3개 이상의 저항 상태를 갖도록 프로그램되어 멀티 비트를 저장할 수도 있다.
도 1에서, 예시적으로 제 1 비트라인 (BL1), 제 2 비트라인 (BL2), 제 1 워드라인 (WL1) 및 제 2 워드라인 (WL2) 사이에 각각 연결되는 4개의 메모리 셀을 도시하였다. 제 1 메모리 셀 (111)은 상기 제 1 비트라인 (BL1) 및 제 1 워드라인 (WL2) 사이에 연결될 수 있고, 제 2 메모리 셀 (112)은 상기 제 1 비트라인 (BL1) 및 제 2 워드라인 (WL2) 사이에 연결될 수 있다. 제 3 메모리 셀 (113)은 상기 제 2 비트라인 (BL2) 및 제 1 워드라인 (WL1) 사이에 연결될 수 있고, 제 4 메모리 셀 (114)은 상기 제 2 비트라인 (BL2) 및 상기 제 2 워드라인 (WL2) 사이에 연결될 수 있다.
상기 반도체 메모리 장치 (100)는 컬럼 선택 회로 (120) 및 로우 선택 회로 (130)를 포함할 수 있다. 상기 컬럼 선택 회로 (120)는 복수의 비트라인 중 적어도 하나를 글로벌 비트라인 (GBL)과 연결할 수 있다. 상기 컬럼 선택 회로 (120)는 복수의 비트라인 선택 신호를 수신하고, 상기 복수의 비트라인 선택 신호에 기초하여 상기 복수의 비트라인 중 적어도 하나를 글로벌 비트라인 (GBL)과 연결할 수 있다. 상기 컬럼 선택 회로 (120)는 복수의 컬럼 스위치를 포함할 수 있다. 상기 복수의 컬럼 스위치는 각각 대응하는 비트라인 선택 신호를 수신하여 상기 글로벌 비트라인 (GBL)과 연결되는 비트라인을 선택할 수 있다. 도 1에서, 상기 글로벌 비트라인 (GBL)과 상기 제 1 비트라인 (BL1)을 연결하는 제 1 컬럼 스위치 (121) 및 상기 글로벌 비트라인 (GBL)과 상기 제 2 비트라인 (BL2)을 연결하는 제 2 컬럼 스위치 (122)가 도시되었으나, 상기 반도체 메모리 장치 (100)는 상기 메모리 셀 어레이 (110)가 포함하는 비트라인의 개수에 대응하는 개수의 컬럼 스위치를 구비할 수 있다.
상기 제 1 컬럼 스위치 (121)는 비트라인 선택 신호 (BLS<1>)에 기초하여 상기 글로벌 비트라인 (GBL)과 상기 제 1 비트라인 (BL1)을 연결할 수 있다. 상기 제 2 컬럼 스위치 (122)는 비트라인 선택 신호 (BLS<2>)에 기초하여 상기 글로벌 비트라인 (GBL)과 상기 제 2 비트라인 (BL2)을 연결할 수 있다. 상기 비트라인 선택 신호 (BLS<1>, BLS<2>)는 컬럼 어드레스 (column address) 신호에 기초하여 생성될 수 있다. 일 실시예에서, 상기 반도체 메모리 장치 (100)는 계층적 (hierarchical) 비트라인 구조를 가질 수 있다. 도시되지는 않았지만, 상기 컬럼 선태 회로 (120)는 로컬 (local) 컬럼 스위치 및 글로벌 컬럼 스위치 등과 같은 계층적 스위치를 포함할 수 있다. 상기 계층적 비트라인 구조에서, 상기 로컬 컬럼 스위치는 복수의 비트라인 중 하나를 로컬 비트라인과 연결하고, 상기 글로벌 컬럼 스위치는 복수의 로컬 비트라인 중 하나를 글로벌 비트라인과 연결할 수 있다.
상기 로우 선택 회로 (130)는 복수의 워드라인 중 적어도 하나를 글로벌 워드라인 (GWL)과 연결할 수 있다. 상기 로우 선택 회로 (130)는 복수의 워드라인 선택 신호를 수신하고, 상기 복수의 워드라인 선택 신호에 기초하여 상기 복수의 워드라인 중 적어도 하나를 글로벌 워드라인 (GWL)과 연결할 수 있다. 상기 로우 선택 회로 (130)는 복수의 로우 스위치를 포함할 수 있다. 상기 복수의 로우 스위치는 각각 대응하는 워드라인 선택 신호를 수신하여 상기 글로벌 워드라인 (GWL)과 연결되는 워드라인을 선택할 수 있다. 도 1에서, 상기 글로벌 워드라인 (GWL)과 상기 제 1 워드라인 (WL1)을 연결하는 제 1 로우 스위치 (131) 및 상기 글로벌 워드라인 (GWL)과 상기 제 2 워드라인 (WL2)을 연결하는 제 2 로우 스위치 (132)가 도시되었으나, 상기 반도체 메모리 장치 (100)는 상기 메모리 셀 어레이 (110)가 포함하는 워드라인의 개수에 대응하는 개수의 컬럼 스위치를 구비할 수 있다.
상기 제 1 로우 스위치 (131)는 워드라인 선택 신호 (WLS<1>)에 기초하여 상기 글로벌 워드라인 (GWL)과 상기 제 1 워드라인 (WL1)을 연결할 수 있다. 상기 제 2 로우 스위치 (132)는 워드라인 선택 신호 (WLS<2>)에 기초하여 상기 글로벌 워드라인 (GWL)과 상기 제 2 워드라인 (WL2)을 연결할 수 있다. 상기 워드라인 선택 신호 (WLS<1>, WLS<2>)는 로우 어드레스 (row address) 신호에 기초하여 생성될 수 있다. 일 실시예에서, 상기 반도체 메모리 장치 (100)는 계층적(hierarchical) 워드라인 구조를 가질 수 있다. 도시되지는 않았지만, 상기 로우 선택 회로 (130)는 로컬 (local) 로우 스위치 및 글로벌 로우 스위치 등과 같은 계층적 스위치를 포함할 수 있다. 상기 계층적 워드라인 구조에서, 상기 로컬 로우 스위치는 복수의 워드라인 중 하나를 로컬 워드라인과 연결하고, 상기 글로벌 로우 스위치는 복수의 로컬 워드라인 중 하나를 글로벌 워드라인과 연결할 수 있다.
상기 반도체 메모리 장치 (100)는 비트라인 서플라이 (140) 및 워드라인 서플라이 (150)를 포함할 수 있다. 상기 비트라인 서플라이 (140)는 상기 글로벌 비트라인 (GBL)으로 전원전압을 공급할 수 있다. 상기 비트라인 서플라이 (140)는 리드 신호 (RD) 및 라이트 신호 (WT)를 수신할 수 있다. 상기 리드 신호 (RD)는 상기 반도체 메모리 장치 (100)가 리드 동작을 수행할 때, 메모리 셀에 저장된 데이터를 리드하기 위해 생성되는 신호일 수 있다. 상기 라이트 신호 (WT)는 상기 반도체 메모리 장치 (100)가 라이트 동작을 수행할 때, 메모리 셀로 데이터를 프로그램하기 위해 생성되는 신호일 수 있다. 상기 비트라인 서플라이 (140)는 상기 리드 신호 (RD)에 기초하여 상기 글로벌 비트라인 (GBL)으로 리드 동작을 위한 전원전압을 인가할 수 있고, 상기 라이트 신호 (WT)에 기초하여 상기 글로벌 비트라인 (GBL)으로 라이트 동작을 위한 전원전압을 인가할 수 있다. 상기 비트라인 서플라이 (140)는 상기 리드 신호 (RD)에 기초하여 상기 글로벌 비트라인 (GBL) 및 선택된 비트라인으로 제 1 전원전압 (VRD1)을 인가할 수 있다. 상기 비트라인 서플라이 (140)는 상기 글로벌 비트라인 (GBL)으로 상기 제 1 전원전압 (VRD1)을 인가하여 상기 글로벌 비트라인 (GBL) 및 선택된 비트라인의 전압 레벨을 상기 제 1 전원전압 (VRD1)의 레벨로 상승시킬 수 있다.
상기 워드라인 서플라이 (150)는 상기 글로벌 워드라인 (GWL)으로 전원전압을 공급할 수 있다. 상기 워드라인 서플라이 (150)는 상기 리드 신호 (RD) 및 상기 라이트 신호 (WT)를 수신할 수 있다. 상기 워드라인 서플라이 (150)는 상기 리드 신호 (RD)에 기초하여 상기 글로벌 워드라인 (GWL)으로 리드 동작을 위한 전원전압을 인가할 수 있고, 상기 라이트 신호 (WT)에 기초하여 상기 글로벌 워드라인 (GWL)으로 라이트 동작을 위한 전원전압을 인가할 수 있다. 상기 워드라인 서플라이 (150)는 상기 리드 신호 (RD)에 기초하여 상기 글로벌 워드라인 (GWL)으로 제 2 전원전압 (VRD2)을 인가할 수 있다. 상기 제 2 전원전압 (VRD2)은 상기 제 1 전원전압 (VRD2) 보다 낮은 레벨을 가질 수 있다. 상기 워드라인 서플라이 (150)은 상기 글로벌 워드라인 및 선택된 워드라인으로 상기 제 2 전원전압 (VRD2)을 인가하여 상기 글로벌 워드라인 (GWL) 및 선택된 워드라인의 전압 레벨을 상기 제 2 전원전압 (VRD2)의 레벨로 하강시킬 수 있다. 상기 워드라인 서플라이 (150)는 상기 반도체 메모리 장치 (100)가 리드 동작 또는 라이트 동작을 수행하지 않을 때 상기 글로벌 워드라인 (GWL)으로 제 3 전원전압 (VS)을 인가할 수 있다. 상기 제 3 전원전압 (VS)은 상기 제 2 전원전압 (VRD2)보다 높은 레벨을 갖고 상기 제 1 전원전압 (VRD1)보다 낮은 레벨을 가질 수 있다. 상기 제 3 전원전압 (VS)은 예를 들어, 접지전압에 대응하는 전압 레벨을 가질 수 있다.
상기 워드라인 서플라이 (150)는 상기 리드 신호 (RD)에 기초하여 상기 제 2 전원전압 (VRD2)을 상기 글로벌 워드라인 (GWL)으로 인가하여, 상기 글로벌 워드라인 (GWL) 및 선택된 워드라인을 상기 제 2 전원전압 (VRD2)의 레벨로 프리차지시킬 수 있다. 상기 선택된 워드라인이 상기 제 2 전원전압 (VRD2)으로 프리차지된 후, 상기 반도체 메모리 장치 (100)는 상기 워드라인 선택 신호의 전압 레벨을 변화시킬 수 있다. 상기 반도체 메모리 장치 (100)는 상기 글로벌 워드라인 (GWL)과 선택된 워드라인 사이의 전도도가 감소되는 방향으로 상기 워드라인 선택 신호의 전압 레벨을 변화시킬 수 있다. 또한, 상기 선택된 워드라인이 상기 제 2 전원전압 (VRD2)으로 프리차지된 후, 상기 워드라인 서플라이 (150)는 상기 글로벌 워드라인 (GWL)을 통해 스니크 (sneak) 전류가 흐르게 할 수 있다. 상기 워드라인 서플라이 (150)는 상기 스니크 전류를 생성하는 스니크 전류원 (151)을 포함할 수 있다. 상기 스니크 전류는 상기 글로벌 워드라인 (GWL)과 워드라인이 전기적으로 도전될 수 있을 정도의 작은 양의 전류일 수 있다. 일 실시예에서, 상기 반도체 메모리 장치 (100)는 상기 선택된 워드라인이 상기 제 2 전원전압 (VRD2)으로 프리차지된 후, 상기 워드라인 선택 신호를 디스에이블시키고, 상기 글로벌 워드라인 (GWL)과 상기 선택된 워드라인의 연결을 차단시킬 수 있다. 따라서, 상기 선택된 워드라인은 플로팅될 수 있고, 상기 반도체 메모리 장치 (100)는 플로팅 방식의 리드 동작을 수행할 수 있다.
도 1에서, 상기 반도체 메모리 장치 (100)는 센싱 라인 (SL) 및 센스 앰프 (160)를 포함할 수 있다. 상기 센싱 라인 (SL)은 상기 제 1 및 제 2 워드라인 (WL1, WL2)과 인접하여 배치될 수 있다. 상기 센싱 라인 (SL)은 상기 제 1 및 제 2 워드라인 (WL1, WL2)과 캐패시터 (C)를 형성할 수 있도록 상기 제 1 및 제 2 워드라인 (WL1, WL2)과 인접하게 배치될 수 있다. 상기 센싱 라인 (SL)이 상기 제 1 및 제 2 워드라인 (WL1, WL2)과 인접하면서 상기 제 1 및 제 2 워드라인 (WL1, WL2)과 상기 센싱 라인 (SL) 사이에는 기생 캐패시터가 형성될 수 있고, 상기 기생 캐패시터는 상기 캐패시터 (C)일 수 있다. 상기 제 1 및 제 2 워드라인 (WL1, WL2)의 전압 레벨이 변화되면 상기 캐패시터 (C)를 통해 상기 센싱 라인 (SL)의 전압 레벨이 변화될 수 있다. 상기 센싱 라인 (SL)은 상기 제 1 및 제 2 비트라인 (BL1, BL2)이 연장되는 방향과 평행하고, 상기 제 1 및 제 2 워드라인 (WL1, WL2)이 연장되는 방향과 수직하는 방향으로 연장될 수 있다.
상기 센스 앰프 (160)는 상기 센싱 라인 (SL)의 전압 레벨을 감지하여 출력 신호 (OUT)를 생성할 수 있다. 상기 센스 앰프 (160)는 리드 기준전압 (VREF)을 수신할 수 있다. 상기 리드 기준전압 (VREF)은 상기 센싱 라인 (SL)의 전압 레벨 변화를 감지할 수 있는 임의의 전압 레벨을 가질 수 있다. 상기 센스 앰프 (160)는 상기 센싱 라인 (SL)의 전압 레벨과 상기 리드 기준전압 (VREF)을 비교하여 상기 출력 신호 (OUT)를 생성할 수 있다. 예를 들어, 상기 센싱 라인 (SL)의 전압 레벨이 상기 리드 기준전압 (VREF)보다 높으면, 상기 센스 앰프 (160)는 로직 하이 레벨을 갖는 출력 신호 (OUT)를 생성할 수 있다. 상기 센싱 라인 (SL)의 전압 레벨이 상기 리드 기준전압 (VREF)보다 낮으면, 상기 센스 앰프 (160)는 로직 로우 레벨을 갖는 출력 신호 (OUT)를 생성할 수 있다. 상기 센스 앰프 (160)는 상기 센싱 인에이블 신호 (SEN)가 인에이블되었을 때, 상기 센싱 라인 (SL)과 연결되어 상기 센싱 라인 (SL)의 전압 레벨을 감지할 수 있다. 상기 센싱 인에이블 신호 (SEN)는 상기 글로벌 비트라인 (GBL)을 통해 선택된 비트라인으로 상기 제 1 전원전압(VRD1)이 인가되고 소정 시간 이후에 인에이블될 수 있다. 예를 들어, 상기 센싱 인에이블 신호(SEN)는 상기 리드 신호 (RD)가 인에이블되고 소정 시간 후에 인에이블될 수 있다. 상기 소정 시간은 선택된 비트라인이 상기 제 1 전원전압(VRD1)의 레벨로 상승되어 메모리 셀의 스냅백을 발생시키기에 충분한 시간일 수 있다.
상기 반도체 메모리 장치 (100)는 센싱 스위치 (170)를 더 포함할 수 있다. 상기 센싱 스위치 (170)는 상기 센싱 인에이블 신호 (SEN)를 수신할 수 있다. 상기 센싱 스위치 (170)는 상기 센싱 인에이블 신호 (SEN)가 인에이블되었을 때, 상기 센싱 라인 (SL)을 상기 센스 앰프 (160)와 연결할 수 있다.
일반적인 반도체 메모리 장치의 센스 앰프는 글로벌 워드라인 (GWL)과 연결되고, 글로벌 워드라인 (GWL)의 전압 레벨을 감지하여 출력 신호(OUT)를 생성할 수 있다. 따라서, 상기 센스 앰프는 상기 글로벌 워드라인 (GWL)의 전압 레벨 또는 상기 글로벌 워드라인 (GWL)을 통해 흐르는 전류를 감지해야 하기 때문에 반도체 메모리 장치의 리드 동작 중에 상기 글로벌 워드라인 (GWL) 및 선택된 워드라인은 상기 제 2 전원전압 (VRD2) 레벨로 유지되어야 한다. 상기 제 1 비트라인 (BL1)과 제 1 워드라인 (WL1)이 선택되면 상기 제 1 메모리 셀(111)이 선택될 수 있고, 상기 제 1 메모리 셀 (111)은 타겟 메모리 셀이 될 수 있다. 상기 제 1 메모리 셀 (111)이 선택되었을 때, 상기 제 2 메모리 셀 (112)의 일 단은 비선택 워드라인인 제 2 워드라인 (WL2)과 연결되지만, 타 단은 선택 비트라인인 제 1 비트라인 (BL1)과 연결된다. 또한, 상기 제 3 메모리 셀 (113)의 일 단은 비선택 비트라인인 제 2 비트라인 (BL2)과 연결되지만, 타 단은 선택 워드라인인 제 1 워드라인 (WL1)과 연결된다. 공정, 전압 또는 온도 변동에 따라 메모리 셀은 다양한 임계 전압을 가질 수 있고, 선택된 비트라인과 선택된 워드라인과 연결되는 비선택 메모리 셀이 턴온되는 경우가 발생할 수 있다. 따라서, 타겟 메모리 셀과 인접하는 메모리 셀이 턴온되면서, 상기 인접하는 메모리 셀에 저장된 데이터가 유실되는 디스터번스(disturbance)가 발생될 수 있다.
이에 비해, 본 발명의 실시예에 따른 반도체 메모리 장치 (100)의 센스 앰프 (160)는 워드라인과 인접하는 센싱 라인 (SL)의 전압 레벨을 감지하여 출력 신호 (OUT)를 생성할 수 있다. 따라서, 상기 반도체 메모리 장치 (100)는 상기 글로벌 워드라인 (GWL) 및 선택된 워드라인을 제 2 전원전압 (VRD2)의 레벨로 프리차지시킨 후에 상기 워드라인 선택 신호의 전압 레벨을 변화시켜 상기 글로벌 워드라인 (GWL)과 선택된 워드라인의 전도도 (conductivity)를 감소시킬 수 있다. 상기 글로벌 워드라인 (GWL)과 선택된 워드라인의 전도도가 감소되는 경우, 타겟 메모리 셀과 인접한 메모리 셀의 디스터번스가 발생하는 것을 방지할 수 있다. 또한, 상기 글로벌 워드라인 (GWL)을 통해 스니크 전류만이 흐르도록 하여도 상기 워드라인과 인접하는 센싱 라인을 통해 메모리 셀에 저장된 데이터를 충분히 센싱할 수 있으므로, 리드 동작 중에 발생되는 스파이크(spike) 전류를 감소시키고, 리드 동작 중에 소모되는 전력을 감소시킬 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치 (100)의 동작을 보여주는 흐름도이다. 도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치 (100)의 동작을 설명하면 다음과 같다. 상기 반도체 메모리 장치 (100)의 리드 동작이 수행될 때, 컬럼 어드레스 신호 및 로우 어드레스 신호에 기초하여 상기 비트라인 선택 신호 및 상기 워드라인 선택 신호가 인에이블되어 특정 비트라인 및 특정 워드라인이 선택될 수 있다. 특정 비트라인 및 특정 워드라인이 선택되면, 특정 메모리 셀이 액세스될 수 있다 (S210). 예를 들어, 도 1에 도시된 것과 같이, 상기 제 1 컬럼 스위치 (121)는 상기 비트라인 선택 신호 (BLS<1>)에 기초하여 상기 제 1 비트라인 (BL1)을 상기 글로벌 비트라인 (GBL)과 연결하고, 상기 제 1 로우 스위치 (131)는 상기 워드라인 선택 신호 (WLS<1>)에 기초하여 상기 제 1 워드라인 (WL1)을 상기 글로벌 워드라인 (GWL)과 연결할 수 있다. 상기 제 1 비트라인 (BL1) 및 제 1 워드라인 (WL2)이 선택되면서, 상기 제 1 메모리 셀 (111)이 선택될 수 있다.
상기 워드라인 서플라이 (150)는 상기 리드 신호 (RD)에 기초하여 상기 글로벌 워드라인 (GWL)으로 상기 제 2 전원전압 (VRD2)을 인가할 수 있고, 상기 글로벌 워드라인 (GWL)을 통해 선택된 워드라인으로 상기 제 2 전원전압 (VRD2)이 인가될 수 있다 (S220). 상기 제 1 워드라인 (WL1)은 상기 글로벌 워드라인 (GWL)을 통해 상기 제 2 전원전압 (VRD2)을 인가 받을 수 있고, 상기 글로벌 워드라인 (GWL) 및 상기 제 1 워드라인 (WL1)은 상기 제 2 전원전압 (VRD2)으로 프리차지될 수 있다.
상기 글로벌 워드라인 (GWL) 및 선택된 워드라인이 프리차지되면, 상기 반도체 메모리 장치(100)는 상기 워드라인 선택 신호 (WLS<1>)의 전압 레벨을 변화시킬 수 있다 (S230). 상기 반도체 메모리 장치(100)는 상기 글로벌 워드라인 (GWL)과 상기 제 1 워드라인 (WL1) 사이의 전도도를 감소시키는 방향으로 상기 워드라인 선택 신호 (WLS<1>)의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 반도체 메모리 장치 (100)는 상기 워드라인 선택 신호 (WLS<1>)가 상기 로우 스위치 (130)를 풀리 (fully) 턴온시킬 수 있는 전압 레벨에서 상기 로우 스위치 (130)를 부분적으로 (partially) 턴온시킬 수 있는 전압 레벨로 변화시킬 수 있다. 상기 로우 스위치 (130)가 N 채널 모스 트랜지스터로 구현될 때, 상기 반도체 메모리 장치 (100)는 상기 워드라인 선택 신호 (WLS<1>)의 전압 레벨을 감소시킬 수 있다. 또한, 상기 글로벌 워드라인 (GWL) 및 제 1 워드라인 (WL1)이 프리차지되면, 상기 워드라인 서플라이 (150)는 상기 글로벌 워드라인 (GWL) 및 제 1 워드라인 (WL1)을 통해 스니크 전류가 흐르도록 할 수 있다 (S230). 일 실시예에서, 상기 반도체 메모리 장치 (100)는 상기 글로벌 워드라인 (GWL) 및 선택된 워드라인이 프리차지되면 상기 워드라인 선택 신호 (WLS<1>)를 디스에이블시킬 수 있다.
이후, 상기 비트라인 서플라이 (140)는 상기 글로벌 비트라인 (GBL)으로 제 1 전원전압 (VRD1)을 인가할 수 있고, 상기 글로벌 비트라인 (GBL)을 통해 선택된 비트라인으로 상기 제 1 전원전압 (VRD1)이 인가될 수 있다 (S240). 상기 제 1 비트라인 (BL1)은 상기 글로벌 비트라인 (GBL)을 통해 상기 제 1 전원전압 (VRD1)을 인가받을 수 있다. 상기 제 1 비트라인 (BL1)의 전압 레벨이 상기 제 1 전원전압 (VRD1)의 레벨로 상승되면, 상기 제 1 메모리 셀 (111)의 저항 상태에 따라 스냅백이 발생될 수 있다. 예를 들어, 상기 제 1 메모리 셀 (111)이 고저항 상태일 때, 상기 제 1 메모리 셀 (111)의 스냅백은 발생되지 않을 수 있고, 상기 제 1 메모리 셀 (111)은 턴온되지 않을 수 있다. 상기 제 1 메모리 셀 (111)이 저저항 상태일 때, 상기 제 1 메모리 셀 (111)의 스냅백이 발생될 수 있고, 상기 제 1 메모리 셀 (111)이 턴온될 수 있다. 상기 제 1 메모리 셀 (111)이 고저항 상태일 때, 스냅백이 발생되지 않으므로, 상기 제 1 메모리 셀 (111)을 통해 적은 양의 전류가 흐를 수 있고 상기 제 1 워드라인 (WL1)의 전압 레벨은 변화되지 않을 수 있다. 상기 제 1 메모리 셀 (111)이 저저항 상태일 때, 상기 스냅백이 발생되므로, 상기 제 1 메모리 셀 (111)을 통해 많은 양의 전류가 흐를 수 있고, 이에 따라 상기 제 1 비트라인 (BL1)으로부터 상기 제 1 메모리 셀 (111)을 통해 상기 제 1 워드라인 (찌1)으로 많은 양의 전류가 유입될 수 있다. 따라서, 상기 제 1 워드라인 (WL1)의 전압 레벨은 상승될 수 있다.
상기 제 1 비트라인 (BL1)으로 상기 제 1 전원전압 (VRD1)이 인가되고, 메모리 셀의 스냅백이 발생될 수 있는 시간이 경과하면, 상기 센싱 인에이블 신호 (SEN)가 인에이블될 수 있다. 상기 센스 앰프 (160)는 상기 센싱 인에이블 신호 (SEN)가 인에이블되었을 때 상기 센싱 라인 (SL)의 전압 레벨과 상기 리드 기준전압 (VREF)의 레벨을 비교하여 상기 출력 신호 (OUT)를 생성할 수 있다 (S250). 상기 제 1 메모리 셀 (111)이 고저항 상태일 때, 상기 제 1 워드라인 (WL1)의 전압 레벨은 변화되지 않을 수 있고, 상기 센싱 라인 (SL)의 전압 레벨도 변화되지 않을 수 있다. 따라서, 상기 센스 앰프 (160)는 상기 센싱 라인 (SL)의 전압 레벨이 상기 리드 기준전압 (VREF)의 레벨보다 낮은 것을 감지하여 로직 로우 레벨을 갖는 상기 출력 신호 (OUT)를 생성할 수 있다. 상기 센스 앰프 (160)는 상기 제 1 메모리 셀 (111)에 저장된 데이터가 리셋 데이터임을 센싱할 수 있다. 상기 제 1 메모리 셀 (111)이 저저항 상태일 때, 상기 제 1 워드라인 (WL1)의 전압 레벨은 상승될 수 있고, 상기 캐패시터 (C)를 통해 상기 센싱 라인 (SL)의 전압 레벨도 상승될 수 있다. 상기 센스 앰프 (160)는 상기 센싱 라인 (SL)의 전압 레벨이 상기 리드 기준전압 (VREF)보다 높은 것을 감지하여 로직 하이 레벨을 갖는 상기 출력 신호 (OUT)를 생성할 수 있다. 상기 센스 앰프 (160)는 상기 제 1 메모리 셀 (111)에 저장된 데이터가 셋 데이터임을 센싱할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치가 리드 동작을 수행할 때 발생되는 스파이크 전류의 양을 보여주는 그래프이다. 도 3에서, 상기 그래프의 가로 축은 시간일 수 있고, 세로 축은 전류의 양일 수 있다. 상기 그래프에서 실선은 본 발명의 실시예에 따른 반도체 메모리 장치의 리드 동작 중에 발생되는 스파이크 전류를 보여주고, 점선은 일반적인 반도체 메모리 장치의 리드 동작 중에 발생되는 스파이크 전류를 보여줄 수 있다. 센스 앰프가 글로벌 워드라인과 연결되는 구조를 갖는 반도체 메모리 장치에서는 리드 동작 중에 상기 워드라인 선택 신호의 전압 레벨이 유지되고, 상기 글로벌 워드라인을 통해 일정한 양의 전류 (Ihold)가 흐를 수 있다. 도 1에서, 상기 반도체 메모리 장치 (100)는 상기 글로벌 워드라인 (GWL) 및 제 1 워드라인 (WL1)이 상기 제 2 전원전압 (VRD2) 레벨로 프리차지되면, 상기 로우 스위치 (130)로 인가되는 워드라인 선택 신호 (WLS)의 전압 레벨을 변화시켜 상기 로우 스위치 (130)의 전도도 및/또는 상기 글로벌 워드라인 (GWL)과 상기 제 1 워드라인 (WL1) 사이의 전도도를 감소시킬 수 있다. 또한, 상기 글로벌 워드라인 (GWL) 및 상기 제 1 워드라인 (WL1)을 통해 스니크 전류 (Isneak)만 흐르도록 할 수 있다. 따라서, 상기 제 1 워드라인 (WL1)으로부터 상기 글로벌 워드라인 (GWL)으로 흐르는 전류의 양은 크게 감소될 수 있다. 메모리 셀에 문턱 전압 이상의 전압이 인가되면, 상기 메모리 셀의 스냅백이 발생되고, 스파이크 전류가 발생할 수 있다. 상기 반도체 메모리 장치 (100)는 상기 워드라인 선택 신호 (WLS)의 전압 레벨을 변화시키고, 워드라인 (WL)을 통해 스니크 전류가 흐르도록 하여 상기 메모리 셀이 턴온되었을 때 발생되는 스파이크 전류의 양을 감소시킬 수 있다. 상기 워드라인 선택 신호(WLS)의 전압 레벨을 더 낮출수록, 상기 스파이크 전류의 양은 더 감소될 수 있다. 따라서, 상기 반도체 메모리 장치 (100)가 리드 동작을 수행할 때 소모되는 전력은 크게 감소될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치 (400)의 구성을 보여주는 사시도이다. 도 4에서, 상기 반도체 메모리 장치 (400)는 복수의 비트라인, 복수의 워드라인 및 복수의 센싱 라인을 포함할 수 있다. 도 4에서, 4개의 비트라인, 4개의 워드라인 및 3개의 센싱 라인을 도시하였지만, 각 라인의 개수를 한정하려는 것은 아니다. 제 1 비트라인 (BL1), 제 2 비트라인 (BL2), 제 3 비트라인 (BL3), 및 제 4 비트라인 (BL4)은 각각 제 1 방향 (X)으로 연장되고, 제 2 방향 (Y)으로 순차적으로 배치될 수 있다. 상기 제 1 워드라인 (WL1), 제 2 워드라인 (WL2), 제 3 워드라인 (WL3), 및 제 4 워드라인 (WL4)은 제 3 방향 (Z)으로 상기 제 1 내지 제 4 비트라인 (BL1, BL2, BL3, BL4)의 하부에 배치될 수 있다. 상기 제 1 내지 제 4 워드라인 (WL1, WL2, WL3, WL4)은 각각 제 2 방향 (Y)으로 연장되고, 제 1 방향 (X)으로 순차적으로 배치될 수 있다. 상기 제 1 내지 제 4 비트라인 (BL1, BL2, BL3, BL4)과 상기 제 1 내지 제 4 워드라인 (WL1, WL2, WL3, WL4)이 교차되는 지점에서 상기 제 1 내지 제 4 비트라인 (BL1, BL2, BL3, BL4)과 상기 제 1 내지 제 4 워드라인 (WL1, WL2, WL3, WL4) 사이에 연결되는 복수의 메모리 셀 (MC)이 형성될 수 있다.
상기 제 1 센싱 라인, 제 2 센싱 라인, 및 제 3 센싱 라인 (SL1, SL2, SL3)은 제 3 방향 (Z)으로 상기 제 1 내지 제 4 워드라인 (WL1, WL2, WL3, WL4) 하부에 배치될 수 있다. 상기 제 1 내지 제 3 센싱 라인 (SL1, SL2, SL3)은 상기 제 1 내지 제 4 워드라인 (WL1, WL2, WL3, WL4)과 각각 캐패시터 (C)를 형성할 수 있도록 상기 제 1 내지 제 4 워드라인 (WL1, WL2, WL3, WL4)과 인접하여 배치될 수 있다. 상기 제 1 내지 제 3 센싱 라인 (SL1, SL2, SL3, SL4)은 상기 제 1 내지 제 4 비트라인 (BL1, BL2, BL3, BL4)이 연장되는 방향과 수평하고, 상기 제 1 내지 제 4 워드라인 (WL1, WL2, WL3, WL4)이 연장되는 방향과 수직하는 방향으로 연장될 수 있다. 상기 제 1 내지 제 3 센싱 라인 (SL1, SL2, SL3)은 상기 제 1 내지 제 4 비트라인 (BL1, BL2, BL3, BL4)과 마찬가지로, 상기 제 1 방향 (X)으로 연장되고, 상기 제 2 방향 (Y)으로 순차적으로 배치될 수 있다. 상기 센싱 라인의 개수는 상기 반도체 메모리 장치 (400)가 포함하는 비트라인의 개수보다 적을 수 있다. 상기 센싱 라인 (SL1, SL2, SL3)으로 상기 비트라인 (BL1, BL2, BL3, BL4) 및 상기 워드라인 (WL1, WL2, WL3, WL4)을 형성하는 메탈과 다른 특성의 메탈이 사용될 수 있다.
상기 제 1 내지 제 3 센싱 라인 (SL1, SL2, SL3)은 상기 제 1 내지 제 4 워드라인 (WL1, WL2, WL3, WL4)과 캐패시터 (C)를 형성하고, 상기 제 1 내지 제 4 워드라인 (WL1, WL2, WL3, WL4) 중 어느 하나의 전압 레벨이 변화되면 상기 캐패시터 (C)에 의해 상기 제 1 내지 제 3 센싱 라인 (SL1, SL2, SL3)의 전압 레벨이 변화될 수 있다.
상기 반도체 메모리 장치 (400)는 센스 앰프 (460) 및 센싱 스위치 (470)를 포함할 수 있다. 상기 센싱 스위치 (470)는 센싱 인에이블 신호 (SEN)에 기초하여 상기 제 1 내지 제 3 센싱 라인 (SL1, SL2, SL3)을 상기 센스 앰프 (460)와 연결할 수 있다. 상기 센스 앰프 (460)는 상기 제 1 내지 제 3 센싱 라인 (SL1, SL2, SL3) 중 어느 하나의 전압 레벨 변화를 감지하여 출력 신호 (OUT)를 생성할 수 있다. 상기 센스 앰프 (460)는 리드 기준전압 (VREF)을 수신하고, 상기 제 1 내지 제 3 센싱 라인 (SL1, SL2, SL3)의 전압 레벨과 상기 리드 기준전압 (VREF)을 비교하여 상기 출력 신호 (OUT)를 생성할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 시스템을 구비하는 메모리 카드를 나타낸 개략도이다. 도 5를 참조하면, 메모리 카드 시스템(4100)은 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함할 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 도 1 및 도 4에 도시된 반도체 메모리 장치(100, 400) 중 적어도 하나를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 장치를 설명하기 위한 블록도이다. 도 6을 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 도 1 및 도 4에 도시된 반도체 메모리 장치(100, 400) 중 적어도 하나를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 7 및 도 8을 참조하여 설명하기로 한다. 도 7은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 7을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 비휘발성 메모리(4318)는 도 1 및 도 4에 도시된 반도체 메모리 장치(100, 400) 중 적어도 하나를 포함할 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 비휘발성 메모리는 도 1 및 도 4에 도시된 반도체 메모리 장치(100, 400) 중 적어도 하나를 포함할 수 있다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 시스템 블록도이다. 도 8을 참조하면, 상기 전자 시스템(4400)은 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함할 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (21)

  1. 비트라인과 워드라인 사이에 연결되는 메모리 셀;
    상기 워드라인과 캐패시터를 형성하도록 상기 워드라인에 인접하여 배치되는 센싱 라인; 및
    상기 센싱 라인과 연결되고, 상기 센싱 라인의 전압 레벨을 감지하여 출력 신호를 생성하는 센스 앰프를 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    비트라인 선택 신호에 기초하여 상기 비트라인과 글로벌 비트라인을 연결하는 컬럼 스위치; 및
    상기 글로벌 비트라인으로 제 1 전원전압을 인가하는 비트라인 서플라이를 더 포함하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    워드라인 선택 신호에 기초하여 상기 워드라인과 글로벌 워드라인을 연결하는 로우 스위치; 및
    상기 글로벌 워드라인으로 제 2 전원전압을 인가하는 워드라인 서플라이를 더 포함하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 워드라인이 상기 제 2 전원전압으로 프리차지된 후, 상기 워드라인과 상기 글로벌 워드라인의 전도도를 감소시키도록 상기 워드라인 선택 신호의 전압 레벨을 변화시키는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 워드라인 서플라이는 상기 워드라인이 상기 제 2 전원전압으로 프리차지된 후 상기 워드라인을 통해 스니크 (sneak) 전류가 흐르게 하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 센스 앰프는 상기 센싱 라인의 전압 레벨을 리드 기준전압과 비교하여 상기 출력 신호를 생성하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    센싱 인에이블 신호가 인에이블되었을 때 상기 센스 앰프를 상기 센싱 라인과 연결하는 센싱 스위치를 더 포함하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 센싱 인에이블 신호는 상기 비트라인으로 상기 제 1 전원전압이 인가되고 소정 시간 이후에 인에이블되는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 센싱 라인은 상기 비트라인이 연장되는 방향과 평행하고, 상기 워드라인이 연장되는 방향과 수직하는 방향으로 연장되는 반도체 메모리 장치.
  10. 비트라인 및 복수의 워드라인 사이에 연결되는 복수의 메모리 셀;
    상기 복수의 워드라인과 각각 캐패시터를 형성하도록 상기 복수의 워드라인과 인접하게 배치되고, 상기 비트라인이 연장되는 방향과 평행하고, 상기 복수의 워드라인이 연장되는 방향과 직교하는 방향으로 연장되는 센싱 라인; 및
    상기 센싱 라인과 연결되고, 상기 센싱 라인의 전압 레벨을 감지하여 출력 신호를 생성하는 센스 앰프를 포함하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    복수의 비트라인 선택 신호에 기초하여 상기 복수의 비트라인과 글로벌 비트라인을 각각 연결하는 복수의 컬럼 스위치; 및
    상기 글로벌 비트라인으로 제 1 전원전압을 인가하는 비트라인 서플라이를 더 포함하는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    복수의 워드라인 선택 신호에 기초하여 상기 복수의 워드라인과 글로벌 워드라인을 각각 연결하는 복수의 로우 스위치; 및
    상기 글로벌 워드라인으로 제 2 전원전압을 인가하는 워드라인 서플라이를 더 포함하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    선택된 워드라인이 상기 제 2 전원전압으로 프리차지된 후, 상기 선택된 워드라인과 상기 글로벌 워드라인의 전도도를 감소시키도록 상기 선택된 워드라인과 상기 글로벌 워드라인을 연결하는 로우 스위치로 인가되는 워드라인 선택 신호의 전압 레벨을 변화시키는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    선택된 워드라인이 상기 제 2 전원전압으로 프리차지된 후, 상기 워드라인 서플라이는 상기 선택된 워드라인을 통해 스니크 (sneak) 전류가 흐르게 하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 센스 앰프는 상기 복수의 센싱 라인의 전압 레벨을 리드 기준전압과 비교하여 상기 출력 신호를 생성하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 센스 앰프는 센싱 인에이블 신호가 인에이블되었을 때 상기 센싱 라인과 연결되는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 센싱 인에이블 신호는 선택된 비트라인으로 상기 제 1 전원전압이 인가된 후 소정 시간 이후에 인에이블되는 반도체 메모리 장치.
  18. 비트라인 선택 신호에 기초하여 비트라인을 선택하고, 워드라인 선택 신호에 기초하여 워드라인을 선택하여 메모리 셀을 선택하는 단계;
    상기 워드라인을 제 2 전원전압으로 프리차지시키는 단계;
    상기 워드라인 선택 신호의 전압 레벨을 변화시키고, 상기 워드라인을 통해 스니크 전류가 흐르게 하는 단계;
    상기 비트라인으로 제 1 전원전압을 인가하는 단계; 및
    상기 워드라인과 캐패시터를 형성하도록 상기 워드라인과 인접하게 배치된 센싱 라인의 전압 레벨을 감지하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 선택하는 단계는 상기 비트라인 선택 신호에 기초하여 상기 비트라인을 글로벌 비트라인과 연결하고, 상기 워드라인 선택 신호에 기초하여 상기 워드라인을 글로벌 워드라인과 연결하는 반도체 메모리 장치의 동작 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 워드라인 선택 신호의 전압 레벨을 변화시키는 단계는 상기 워드라인 선택 신호를 수신하는 로우 스위치를 부분적으로 턴온시키도록 상기 워드라인 선택 신호의 전압 레벨을 변화시키는 반도체 메모리 장치의 동작 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 센싱 라인은 상기 비트라인이 연장되는 방향과 평행하고, 상기 워드라인이 연장되는 방향과 직교하는 방향으로 연장되는 반도체 메모리 장치의 동작 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200145320A (ko) 2019-06-21 2020-12-30 에스케이하이닉스 주식회사 리드 디스터번스를 완화시킬 수 있는 비휘발성 메모리 장치 및 이를 이용하는 시스템
KR20220003883A (ko) 2020-07-02 2022-01-11 삼성전자주식회사 비휘발성 메모리 및 비휘발성 메모리의 동작 방법
US11940831B2 (en) * 2021-12-07 2024-03-26 Infineon Technologies LLC Current generator for memory sensing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018045755A (ja) * 2016-09-09 2018-03-22 株式会社半導体エネルギー研究所 記憶装置とその動作方法、並びに半導体装置、電子部品および電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4685083A (en) * 1985-10-03 1987-08-04 Thomson Components-Mostek Corporation Improved nonvolatile memory circuit using a dual node floating gate memory cell
US6611448B2 (en) * 2001-07-30 2003-08-26 Intel Corporation Ferroelectric memory and method for reading the same
NO324029B1 (no) * 2004-09-23 2007-07-30 Thin Film Electronics Asa Lesemetode og deteksjonsanordning
KR20110064041A (ko) 2009-12-07 2011-06-15 삼성전자주식회사 워드 라인에 접속된 감지 증폭기를 포함하는 반도체 장치들
KR101614229B1 (ko) 2011-09-09 2016-04-20 인텔 코포레이션 메모리 장치에서의 경로 분리
JP2014096191A (ja) * 2012-11-09 2014-05-22 Renesas Electronics Corp 半導体記憶装置
US9142271B1 (en) * 2014-06-24 2015-09-22 Intel Corporation Reference architecture in a cross-point memory
KR20160018225A (ko) * 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 반도체 메모리 장치
ITUB20151149A1 (it) * 2015-05-27 2016-11-27 Sk Hynix Inc Memoria non volatile comprendente un blocco di controllo del rilevamento di corrente e corrispondente metodo di verifica di programmazione
KR102488583B1 (ko) * 2016-06-14 2023-01-16 에스케이하이닉스 주식회사 메모리 장치 및 이의 기준전압 설정 방법
JP6251793B1 (ja) * 2016-10-28 2017-12-20 力晶科技股▲ふん▼有限公司 半導体記憶装置
CN108700621B (zh) * 2016-11-22 2021-07-06 深圳市汇顶科技股份有限公司 电容感测电路及指纹辨识***
US10504909B2 (en) * 2017-05-10 2019-12-10 Micron Technology, Inc. Plate node configurations and operations for a memory array
US10957373B2 (en) * 2018-07-05 2021-03-23 Samsung Electronics Co., Ltd. Semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018045755A (ja) * 2016-09-09 2018-03-22 株式会社半導体エネルギー研究所 記憶装置とその動作方法、並びに半導体装置、電子部品および電子機器

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