KR20200020048A - 반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 시스템 - Google Patents

반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 시스템 Download PDF

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Abstract

반도체 메모리 장치는 메모리 뱅크, 글로벌 버퍼 어레이 및 입출력 회로를 포함할 수 있다. 상기 메모리 뱅크는 로컬 데이터 회로를 포함하고, 상기 글로벌 버퍼 어레이는 글로벌 데이터 회로를 포함할 수 있다. 상기 로컬 데이터 회로는 상기 글로벌 데이터 회로와 연결되어 동작할 수 있다. 상기 글로벌 버퍼 어레이는 상기 입출력 회로와 연결되어 동작할 수 있다. 상기 메모리 뱅크는 코어 영역에 배치될 수 있고, 상기 글로벌 버퍼 어레이 및 상기 입출력 회로는 상기 코어 영역과 분리된 페리 영역에 배치될 수 있다.

Description

반도체 메모리 장치, 이의 동작 방법 및 이를 포함하는 시스템 {SEMICONDUCTOR MEMORY APPARATUS, OPERATION METHOD THEREOF, AND SYSTEM INCLUDING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 메모리 장치 및 이를 포함하는 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠르고 일정한 속도로 데이터를 저장 및 출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 데이터의 저장 및 출력 속도가 느리고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase change RAM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PRAM은 칼코겐화물로 구성된 상변화 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
본 발명의 실시예는 복수의 메모리 뱅크와 연결되어 동작하는 글로벌 회로를 주변 영역에 배치하여 효율적인 라이트 및 리드 동작을 가능하게 하는 반도체 메모리 장치, 이의 동작 방법 및 이의 시스템을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 뱅크에 배치되고, 상기 메모리 뱅크의 메모리 셀과 뱅크 데이터 라인 사이에 연결되어 액티브 라이트 동작 및 액티브 리드 동작을 수행하는 로컬 데이터 회로; 상기 메모리 뱅크 외부에 배치되고, 상기 뱅크 데이터 라인 및 글로벌 데이터 라인 사이에서 버퍼 라이트 동작 및 버퍼 리드 동작을 수행하는 글로벌 데이터 회로; 및 상기 글로벌 데이터 라인과 연결되어 외부 장치로부터 데이터를 수신하거나 외부 장치로 데이터를 출력하는 입출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 코어 영역에 배치되고, 로컬 데이터 회로를 포함하는 메모리 뱅크; 상기 코어 영역과 분리된 페리 영역에 배치되고, 상기 로컬 데이터 회로와 각각 연결되어 동작하는 글로벌 데이터 회로를 포함하는 글로벌 버퍼 어레이; 및 상기 페리 영역에 배치되고, 상기 글로벌 버퍼 어레이와 연결되어 동작하는 입출력 회로를 포함하고, 상기 로컬 데이터 회로는 상기 메모리 뱅크와 상기 글로벌 버퍼 어레이 사이에서 액티브 라이트 동작 및 액티브 리드 동작을 수행하고, 상기 글로벌 버퍼 어레이는 상기 로컬 데이터 회로와 상기 입출력 회로 사이에서 버퍼 라이트 동작 및 버퍼 리드 동작을 수행할 수 있다.
본 발명의 실시예는 반도체 메모리 장치의 라이트 및 리드 동작 효율 및 속도를 증가시키고, 라이트 및 리드 동작에 소모되는 전력을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템 및 반도체 메모리 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 로컬 데이터 회로의 구성을 보여주는 도면,
도 3은 도 2에 도시된 라이트 데이터 선택기의 구성을 보여주는 도면,
도 4는 도 2에 도시된 라이트 모드 신호 생성기의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 글로벌 데이터 회로의 구성을 보여주는 도면,
도 6은 도 5에 도시된 리드 데이터 선택기의 구성을 보여주는 도면,
도 7은 도 5에 도시된 리드 모드 선택기의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 메모리 카드를 나타낸 개략도,
도 9는 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 장치를 설명하기 위한 블록도,
도 10은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 데이터 저장 장치를 나타낸 블록도,
도 11은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 시스템 블록도이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1) 및 반도체 메모리 장치(100)의 구성을 보여주는 도면이다. 상기 반도체 시스템(1)은 외부 장치(10) 및 반도체 메모리 장치(100)를 포함할 수 있다. 상기 외부 장치(10) 및 상기 반도체 메모리 장치(100)는 데이터 통신을 수행할 수 있다. 상기 외부 장치(10)는 상기 반도체 메모리 장치(100)가 동작하는데 필요한 다양한 제어 신호를 제공할 수 있다.
상기 외부 장치(10)는 상기 반도체 메모리 장치(100)가 다양한 동작을 수행하도록 제어하는 호스트 장치일 수 있다. 예를 들어, 상기 외부 장치(10)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러를 포함할 수 있다.
상기 반도체 메모리 장치(100)는 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 상기 반도체 메모리 장치는 DRAM (Dynamic RAM)보다 라이트 및 리드 동작 속도가 상대적으로 느린 어떠한 비휘발성 메모리 장치도 포함할 수 있다. 예를 들어, 상기 반도체 메모리 장치(100)는 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다. 상기 반도체 메모리 장치(100)는 상변화 물질로 구성된 메모리 셀을 포함하는 PRAM일 수 있다.
상기 반도체 메모리 장치(120)는 시스템 버스(11)를 통해 상기 외부 장치(10)와 연결될 수 있다. 상기 시스템 버스(11)는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 시스템 버스(11)는 커맨드 버스, 어드레스 버스, 클럭 버스 및 데이터 버스 등을 포함할 수 있다. 상기 커맨드 버스, 상기 어드레스 버스 및 상기 클럭 버스는 단방향 버스일 수 있고, 상기 데이터 버스는 양방향 버스일 수 있다. 상기 외부 장치(10)는 상기 커맨드 버스를 통해 상기 반도체 메모리 장치(100)로 커맨드 신호(CMD)를 제공하고, 상기 어드레스 버스를 통해 상기 반도체 메모리 장치(100)로 어드레스 신호(ADD)를 제공하며, 상기 클럭 버스를 통해 상기 반도체 메모리 장치(100)로 클럭 신호(CLK)를 제공할 수 있다. 상기 외부 장치(10)는 상기 데이터 버스를 통해 상기 반도체 메모리 장치(100)로 데이터(DQ)를 전송할 수 있고, 상기 데이터 버스를 통해 상기 반도체 메모리 장치(100)로부터 전송된 데이터(DQ)를 수신할 수 있다.
도 1에서, 상기 반도체 메모리 장치(100)는 코어 영역(101) 및 페리 영역(102)을 포함할 수 있다. 상기 코어 영역(101)은 데이터를 저장하기 위한 메모리 셀 어레이가 배치되는 영역일 수 있다. 상기 코어 영역(101)에는 상기 메모리 셀 어레이로 데이터를 저장시키거나 상기 메모리 셀 어에이에 저장된 데이터를 출력하는 데이터 회로가 배치될 수 있다. 또한, 상기 코어 영역(101)에는 상기 코어 영역(101)과 상기 페리 영역(102) 사이에서 데이터를 전송하기 위한 데이터 라인이 배치될 수 있다. 도 1에서, 상기 코어 영역(101)에는 복수의 메모리 뱅크가 배치될 수 있다. 예를 들어, 상기 반도체 메모리 장치(100)는 상기 코어 영역(101)에 배치되는 8개의 메모리 뱅크를 포함할 수 있다. 하지만, 상기 반도체 메모리 장치(100)가 포함하는 메모리 뱅크의 개수를 한정하려는 것은 아니며, 상기 메모리 뱅크의 개수는 8개 이하일 수도 있고, 8개 이상일 수도 있다.
상기 반도체 메모리 장치(100)는 제 1 좌 메모리 뱅크(LBK1), 제 1 우 메모리 뱅크(RBK1), 제 2 좌 메모리 뱅크(LBK2), 제 2 우 메모리 뱅크(RBK2), 제 3 좌 메모리 뱅크(LBK3), 제 3 우 메모리 뱅크(RBK3), 제 4 좌 메모리 뱅크(LBK4) 및 제 4 우 메모리 뱅크(RBK4)를 포함할 수 있다. 상기 메모리 뱅크들은 하나의 랭크로서 동작할 수도 있고, 서로 다른 랭크로 분리되어 동작할 수도 있다. 예를 들어, 상기 메모리 뱅크들은 8개의 독립적인 메모리 뱅크로 동작할 수 있다. 또한, 좌 메모리 뱅크와 우 메모리 뱅크가 하나의 메모리 뱅크로서 동작할 수도 있다. 상기 제 1 내지 제 4 좌 메모리 뱅크(LBK1, LBK2, LBK3, LBK4) 및 제 1 내지 제 4 우 메모리 뱅크(RBK1, RBK2, RBK3, RBK4)는 각각 로컬 데이터 회로(111, 112, 113, 114, 115, 116, 117, 118)를 포함할 수 있다. 상기 로컬 데이터 회로(111, 112, 113, 114, 115, 116, 117, 118)는 각각 뱅크 데이터 라인을 통해 상기 페리 영역(102)과 연결될 수 있다. 상기 뱅크 데이터 라인은 뱅크 라이트 라인 및 뱅크 리드 라인을 포함할 수 있다.
상기 페리 영역(102)은 상기 코어 영역(101)과 분리된 영역일 수 있고, 상기 코어 영역(101)의 외부의 영역일 수 있다. 상기 페리 영역(102)은 글로벌 버퍼 어레이(120) 및 입출력 회로(130)를 포함할 수 있다. 도시되지는 않았지만, 상기 페리 영역(102)에는 상기 글로벌 버퍼 어레이(120) 및 상기 입출력 회로(130) 외에 상기 반도체 메모리 장치(100)가 다양한 동작을 수행할 수 있도록 다양한 내부 회로들이 구비될 수 있다. 상기 글로벌 버퍼 어레이(120)는 예를 들어 상기 코어 영역(101)에 인접하게 배치될 수 있다. 상기 글로벌 버퍼 어레이(120)는 상기 입출력 회로(130)보다 상기 코어 영역(101)에 인접하게 배치될 수 있다. 상기 글로벌 버퍼 어레이(120)는 복수의 글로벌 데이터 회로(121, 122, 123,124, 125, 126, 127, 128)를 포함할 수 있다. 상기 글로벌 데이터 회로(121, 122, 123,124, 125, 126, 127, 128)는 상기 메모리 뱅크마다 할당될 수 있고, 상기 메모리 뱅크의 개수에 대응하는 개수가 구비될 수 있다. 상기 복수의 글로벌 데이터 회로(121, 122, 123,124, 125, 126, 127, 128)는 뱅크 데이터 라인을 통해 상기 복수의 메모리 뱅크에 구비되는 로컬 데이터 회로(111, 112, 113, 114, 115, 116, 117, 118)와 각각 연결되어 동작할 수 있다. 상기 페리 영역(102)에는 상기 글로벌 버퍼 어레이(120)와 상기 입출력 회로(130) 사이에서 데이터를 전송하는 글로벌 데이터 라인(GIO)을 더 포함할 수 있다.
상기 반도체 메모리 장치의 구성 요소의 연결관계를 더 상세하게 설명하면 다음과 같다. 상기 제 1 좌 메모리 뱅크(LBK1)의 로컬 데이터 회로(111)는 글로벌 데이터 회로(121)와 연결될 수 있다. 상기 로컬 데이터 회로(111)는 뱅크 라이트 라인(WBIO1) 및 뱅크 리드 라인(RBIO1)을 통해 상기 글로벌 데이터 회로(121)와 연결될 수 있다. 상기 로컬 데이터 회로(111)는 상기 뱅크 라이트 라인(WBIO1)을 통해 상기 글로벌 데이터 회로(121)로부터 출력된 데이터를 수신할 수 있고, 상기 뱅크 리드 라인(RBIO1)을 통해 상기 글로벌 데이터 회로(121)로 데이터를 출력할 수 있다. 상기 글로벌 데이터 회로(121)는 상기 뱅크 라이트 라인(WBIO)을 통해 상기 로컬 데이터 회로(111)로 데이터를 출력할 수 있고, 상기 뱅크 리드 라인(RBIO)을 통해 상기 로컬 데이터 회로(111)로부터 출력된 데이터를 수신할 수 있다.
상기 제 2 좌 메모리 뱅크(LBK2)의 로컬 데이터 회로(112)는 글로벌 데이터 회로(122)와 연결될 수 있다. 상기 로컬 데이터 회로(112)는 뱅크 라이트 라인(WBIO2) 및 뱅크 리드 라인(RBIO2)을 통해 상기 글로벌 데이터 회로(122)와 연결될 수 있다. 상기 로컬 데이터 회로(112)는 상기 뱅크 라이트 라인(WBIO2)을 통해 상기 글로벌 데이터 회로(122)로부터 출력된 데이터를 수신할 수 있고, 상기 뱅크 리드 라인(RBIO2)을 통해 상기 글로벌 데이터 회로(122)로 데이터를 출력할 수 있다. 상기 글로벌 데이터 회로(122)는 상기 뱅크 라이트 라인(WBIO2)을 통해 상기 로컬 데이터 회로(112)로 데이터를 출력할 수 있고, 상기 뱅크 리드 라인(RBIO2)을 통해 상기 로컬 데이터 회로(112)로부터 출력된 데이터를 수신할 수 있다.
상기 제 3 좌 메모리 뱅크(LBK3)의 로컬 데이터 회로(113)는 글로벌 데이터 회로(123)와 연결될 수 있다. 상기 로컬 데이터 회로(113)는 뱅크 라이트 라인(WBIO3) 및 뱅크 리드 라인(RBIO3)을 통해 상기 글로벌 데이터 회로(123)와 연결될 수 있다. 상기 로컬 데이터 회로(113)는 상기 뱅크 라이트 라인(WBIO3)을 통해 상기 글로벌 데이터 회로(123)로부터 출력된 데이터를 수신할 수 있고, 상기 뱅크 리드 라인(RBIO3)을 통해 상기 글로벌 데이터 회로(123)로 데이터를 출력할 수 있다. 상기 글로벌 데이터 회로(123)는 상기 뱅크 라이트 라인(WBIO3)을 통해 상기 로컬 데이터 회로(113)로 데이터를 출력할 수 있고, 상기 뱅크 리드 라인(RBIO3)을 통해 상기 로컬 데이터 회로(113)로부터 출력된 데이터를 수신할 수 있다.
상기 제 4 좌 메모리 뱅크(LBK4)의 로컬 데이터 회로(114)는 글로벌 데이터 회로(124)와 연결될 수 있다. 상기 로컬 데이터 회로(114)는 뱅크 라이트 라인(WBIO4) 및 뱅크 리드 라인(RBIO4)을 통해 상기 글로벌 데이터 회로(124)와 연결될 수 있다. 상기 로컬 데이터 회로(114)는 상기 뱅크 라이트 라인(WBIO4)을 통해 상기 글로벌 데이터 회로(124)로부터 출력된 데이터를 수신할 수 있고, 상기 뱅크 리드 라인(RBIO4)을 통해 상기 글로벌 데이터 회로(124)로 데이터를 출력할 수 있다. 상기 글로벌 데이터 회로(124)는 상기 뱅크 라이트 라인(WBIO4)을 통해 상기 로컬 데이터 회로(114)로 데이터를 출력할 수 있고, 상기 뱅크 리드 라인(RBIO4)을 통해 상기 로컬 데이터 회로(114)로부터 출력된 데이터를 수신할 수 있다.
상기 제 1 우 메모리 뱅크(RBK1)의 로컬 데이터 회로(115)는 글로벌 데이터 회로(125)와 연결될 수 있다. 상기 로컬 데이터 회로(115)는 뱅크 라이트 라인(WBIO5) 및 뱅크 리드 라인(RBIO5)을 통해 상기 글로벌 데이터 회로(125)와 연결될 수 있다. 상기 로컬 데이터 회로(115)는 상기 뱅크 라이트 라인(WBIO5)을 통해 상기 글로벌 데이터 회로(125)로부터 출력된 데이터를 수신할 수 있고, 상기 뱅크 리드 라인(RBIO5)을 통해 상기 글로벌 데이터 회로(125)로 데이터를 출력할 수 있다. 상기 글로벌 데이터 회로(125)는 상기 뱅크 라이트 라인(WBIO5)을 통해 상기 로컬 데이터 회로(115)로 데이터를 출력할 수 있고, 상기 뱅크 리드 라인(RBIO5)을 통해 상기 로컬 데이터 회로(115)로부터 출력된 데이터를 수신할 수 있다.
상기 제 2 우 메모리 뱅크(RBK2)의 로컬 데이터 회로(116)는 글로벌 데이터 회로(126)와 연결될 수 있다. 상기 로컬 데이터 회로(116)는 뱅크 라이트 라인(WBIO6) 및 뱅크 리드 라인(RBIO6)을 통해 상기 글로벌 데이터 회로(126)와 연결될 수 있다. 상기 로컬 데이터 회로(116)는 상기 뱅크 라이트 라인(WBIO6)을 통해 상기 글로벌 데이터 회로(126)로부터 출력된 데이터를 수신할 수 있고, 상기 뱅크 리드 라인(RBIO6)을 통해 상기 글로벌 데이터 회로(126)로 데이터를 출력할 수 있다. 상기 글로벌 데이터 회로(126)는 상기 뱅크 라이트 라인(WBIO6)을 통해 상기 로컬 데이터 회로(116)로 데이터를 출력할 수 있고, 상기 뱅크 리드 라인(RBIO6)을 통해 상기 로컬 데이터 회로(116)로부터 출력된 데이터를 수신할 수 있다.
상기 제 3 우 메모리 뱅크(RBK3)의 로컬 데이터 회로(117)는 글로벌 데이터 회로(127)와 연결될 수 있다. 상기 로컬 데이터 회로(117)는 뱅크 라이트 라인(WBIO7) 및 뱅크 리드 라인(RBIO7)을 통해 상기 글로벌 데이터 회로(127)와 연결될 수 있다. 상기 로컬 데이터 회로(117)는 상기 뱅크 라이트 라인(WBIO7)을 통해 상기 글로벌 데이터 회로(127)로부터 출력된 데이터를 수신할 수 있고, 상기 뱅크 리드 라인(RBIO7)을 통해 상기 글로벌 데이터 회로(127)로 데이터를 출력할 수 있다. 상기 글로벌 데이터 회로(127)는 상기 뱅크 라이트 라인(WBIO7)을 통해 상기 로컬 데이터 회로(117)로 데이터를 출력할 수 있고, 상기 뱅크 리드 라인(RBIO7)을 통해 상기 로컬 데이터 회로(117)로부터 출력된 데이터를 수신할 수 있다.
상기 제 4 우 메모리 뱅크(RBK4)의 로컬 데이터 회로(118)는 글로벌 데이터 회로(128)와 연결될 수 있다. 상기 로컬 데이터 회로(118)는 뱅크 라이트 라인(WBIO8) 및 뱅크 리드 라인(RBIO8)을 통해 상기 글로벌 데이터 회로(128)와 연결될 수 있다. 상기 로컬 데이터 회로(118)는 상기 뱅크 라이트 라인(WBIO8)을 통해 상기 글로벌 데이터 회로(128)로부터 출력된 데이터를 수신할 수 있고, 상기 뱅크 리드 라인(RBIO8)을 통해 상기 글로벌 데이터 회로(128)로 데이터를 출력할 수 있다. 상기 글로벌 데이터 회로(128)는 상기 뱅크 라이트 라인(WBIO8)을 통해 상기 로컬 데이터 회로(118)로 데이터를 출력할 수 있고, 상기 뱅크 리드 라인(RBIO8)을 통해 상기 로컬 데이터 회로(118)로부터 출력된 데이터를 수신할 수 있다.
상기 입출력 회로(130)는 시스템 버스(11)를 통해 상기 외부 장치(10)와 통신할 수 있고, 상기 반도체 메모리 장치(100)의 인터페이스 회로로 기능할 수 있다. 상기 입출력 회로(130)는 상기 글로벌 버퍼 어레이(120)와 연결되어 동작할 수 있다. 상기 입출력 회로(130)는 상기 시스템 버스(11)를 통해 상기 외부 장치(10)로부터 전송된 데이터를 상기 글로벌 데이터 라인(GIO)으로 출력하고, 상기 글로벌 데이터 라인(GIO)을 통해 전송된 데이터를 상기 시스템 버스(11)를 통해 상기 외부 장치(10)로 출력할 수 있다. 상기 시스템 버스(11)를 통해 전송되는 데이터는 직렬 데이터(serial data)일 수 있고, 상기 글로벌 데이터 라인(GIO)을 통해 전송되는 데이터는 병렬 데이터(parallel data)일 수 있다. 상기 입출력 회로(130)는 상기 직렬 데이터를 상기 병렬 데이터로 변환하는 병렬화기 및 상기 병렬 데이터를 상기 직렬 데이터로 변환하는 직렬화기를 포함할 수 있다. 상기 입출력 회로(130)는 상기 글로벌 데이터 라인(GIO)을 통해 상기 글로벌 버퍼 어레이(!20)로 데이터를 전송하거나, 상기 글로벌 버퍼 어레이(120)로부터 출력된 데이터를 수신할 수 있다.
상기 반도체 메모리 장치(100)는 액티브 라이트 (active write) 동작, 액티브 리드 (active read) 동작, 버퍼 라이트 (buffer write) 동작 및 버퍼 리드 (buffer read) 동작을 수행할 수 있다. 상기 액티브 라이트 동작, 상기 액티브 리드 동작, 상기 버퍼 라이트 동작 및 상기 버퍼 리드 동작은 상기 외부 장치(10)로부터 제공된 커맨드 신호(CMD)에 기초하여 수행될 수 있다. 상기 액티브 라이트 동작 및 상기 액티브 리드 동작은 상기 코어 영역(101)과 상기 페리 영역(102) 사이에서 수행되는 데이터 통신일 수 있다. 상기 버퍼 라이트 동작 및 상기 버퍼 리드 동작은 상기 페리 영역(102)과 상기 외부 장치(10) 사이에서 수행되는 데이터 통신일 수 있다.
상기 액티브 라이트 동작은 상기 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)와 상기 글로벌 버퍼 어레이(120) 사이에서 수행되는 라이트 동작일 수 있다. 상기 로컬 데이터 회로(111, 112, 113, 114, 115, 116, 117, 118)는 상기 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)의 메모리 셀과 뱅크 데이터 라인 사이에서 각각 상기 액티브 라이트 동작을 수행할 수 있다. 상기 반도체 메모리 장치(100)는 상기 액티브 라이트 동작을 수행시키기 위한 커맨드 신호(CMD)와 함께 상기 액티브 라이트 동작이 수행되는 메모리 뱅크와 메모리 셀을 선택하기 위한 어드레스 신호(ADD)를 수신할 수 있다. 상기 어드레스 신호(ADD)에 기초하여 액티브 라이트 동작이 수행되는 특정 메모리 뱅크의 특정 메모리 셀이 선택될 수 있다. 예를 들어, 제 1 좌 메모리 뱅크에 대한 상기 액티브 라이트 동작은 상기 로컬 데이터 회로(111)가 상기 글로벌 데이터 회로(121)로부터 상기 뱅크 라이트 라인(WBIO1)으로 전송된 데이터를 상기 제 1 좌 메모리 뱅크(LBK1)의 선택된 메모리 셀로 라이트 하는 동작일 수 있다.
상기 액티브 리드 동작은 상기 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)와 상기 글로벌 버퍼 어레이(120) 사이에서 수행되는 리드 동작일 수 있다. 상기 로컬 데이터 회로(111, 112, 113, 114, 115, 116, 117, 118)는 상기 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)의 메모리 셀과 뱅크 데이터 사이에서 각각 상기 액티브 리드 동작을 수행할 수 있다. 상기 반도체 메모리 장치(100)는 상기 액티브 리드 동작을 수행시키기 위한 커맨드 신호(CMD)와 함께 상기 액티브 리드 동작이 수행되는 메모리 뱅크와 메모리 셀을 선택하기 위한 어드레스 신호(ADD)를 수신할 수 있다. 상기 어드레스 신호(ADD)에 기초하여 액티브 리드 동작이 수행되는 특정 메모리 뱅크의 특정 메모리 셀이 선택될 수 있다. 예를 들어, 상기 제 1 좌 메모리 뱅크(LBK1)에 대한 상기 액티브 리드 동작은 상기 로컬 데이터 회로(111)가 상기 제 1 좌 메모리 뱅크(LBK1)의 선택된 메모리 셀에 저장된 데이터를 리드하고, 상기 리드된 데이터를 상기 뱅크 리드 라인(RBIO1)을 통해 상기 글로벌 데이터 회로(122)로 전송하는 동작일 수 있다.
상기 버퍼 라이트 동작은 상기 글로벌 버퍼 어레이(120)와 상기 입출력 회로(130) 사이에서 수행되는 라이트 동작일 수 있다. 상기 글로벌 버퍼(120)의 글로벌 데이터 회로(121, 122, 123, 124, 125, 126, 127, 128)는 상기 뱅크 데이터 라인 및 상기 글로벌 데이터 라인(GIO) 사이에서 버퍼 라이트 동작을 수행할 수 있다. 상기 반도체 메모리 장치(100)는 상기 버퍼 라이트 동작을 수행시키기 위한 커맨드 신호(CMD)와 함께 상기 버퍼 라이트 동작이 수행되는 메모리 뱅크를 선택하기 위한 어드레스 신호(ADD)를 수신할 수 있다. 상기 어드레스 신호(ADD)에 기초하여 상기 글로벌 버퍼 어레이(120)의 복수의 글로벌 데이터 회로(121, 122, 123, 124, 125, 126, 127, 128) 중 선택된 메모리 뱅크와 연결되는 특정 글로벌 데이터 회로가 상기 버퍼 라이트 동작을 수행할 수 있다. 예를 들어, 상기 제 1 좌 메모리 뱅크에 대한 버퍼 라이트 동작은 상기 글로벌 데이터 회로(121)가 상기 입출력 회로(130)로부터 상기 글로벌 데이터 라인(GIO)을 통해 전송된 데이터를 상기 뱅크 라이트 라인(WBIO1)으로 전송하는 동작일 수 있다. 상기 글로벌 데이터 회로(121)는 상기 글로벌 데이터 라인(GIO)을 통해 전송된 데이터를 래치하여 저장할 수 있다.
상기 버퍼 리드 동작은 상기 글로벌 버퍼 어레이(120)와 상기 입출력 회로(130) 사이에서 수행되는 리드 동작일 수 있다. 상기 글로벌 버퍼(120)의 글로벌 데이터 회로(121, 122, 123, 124, 125, 126, 127, 128)는 상기 뱅크 데이터 라인 및 상기 글로벌 데이터 라인(GIO) 사이에서 버퍼 리드 동작을 수행할 수 있다. 상기 반도체 메모리 장치(100)는 상기 버퍼 리드 동작을 수행시키기 위한 커맨드 신호(CMD)와 함께 상기 버퍼 리드 동작이 수행되는 메모리 뱅크를 선택하기 위한 어드레스 신호(ADD)를 수신할 수 있다. 상기 어드레스 신호(ADD)에 기초하여 상기 글로벌 버퍼 어레이(120)의 복수의 글로벌 데이터 회로(121, 122, 123, 124, 125, 126, 127, 128) 중 선택된 메모리 뱅크와 연결되는 특정 글로벌 데이터 회로가 상기 버퍼 리드 동작을 수행할 수 있다. 예를 들어, 상기 제 1 좌 메모리 뱅크(LBK1)에 대한 버퍼 리드 동작은 상기 글로벌 데이터 회로(121)가 상기 로컬 데이터 회로(111)로부터 상기 뱅크 리드 라인(RBIO)을 통해 전송된 데이터를 상기 글로벌 데이터 라인(GIO)을 통해 상기 입출력 회로(130)로 전송하는 동작일 수 있다. 상기 글로벌 데이터 회로(121)는 상기 뱅크 리드 라인(RBIO1)을 통해 전송된 데이터를 래치하여 저장할 수 있다.
상기 반도체 메모리 장치(100)는 상기 액티브 라이트 동작 및 상기 액티브 리드 동작과, 상기 버퍼 라이트 동작 및 상기 버퍼 리드 동작을 개별적으로 수행할 수 있다. 상기 액티브 라이트 동작 및 상기 액티브 리드 동작이 상기 버퍼 라이트 동작 및 상기 버퍼 리드 동작과 별도로 수행될 때, 상기 반도체 메모리 장치의 동작 속도 및 효율이 증가될 수 있다. PRAM을 포함하는 비휘발성 메모리 장치가 메모리 셀로 데이터를 라이트하거나 메모리 셀에 저장된 데이터를 리드하는 필요한 시간은 DRAM과 비교할 때 상대적으로 길 수 있다. 따라서, 상기 반도체 메모리 장치(100)는 버퍼 라이트 동작 및 버퍼 리드 동작을 수행하여 상기 반도체 메모리 장치(100)가 상기 외부 장치(10)와 빠른 속도록 데이터 통신을 수행할 수 있도록 한다. 또한, 상기 반도체 메모리 장치(100)는 상기 버퍼 라이트 동작 및 상기 버퍼 리드 동작과 별도록 상기 액티브 라이트 동작 및 상기 액티브 리드 동작을 수행하여 복수의 메모리 뱅크와 인터리브드(interleaved) 라이트 및 리드 동작 수행을 가능하게 할 수 있다. 또한, 상기 버퍼 라이트 동작 및 상기 버퍼 리드 동작이 수행되는 것과 병렬적으로 상기 액티브 라이트 동작 및 상기 액티브 리드 동작을 수행하여 메모리 셀에 데이터를 라이트하거나 메모리 셀에 저장된 데이터를 리드하는 시간을 감소시키고, 라이트 및 리드 동작의 효율을 증가시킬 수 있다.
상기 로컬 데이터 회로(111, 112, 113, 114, 115, 116, 117, 118)는 상기 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)에 대한 액티브 라이트 동작 중에 상기 뱅크 라이트 라인(WBIO1, WBIO2, WBIO3, WBIO4, WBIO5, WBIO6, WBIO7, WBIO8) 및 뱅크 리드 라인(RBIO1, RBIO2, RBIO3, RBIO4, RBIO5, RBIO6, RBIO7, RBIO8) 상의 데이터에 각각 기초하여 상기 복수의 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)의 메모리 셀로 데이터를 각각 라이트할 수 있다. 상기 로컬 회로(111, 112, 113, 114, 115, 116, 117, 118)는 상기 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)에 대한 액티브 리드 동작 중에 상기 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)의 메모리 셀에 저장된 데이터를 각각 리드하여 상기 뱅크 리드 라인(RBIO1, RBIO2, RBIO3, RBIO4, RBIO5, RBIO6, RBIO7, RBIO8)으로 각각 출력할 수 있다.
상기 글로벌 데이터 회로(121, 122, 123, 124, 125, 126, 127, 128)는 상기 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)에 대한 버퍼 라이트 동작 중에 상기 글로벌 데이터 라인(GIO)을 통해 전송된 데이터를 상기 뱅크 라이트 라인(WBIO1, WBIO2, WBIO3, WBIO4, WBIO5, WBIO6, WBIO7, WBIO8)을 통해 상기 로컬 데이터 회로(111, 112, 113, 114, 115, 116, 117, 118)로 각각 출력할 수 있다. 상기 글로벌 데이터 회로(121, 122, 123, 124, 125, 126, 127, 128)는 상기 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)에 대한 버퍼 리드 동작 중에 상기 뱅크 라이트 라인(WBIO1, WBIO2, WBIO3, WBIO4, WBIO5, WBIO6, WBIO7, WBIO8) 및 상기 뱅크 리드 라인(RBIO1, RBIO2, RBIO3, RBIO4, RBIO5, RBIO6, RBIO7, RBIO8) 상의 데이터에 기초하여 상기 글로벌 데이터 라인(GIO)으로 데이터를 각각 출력할 수 있다.
상기 반도체 메모리 장치(100)의 보다 구체적인 동작 설명을 위해, 제 1 좌 메모리 뱅크(LBK1)의 로컬 데이터 회로(111)와 상기 로컬 데이터 회로(111)와 연결되는 상기 글로벌 데이터 회로(121)의 동작을 대표적으로 설명하기로 한다. 상기 반도체 메모리 장치(100)는 다양한 순서로 상기 제 1 좌 메모리 뱅크(LBK1)에 대한 상기 액티브 라이트 동작, 상기 액티브 리드 동작, 상기 버퍼 라이트 동작 및 상기 버퍼 리드 동작을 수행할 수 있다. 상기 반도체 메모리 장치(100)가 상기 제 1 좌 메모리 뱅크(LBK1)에 대해 버퍼 라이트 동작을 수행한 후 액티브 라이트 동작을 수행할 때, 상기 글로벌 데이터 회로(121)의 라이트 동작이 수행된 이후에, 상기 로컬 데이터 회로(111)의 라이트 동작이 수행될 수 있다. 상기 버퍼 라이트 동작 중에 상기 글로벌 데이터 회로(121)는 상기 입출력 회로(130)를 통해 상기 외부 장치(10)로부터 전송된 데이터를 상기 글로벌 데이터 라인(GIO)을 통해 수신하고, 상기 글로벌 데이터 라인(GIO)을 통해 수신된 데이터를 상기 뱅크 라이트 라인(WBIO1)으로 출력할 수 있다. 상기 액티브 라이트 동작 중에 상기 로컬 데이터 회로(111)는 상기 글로벌 데이터 회로(121)로부터 상기 뱅크 라이트 라인(WBIO1)을 통해 전송된 데이터에 기초하여 상기 제 1 좌 메모리 뱅크(LBK1)의 메모리 셀에 데이터를 라이트할 수 있다. 상기 로컬 데이터 회로(111)는 상기 액티브 라이트 동작 이전에 버퍼 라이트 동작이 수행되었을 때, 상기 뱅크 라이트 라인(WBIO) 상의 데이터에 기초하여 상기 메모리 셀에 데이터를 라이트할 수 있다.
상기 반도체 메모리 장치(100)가 상기 제 1 좌 메모리 뱅크(LBK1)에 대해 액티브 리드 동작을 수행한 후, 상기 액티브 라이트 동작을 수행할 때, 상기 로컬 데이터 회로는 상기 뱅크 상기 액티브 리드 동작 중에 상기 로컬 데이터 회로(111)는 상기 제 1 좌 메모리 뱅크(LBK1)의 선택된 메모리 셀에 저장된 데이터를 리드하여 상기 뱅크 리드 라인(RBIO)으로 출력할 수 있다. 상기 액티브 라이트 동작 중에 상기 로컬 데이터 회로(111)는 상기 액티브 라이트 동작 중에 상기 뱅크 라이트 라인(WBIO1) 상의 데이터 대신 상기 뱅크 리드 라인(RBIO1) 상의 데이터를 상기 액티브 리드 동작 중에 선택된 메모리 셀 또는 다른 메모리 셀로 라이트 할 수 있다. 상기 액티브 라이트 동작을 수행시키기 위해 상기 외부 장치(10)로부터 수신된 어드레스 신호(ADD)에 기초하여 상기 액티브 리드 동작 중에 선택된 메모리 셀이 다시 선택될 수도 있고, 다른 메모리 셀이 선택될 수도 있다. 상기 로컬 데이터 회로(111)는 액티브 라이트 동작 이전에 액티브 리드 동작이 수행되었을 때, 상기 뱅크 리드 라인(RBIO) 상의 데이터에 기초하여 상기 메모리 셀에 데이터를 라이트할 수 있다.
상기 반도체 메모리 장치(100)가 상기 제 1 좌 메모리 뱅크(LBK1)에 대해 액티브 리드 동작을 수행한 후 버퍼 리드 동작을 수행할 때, 상기 로컬 데이터 회로(111)의 리드 동작이 수행된 이후에, 상기 글로벌 데이터 회로(121)의 리드 동작이 수행될 수 있다. 상기 액티브 리드 동작 중에 상기 로컬 데이터 회로(111)는 상기 제 1 좌 메모리 뱅크(LBK1)의 메모리 셀에 저장된 데이터를 리드하고, 리드된 데이터를 상기 뱅크 리드 라인(RBIO1)으로 출력할 수 있다. 상기 버퍼 리드 동작 중에 상기 글로벌 데이터 회로(121)는 상기 뱅크 리드 라인(RBIO1)을 통해 수신된 데이터에 기초하여 상기 글로벌 데이터 라인(GIO)으로 데이터를 출력할 수 있다. 상기 입출력 회로(130)는 상기 글로벌 데이터 라인(GIO)을 통해 전송된 데이터를 상기 시스템 버스(11)를 통해 상기 외부 장치(10)로 출력할 수 있다. 상기 글로벌 데이터 회로(121)는 상기 버퍼 리드 동작 이전에 상기 액티브 리드 동작이 수행되었을 때, 상기 뱅크 리드 라인(RBIO) 상의 데이터에 기초하여 상기 글로벌 데이터 라인(GIO)으로 데이터를 출력할 수 있다.
상기 반도체 메모리 장치(100)가 상기 제 1 좌 메모리 뱅크에 대해 버퍼 라이트 동작을 수행한 후, 상기 버퍼 리드 동작을 수행할 때, 상기 글로벌 데이터 회로(121)의 라이트 동작이 수행된 이후에, 상기 글로벌 데이터 회로(121)의 리드 동작이 수행될 수 있다. 상기 버퍼 라이트 동작 중에 상기 글로벌 데이터 회로(121)는 상기 입출력 회로(130)로부터 상기 글로벌 데이터 라인(GIO)을 통해 전송된 데이터를 상기 뱅크 라이트 라인(WBIO1)으로 출력할 수 있다. 상기 버퍼 리드 동작 중에 상기 글로벌 데이터 회로(121)는 상기 뱅크 리드 라인(RBIO1) 상의 데이터 대신 상기 뱅크 라이트 라인(WBIO1) 상의 데이터를 상기 글로벌 입출력 라인(GIO)을 통해 상기 입출력 회로(130)로 출력할 수 있고, 상기 입출력 회로(130)는 상기 글로벌 데이터 라인(GIO)을 통해 전송된 데이터를 상기 시스템 버스(11)를 통해 상기 외부 장치(10)로 출력할 수 있다. 상기 글로벌 데이터 회로(121)는 상기 버퍼 리드 동작 이전에 상기 버퍼 라이트 동작이 수행되었을 때, 상기 뱅크 라이트 라인(WBIO) 상의 데이터에 기초하여 상기 글로벌 데이터 라인(GIO)으로 데이터를 출력할 수 있다.
상기 반도체 메모리 장치(100)가 제 1 좌 메모리 뱅크(LBK1)의 선택된 메모리 셀에 대해 액티브 리드 동작을 수행하면 상기 로컬 데이터 회로(111)는 상기 선택된 메모리 셀에 저장된 데이터를 상기 뱅크 리드 라인(RBIO1)으로 출력할 수 있다. 이 후, 상기 제 1 좌 메모리 뱅크(LBK1)의 상기 선택된 메모리 셀에 대해 액티브 라이트 동작이 수행되면 상기 로컬 데이터 회로(111)는 상기 뱅크 리드 라인(RBIO1) 상의 데이터와 상기 뱅크 라이트 라인(WBIO1) 상의 데이터를 비교하는 동작을 수행할 수 있다. 상기 뱅크 라이트 라인(WBIO1) 상의 데이터는 이전에 수행된 버퍼 라이트 동작에 의해 상기 글로벌 데이터 회로(121)로부터 출력된 데이터일 수 있다. 상기 로컬 데이터 회로(111)는 상기 뱅크 리드 라인(RBIO1) 상의 데이터와 상기 뱅크 라이트 라인(WBIO1) 상의 데이터가 상이할 때, 상기 뱅크 라이트 라인(WBIO1) 상의 데이터를 상기 선택된 메모리 셀로 라이트할 수 있다. 상기 로컬 데이터 회로(111)는 상기 뱅크 리드 라인(RBIO1) 상의 데이터와 상기 뱅크 라이트 라인(WBIO1) 상의 데이터가 동일할 때, 상기 선택된 메모리 셀에 대한 라이트 동작을 수행하지 않을 수 있다.
도 2는 본 발명의 실시예에 따른 로컬 데이터 회로(200)의 구성을 보여주는 도면이다. 상기 로컬 데이터 회로(200)는 도 1에 도시된 복수의 메모리 뱅크(LBK1, LBK2, LBK3, LBK4, RBK1, RBK2, RBK3, RBK4)에 구비되는 로컬 데이터 회로111, 112, 113, 114, 115, 116, 117, 118)로 각각 적용될 수 있다. 도 2에서, 상기 로컬 데이터 회로(111)는 라이트 드라이버(210), 센스 앰프(220) 및 라이트 데이터 선택기(230)를 포함할 수 있다. 상기 라이트 드라이버(210)는 액티브 라이트 동작 중에 상기 라이트 드라이버(210)와 연결되는 메모리 셀에 대한 라이트 동작을 수행할 수 있다. 상기 메모리 셀은 비트라인, 글로벌 비트라인, 워드라인 또는 글로벌 워드라인과 같은 액세스 라인을 통해 상기 라이트 드라이버(210)와 연결될 수 있다. 상기 라이트 드라이버(210)는 액티브 라이트 신호(AWT) 및 라이트 선택 데이터(WSD)에 기초하여 라이트 동작을 수행할 수 있다. 상기 액티브 라이트 신호(AWT)는 상기 액티브 라이트 동작을 수행시키기 위한 커맨드 신호(CMD)에 기초하여 생성될 수 있다. 상기 라이트 드라이버(210)는 상기 액티브 라이트 신호(AWT)가 인에이블되었을 때 상기 라이트 선택 데이터(WSD)를 상기 메모리 셀로 라이트할 수 있다.
상기 센스 앰프(220)는 액티브 리드 동작 중에 상기 센스 앰프(220)와 연결되는 메모리 셀에 대한 리드 동작을 수행할 수 있다. 상기 메모리 셀은 비트라인, 글로벌 비트라인, 워드라인 또는 글로벌 워드라인과 같은 액세스 라인을 통해 상기 센스 앰프(220)와 연결될 수 있다. 상기 센스 앰프(220)는 액티브 리드 신호(ARD)에 기초하여 리드 동작을 수행할 수 있다. 상기 액티브 리드 신호(ARD)는 상기 액티브 리드 동작을 수행시키기 위한 커맨드 신호(CMD)에 기초하여 생성될 수 있다. 상기 센스 앰프(220)는 상기 뱅크 리드 라인(RBIO)과 연결될 수 있다. 상기 센스 앰프(220)는 상기 액티브 리드 신호(ARD)가 인에이블되었을 때 상기 메모리 셀에 저장된 데이터를 리드하고, 리드된 데이터를 상기 뱅크 리드 라인(RBIO)으로 출력할 수 있다.
상기 라이트 데이터 선택기(230)는 상기 뱅크 라이트 라인(WBIO) 및 상기 뱅크 리드 라인(RBIO)과 연결될 수 있다. 상기 라이트 데이터 선택기(230)는 라이트 모드 신호(WTM)를 수신하고, 상기 라이트 모드 신호(WTM)에 기초하여 상기 뱅크 라이트 라인(WBIO)의 데이터 및 상기 뱅크 리드 라인(RBIO)의 데이터 중 하나를 상기 라이트 선택 데이터(WSD)로 출력할 수 있다. 상기 라이트 모드 신호(WTM)는 반도체 메모리 장치(100)가 수행하는 동작에 기초하여 생성되는 플래그 신호일 수 있다. 예를 들어, 상기 액티브 라이트 동작 이전에 버퍼 라이트 동작이 수행된 경우, 상기 라이트 모드 신호(WTM)는 제 1 레벨을 가질 수 있다. 상기 액티브 라이트 동작 이전에 액티브 리드 동작이 수행된 경우, 상기 라이트 모드 신호(WTM)는 제 2 레벨을 가질 수 있다. 상기 라이트 데이터 선택기(230)는 상기 라이트 모드 신호(WTM)가 제 1 레벨일 때, 상기 뱅크 라이트 라인(WBIO) 상의 데이터를 상기 라이트 선택 데이터(WSD)로 출력할 수 있다. 상기 라이트 데이터 선택기(230)는 상기 라이트 모드 신호(WTM)가 제 2 레벨일 때, 상기 뱅크 리드 라인(RBIO) 상의 데이터를 상기 라이트 선택 데이터(WSD)로 출력할 수 있다.
도 2에서, 상기 로컬 데이터 회로(200)는 비교기(240)를 더 포함할 수 있다. 상기 비교기(240)는 상기 뱅크 라이트 라인(WBIO) 및 상기 뱅크 리드 라인(RBIO)과 연결될 수 있다. 상기 비교기(240)는 어드레스 플래그(SADD)를 수신하여 라이트 드라이버 오프 신호(WOFF)를 생성할 수 있다. 상기 어드레스 플래그(SADD)는 특정 메모리 셀에 대한 액티브 라이트 동작이 수행되기 전에 상기 특정 메모리 셀에 대한 액티브 리드 동작이 수행되었을 때, 제 1 레벨을 가질 수 있다. 즉, 상기 액티브 라이트 동작에서 이전에 액티브 리드 동작이 수행된 메모리 셀과 동일한 메모리 셀이 다시 선택되었을 때 상기 어드레스 플래그(SADD)는 상기 제 1 레벨을 가질 수 있다. 상기 어드레스 플래그(SADD)는 상기 특정 메모리 셀에 대한 액티브 라이트 동작이 수행되기 전에 다른 메모리 셀에 대한 액티브 리드 동작이 수행되었을 때 제 2 레벨을 가질 수 있다.
상기 비교기(240)는 상기 어드레스 플래그(SADD)가 제 2 레벨일 때 비활성화될 수 있다. 상기 비교기(SADD)는 상기 어드레스 플래그가 제 1 레벨일 때 상기 뱅크 라이트 라인(WBIO) 상의 데이터와 상기 뱅크 리드 라인(RBIO) 상의 데이터를 비교할 수 있다. 상기 비교기(240)는 상기 뱅크 라이트 라인(WBIO) 상의 데이터와 상기 뱅크 리드 라인(RBIO) 상의 데이터가 상이할 때 상기 라이트 드라이버 오프 신호(WOFF)를 디스에이블시킬 수 있다. 상기 라이트 드라이버(210)는 상기 뱅크 라이트 라인(WBIO) 상의 데이터에 기초하여 출력된 라이트 선택 데이터(WSD)를 메모리 셀로 라이트할 것이다. 상기 비교기(240)는 상기 뱅크 라이트 라인(WBIO) 상의 데이터와 상기 뱅크 리드 라인(RBIO) 상의 데이터가 동일할 때 상기 라이트 드라이버 오프 신호(WOFF)를 인에이블시킬 수 있다. 상기 라이트 드라이버 오프 신호(WOFF)가 인에이블되었을 때, 상기 라이트 드라이버(210)는 비활성화될 수 있고 라이트 동작을 수행하지 않을 수 있다.
상기 로컬 데이터 회로(200)는 제 1 래치(250)및 제 2 래치(260)를 더 포함할 수 있다. 상기 제 1 래치(250)는 상기 뱅크 라이트 라인(WBIO)에 연결될 수 있다. 상기 제 1 래치(250)는 상기 뱅크 라이트 라인(WBIO)을 통해 전송되는 데이터를 래치하여 저장할 수 있다. 상기 제 2 래치(260)는 상기 뱅크 리드 라인(RBIO)에 연결될 수 있다. 상기 제 2 래치(260)는 상기 뱅크 리드 라인(RBIO)을 통해 전송되는 데이터를 래치하여 저장할 수 있다.
상기 로컬 데이터 회로(200)는 라이트 모드 신호 생성기(270)를 더 포함할 수 있다. 상기 라이트 모드 신호 생성기(270)는 버퍼 라이트 신호(BWT) 및 상기 액티브 리드 신호(ARD)를 수신하여 상기 라이트 모드 신호(WTM)를 생성할 수 있다. 상기 버퍼 라이트 신호(BWT)는 상기 버퍼 라이트 동작을 수행시키기 위한 커맨드 신호(CMD)에 기초하여 생성될 수 있다. 상기 라이트 모드 신호 생성기(270)는 상기 버퍼 라이트 신호(BWT)가 인에이블되었을 때, 상기 라이트 모드 신호(WTM)를 제 1 레벨로 변화시키고, 상기 라이트 모드 신호(WTM)의 전압 레벨을 유지시킬 수 있다. 상기 라이트 모드 신호 생성기(270)는 상기 액티브 리드 신호(ARD)가 인에이블되었을 때, 상기 라이트 모드 신호(WTM)를 제 2 레벨로 변화시키고, 상기 라이트 모드 신호(WTM)의 전압 레벨을 유지시킬 수 있다.
도 3은 도 2에 도시된 라이트 데이터 선택기(230)의 구성을 보여주는 도면이다. 도 3에서, 상기 라이트 데이터 선택기(230)는 제 1 패스 게이트(310) 및 제 2 패스 게이트(320)를 포함할 수 있다. 상기 제 1 패스 게이트(310)는 상기 라이트 모드 신호(WTM)를 수신하고, 상기 라이트 모드 신호(WTM)에 기초하여 상기 뱅크 라이트 라인(WBIO)을 출력 노드(331)와 연결할 수 있다. 상기 제 1 패스 게이트(310)는 상기 라이트 모드 신호(WTM)가 제 1 레벨이고 상기 라이트 모드 신호의 상보 신호(WTMB)가 제 2 레벨일 때 턴온될 수 있고, 상기 뱅크 라이트 라인(WBIO)과 상기 출력 노드(331)를 연결하여 상기 뱅크 라이트 라인(WBIO)의 데이터를 상기 라이트 선택 데이터(WSD)로 출력할 수 있다. 상기 제 1 레벨은 로우 레벨일 수 있고, 상기 제 2 레벨은 하이 레벨일 수 있다. 상기 제 2 패스 게이트(320)는 상기 라이트 모드 신호(WTM)를 수신하고, 상기 라이트 모드 신호(WTM)에 기초하여 상기 뱅크 리드 라인(RBIO)을 상기 출력 노드(331)와 연결할 수 있다. 상기 제 2 패스 게이트(320)는 상기 라이트 모드 신호(WTM)가 제 2 레벨이고 상기 라이트 모드 신호의 상보 신호(WTMB)가 제 1 레벨일 때 턴온될 수 있고, 상기 뱅크 리드 라인(RBIO)과 상기 출력 노드(331)를 연결하여 상기 뱅크 리드 라인(RBIO)의 데이터를 상기 라이트 선택 데이터(WSD)로 출력할 수 있다.
도 4는 도 2에 도시된 라이트 모드 신호 생성기(270)의 구성을 보여주는 도면이다. 도 4에서, 상기 라이트 모드 신호 생성기(270)는 인버터(410), 제 1 트랜지스터(420), 제 2 트랜지스터(430) 및 래치(450)를 포함할 수 있다. 상기 인버터(410)는 상기 버퍼 라이트 신호(BWT)를 반전시켜 출력할 수 있다. 상기 제 1 트랜지스터(420)는 예를 들어, P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(420)는 게이트로 상기 인버터(410)의 출력을 수신하고, 소스가 전원 전압(VDD) 단자와 연결되며, 드레인이 노드(441)와 연결될 수 있다. 상기 제 1 트랜지스터(420)는 상기 버퍼 라이트 신호(WTM)가 하이 레벨로 인에이블되었을 때, 상기 노드(441)를 상기 전원 전압(VDD)으로 구동할 수 있다. 상기 제 2 트랜지스터(430)는 예를 들어, N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(430)는 게이트로 상기 액티브 리드 신호(ARD)를 수신하고, 드레인이 상기 노드(441)와 연결되며, 소스가 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 2 트랜지스터(430)는 상기 액티브 리드 신호(ARD)가 하이 레벨로 인에이블되었을 때, 상기 노드(441)를 상기 접지전압(VSS)으로 구동할 수 있다. 상기 래치(450)는 상기 노드(411)의 전압 레벨을 반전시켜 상기 라이트 모드 신호(WTM)를 생성하고, 상기 라이트 모드 신호(WTM)의 레벨을 유지시킬 수 있다.
도 5는 본 발명의 실시예에 따른 글로벌 데이터 회로(500)의 구성을 보여주는 도면이다. 상기 글로벌 데이터 회로(500)는 도 1에 도시된 복수의 글로벌 데이터 회로(121, 122, 123, 124, 125, 126, 127, 128)로 각각 적용될 수 있다. 도 5에서, 상기 글로벌 데이터 회로(500)는 라이트 래치(510), 리드 래치(520) 및 리드 데이터 선택기(530)를 포함할 수 있다. 상기 라이트 래치(510)는 버퍼 라이트 신호(BWT)에 기초하여 상기 글로벌 데이터 라인(GIO)을 통해 전송된 데이터를 래치하고, 래치된 데이터를 상기 뱅크 라이트 라인(WBIO)으로 출력할 수 있다. 상기 라이트 래치(510)는 버퍼 라이트 스트로브 신호(BWTS)를 수신할 수 있다. 상기 라이트 래치(510)는 상기 버퍼 라이트 스트로브 신호(BWTS)에 기초하여 상기 글로벌 데이터 라인(GIO)을 통해 전송된 데이터를 스트로빙하고, 스트로빙된 데이터를 래치할 수 있다. 상기 버퍼 라이트 스트로브 신호(BWTS)는 상기 버퍼 라이트 신호(BWT)에 기초하여 생성되는 펄스 신호일 수 있다.
상기 리드 래치(520)는 버퍼 리드 신호(BRD)에 기초하여 리드 선택 데이터(RSD)를 래치하고, 래치된 데이터를 상기 글로벌 데이터 라인(GIO)으로 출력할 수 있다. 상기 버퍼 리드 신호(BRD)는 상기 버퍼 리드 동작을 수행시키기 위한 커맨드 신호(CMD)에 기초하여 생성될 수 있다. 상기 리드 래치(520)는 버퍼 리드 스트로브 신호(BRDS)를 수신할 수 있다. 상기 리드 래치(520)는 상기 버퍼 리드 스트로브 신호(BRDS)에 기초하여 상기 리드 선택 데이터(RSD)를 스트로빙하고, 스트로빙된 데이터를 래치할 수 있다. 상기 버퍼 리드 스트로브 신호(BRDS)는 상기 버퍼 리드 신호(BRD)에 기초하여 생성되는 펄스 신호일 수 있다.
상기 리드 데이터 선택기(530)는 상기 뱅크 라이트 라인(WBIO) 및 상기 뱅크 리드 라인(RBIO)과 연결될 수 있다. 상기 리드 데이터 선택기(530)는 리드 모드 신호(RDM)를 수신하고, 상기 리드 모드 신호(RDM)에 기초하여 상기 뱅크 라이트 라인(WBIO) 상의 데이터 및 상기 뱅크 리드 라인(RBIO) 상의 데이터 중 하나를 상기 리드 선택 데이터(RSD)로 출력할 수 있다. 상기 리드 모드 신호(RDM)는 반도체 메모리 장치(100)가 수행하는 동작에 기초하여 생성될 수 있다. 예를 들어, 상기 버퍼 리드 동작 이전에 버퍼 라이트 동작이 수행된 경우, 상기 리드 모드 신호(RDM)는 제 1 레벨을 가질 수 있다. 상기 버퍼 리드 동작 이전에 액티브 리드 동작이 수행된 경우, 상기 리드 모드 신호(RDM)는 제 2 레벨을 가질 수 있다. 상기 리드 데이터 선택기(530)는 상기 리드 모드 신호(RDM)가 제 1 레벨일 때, 상기 뱅크 라이트 라인(WBIO) 상의 데이터를 상기 리드 선택 데이터(RSD)로 출력할 수 있다. 상기 리드 데이터 선택기(530)는 상기 리드 모드 신호(RDM)가 제 2 레벨일 때, 상기 뱅크 리드 라인(RBIO) 상의 데이터를 상기 리드 선택 데이터(RSD)로 출력할 수 있다.
상기 글로벌 데이터 회로(500)는 리드 모드 신호 생성기(540)를 더 포함할 수 있다. 상기 리드 모드 신호 생성기(540)는 버퍼 라이트 신호(BWT) 및 상기 액티브 리드 신호(ARD)를 수신하여 상기 리드 모드 신호(RDM)를 생성할 수 있다. 상기 리드 모드 신호 생성기(540)는 상기 버퍼 라이트 신호(BWT)가 인에이블되었을 때, 상기 리드 모드 신호(RDM)를 제 1 레벨로 변화시키고, 상기 리드 모드 신호(RDM)의 전압 레벨을 유지시킬 수 있다. 상기 리드 모드 신호 생성기(540)는 상기 액티브 리드 신호(ARD)가 인에이블되었을 때, 상기 리드 모드 신호(RDM)를 제 2 레벨로 변화시키고, 상기 리드 모드 신호(RDM)의 전압 레벨을 유지시킬 수 있다.
도 6은 도 5에 도시된 리드 데이터 선택기(530)의 구성을 보여주는 도면이다. 도 6에서, 상기 리드 데이터 선택기(530)는 제 1 패스 게이트(610) 및 제 2 패스 게이트(620)를 포함할 수 있다. 상기 제 1 패스 게이트(610)는 상기 리드 모드 신호(RDM)를 수신하고, 상기 리드 모드 신호(RDM)에 기초하여 상기 뱅크 라이트 라인(WBIO)을 출력 노드(631)와 연결할 수 있다. 상기 제 1 패스 게이트(610)는 상기 리드 모드 신호(RDM)가 제 1 레벨이고 상기 리드 모드 신호의 상보 신호(RDMB)가 제 2 레벨일 때 턴온될 수 있고, 상기 뱅크 라이트 라인(WBIO)과 상기 출력 노드(631)를 연결하여 상기 뱅크 라이트 라인(WBIO) 상의 데이터를 상기 리드 선택 데이터(RSD)로 출력할 수 있다. 상기 제 2 패스 게이트(620)는 상기 리드 모드 신호(RDM)를 수신하고, 상기 리드 모드 신호(RDM)에 기초하여 상기 뱅크 리드 라인(RBIO)을 상기 출력 노드(631)와 연결할 수 있다. 상기 제 2 패스 게이트(620)는 상기 리드 모드 신호(RDM)가 제 2 레벨이고 상기 리드 모드 신호의 상보 신호(RDMB)가 제 1 레벨일 때 턴온될 수 있고, 상기 뱅크 리드 라인(RBIO)과 상기 출력 노드(631)를 연결하여 상기 뱅크 리드 라인(RBIO) 상의 데이터를 상기 리드 선택 데이터(RSD)로 출력할 수 있다.
도 7은 도 5에 도시된 리드 모드 신호 생성기(540)의 구성을 보여주는 도면이다. 도 7에서, 상기 리드 모드 신호 생성기(540)는 인버터(710), 제 1 트랜지스터(720), 제 2 트랜지스터(730) 및 래치(750)를 포함할 수 있다. 상기 인버터(710)는 상기 버퍼 라이트 신호(BWT)를 반전시켜 출력할 수 있다. 상기 제 1 트랜지스터(720)는 예를 들어, P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(720)는 게이트로 상기 인버터(710)의 출력을 수신하고, 소스가 전원전압(VDD) 단자와 연결되며, 드레인이 노드(741)와 연결될 수 있다. 상기 제 1 트랜지스터(720)는 상기 버퍼 라이트 신호(BWT)가 하이 레벨로 인에이블되었을 때, 상기 노드(741)를 상기 전원전압(VDD)으로 구동할 수 있다. 상기 제 2 트랜지스터(730)는 예를 들어, N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(730)는 게이트로 상기 액티브 리드 신호(ARD)를 수신하고, 드레인이 상기 노드(741)와 연결되며, 소스가 접지전압(VSS) 단자와 연결될 수 있다. 상기 제 2 트랜지스터(730)는 상기 액티브 리드 신호(ARD)가 하이 레벨로 인에이블되었을 때, 상기 노드(741)를 상기 접지전압(VSS)으로 구동할 수 있다. 상기 래치(750)는 상기 노드(741)의 전압 레벨을 반전시켜 상기 리드 모드 신호(RDM)를 생성하고, 상기 리드 모드 신호(RDM)의 레벨을 유지시킬 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 메모리 카드를 나타낸 개략도이다. 도 8을 참조하면, 메모리 카드 시스템(4100)은 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함할 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 도 1에 도시된 반도체 메모리 장치(100)를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 장치를 설명하기 위한 블록도이다. 도 9를 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 도 1에 도시된 반도체 메모리 장치(100)를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 10 및 도 11을 참조하여 설명하기로 한다. 도 10은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 10을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 비휘발성 메모리(4318)는 도 1에 도시된 반도체 메모리 장치(100)를 포함할 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 비휘발성 메모리는 도 1에 도시된 반도체 메모리 장치(100)를 포함할 수 있다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 시스템을 구비하는 전자 시스템 블록도이다. 도 11을 참조하면, 상기 전자 시스템(4400)은 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함할 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (24)

  1. 메모리 뱅크에 배치되고, 상기 메모리 뱅크의 메모리 셀과 뱅크 데이터 라인 사이에 연결되어 액티브 라이트 동작 및 액티브 리드 동작을 수행하는 로컬 데이터 회로;
    상기 메모리 뱅크 외부에 배치되고, 상기 뱅크 데이터 라인 및 글로벌 데이터 라인 사이에서 버퍼 라이트 동작 및 버퍼 리드 동작을 수행하는 글로벌 데이터 회로; 및
    상기 글로벌 데이터 라인과 연결되어 외부 장치로부터 데이터를 수신하거나 외부 장치로 데이터를 출력하는 입출력 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 뱅크 데이터 라인은 뱅크 라이트 라인 및 뱅크 리드 라인을 포함하고,
    상기 버퍼 라이트 동작이 수행된 후 상기 상기 액티브 라이트 동작이 수행될 때, 상기 로컬 데이터 회로는 상기 뱅크 라이트 라인 상의 데이터를 상기 메모리 셀로 라이트하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 뱅크 데이터 라인은 뱅크 라이트 라인 및 뱅크 리드 라인을 포함하고,
    상기 액티브 리드 동작이 수행된 후 상기 액티브 라이트 동작이 수행될 때, 상기 로컬 데이터 회로는 상기 뱅크 리드 라인 상의 데이터를 상기 메모리 셀로 라이트하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 로컬 데이터 회로는 상기 뱅크 라이트 라인 상의 데이터와 상기 뱅크 리드 라인 상의 데이터가 동일할 때 라이트 동작을 수행하지 않는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 뱅크 데이터 라인은 뱅크 라이트 라인 및 뱅크 리드 라인을 포함하고,
    상기 액티브 리드 동작이 수행된 후 상기 버퍼 리드 동작이 수행될 때, 상기 글로벌 데이터 회로는 상기 뱅크 리드 라인 상의 데이터를 상기 글로벌 데이터 라인으로 출력하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 뱅크 데이터 라인은 뱅크 라이트 라인 및 뱅크 리드 라인을 포함하고,
    상기 버퍼 라이트 동작이 수행된 후 상기 버퍼 리드 동작이 수행될 때, 상기 글로벌 데이터 회로는 상기 뱅크 라이트 라인 상의 데이터를 상기 글로벌 데이터 라인으로 출력하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 뱅크 데이터 라인은 뱅크 라이트 라인 및 뱅크 리드 라인을 포함하고,
    상기 로컬 데이터 회로는 라이트 선택 데이터를 상기 메모리 셀로 라이트하는 라이트 드라이버;
    상기 메모리 셀에 저장된 데이터를 리드하여 상기 뱅크 리드 라인으로 출력하는 센스 앰프; 및
    라이트 모드 신호에 기초하여 상기 뱅크 라이트 라인 상의 데이터 및 상기 뱅크 리드 라인 상의 데이터 중 하나를 상기 라이트 선택 데이터로 출력하는 라이트 데이터 선택기를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    어드레스 플래그에 기초하여 상기 뱅크 라이트 라인 상의 데이터 및 상기 뱅크 리드 라인 상의 데이터를 비교하여 라이트 드라이버 오프 신호를 생성하는 비교기를 더 포함하고,
    상기 라이트 드라이버는 상기 라이트 드라이버 오프 신호가 인에이블되었을 때 비활성화되어 라이트 동작을 수행하지 않는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    버퍼 라이트 신호 및 액티브 리드 신호에 기초하여 상기 라이트 모드 신호를 생성하는 라이트 모드 신호 생성기를 더 포함하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 로컬 데이터 회로는 상기 뱅크 라이트 라인의 데이터를 래치하는 제 1 래치; 및
    상기 뱅크 리드 라인의 데이터를 래치하는 제 2 래치를 더 포함하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 뱅크 데이터 라인은 뱅크 라이트 라인 및 뱅크 리드 라인을 포함하고,
    상기 글로벌 데이터 회로는 버퍼 라이트 신호에 기초하여 상기 글로벌 데이터 라인을 통해 전송된 데이터를 상기 뱅크 라이트 라인으로 출력하는 라이트 버퍼;
    버퍼 리드 신호에 기초하여 리드 선택 데이터를 상기 글로벌 데이터 라인으로 출력하는 리드 버퍼; 및
    리드 모드 신호에 기초하여 상기 뱅크 데이터 라인 상의 데이터 및 상기 뱅크 리드 라인 상의 데이터 중 하나를 상기 리드 선택 데이터로 출력하는 리드 데이터 선택기를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    버퍼 라이트 신호 및 액티브 리드 신호에 기초하여 상기 리드 모드 신호를 생성하는 리드 모드 신호 생성기를 더 포함하는 반도체 메모리 장치.
  13. 코어 영역에 배치되고, 로컬 데이터 회로를 포함하는 메모리 뱅크;
    상기 코어 영역과 분리된 페리 영역에 배치되고, 상기 로컬 데이터 회로와 각각 연결되어 동작하는 글로벌 데이터 회로를 포함하는 글로벌 버퍼 어레이; 및
    상기 페리 영역에 배치되고, 상기 글로벌 버퍼 어레이와 연결되어 동작하는 입출력 회로를 포함하고,
    상기 로컬 데이터 회로는 상기 메모리 뱅크와 상기 글로벌 버퍼 어레이 사이에서 액티브 라이트 동작 및 액티브 리드 동작을 수행하고, 상기 글로벌 버퍼 어레이는 상기 로컬 데이터 회로와 상기 입출력 회로 사이에서 버퍼 라이트 동작 및 버퍼 리드 동작을 수행하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 글로벌 버퍼 어레이는 상기 입출력 회로보다 상기 코어 영역에 인접하게 배치되는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 로컬 데이터 회로는 뱅크 라이트 라인 및 뱅크 리드 라인을 통해 상기 글로벌 데이터 회로와 연결되고, 상기 글로벌 데이터 회로는 글로벌 데이터 라인을 통해 상기 입출력 회로와 연결되는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 로컬 데이터 회로는 상기 액티브 라이트 동작을 수행할 때, 상기 뱅크 라이트 라인 상의 데이터 및 상기 뱅크 리드 라인 상의 데이터 중 하나에 기초하여 상기 메모리 뱅크의 선택된 메모리 셀로 데이터를 라이트하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 로컬 데이터 회로는 상기 액티브 라이트 동작 이전에 상기 버퍼 라이트 동작이 수행되었을 때, 상기 뱅크 라이트 라인 상의 데이터에 기초하여 상기 선택된 메모리 셀로 데이터를 라이트하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 로컬 데이터 회로는 상기 액티브 라이트 동작 이전에 상기 액티브 리드 동작이 수행되었을 때, 상기 뱅크 리드 라인 상의 데이터에 기초하여 상기 선택된 메모리 셀로 데이터를 라이트 하는 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    상기 글로벌 데이터 회로는 상기 버퍼 리드 동작을 수행할 때, 상기 뱅크 라이트 라인 상의 데이터 및 상기 뱅크 리드 라인 상의 데이터 중 하나에 기초하여 상기 글로벌 데이터 라인으로 데이터를 출력하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 글로벌 데이터 회로는 상기 버퍼 리드 동작 이전에 상기 버퍼 라이트 동작이 수행되었을 때, 상기 뱅크 라이트 라인 상의 데이터에 기초하여 상기 글로벌 데이터 라인으로 데이터를 출력하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 글로벌 데이터 회로는 상기 버퍼 리드 동작 이전에 상기 액티브 리드 동작이 수행되었을 때, 상기 뱅크 리드 라인 상의 데이터에 기초하여 상기 글로벌 데이터 라인으로 데이터를 출력하는 반도체 메모리 장치.
  22. 제 15 항에 있어서,
    상기 로컬 데이터 회로는 상기 메모리 뱅크의 선택된 메모리 셀에 대한 액티브 리드 동작을 수행한 후, 상기 선택된 메모리 셀에 대한 액티브 라이트 동작을 수행할 때, 상기 뱅크 라이트 라인 상의 데이터 및 상기 뱅크 리드 라인 상의 데이터를 비교하는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 로컬 데이터 회로는 상기 뱅크 라이트 라인 상의 데이터 및 상기 뱅크 리드 라인 상의 데이터가 상이할 때 상기 뱅크 라이트 라인 상의 데이터에 기초하여 상기 선택된 메모리 셀에 데이터를 라이트하고,
    상기 뱅크 라이트 라인 상의 데이터 및 상기 뱅크 리드 라인 상의 데이터가 동일할 때 상기 선택된 메모리 셀에 대한 라이트 동작을 수행하지 않는 반도체 메모리 장치.
  24. 제 13 항에 있어서,
    상기 코어 영역에 배치되고, 각각 로컬 데이터 회로를 포함하는 복수의 메모리 뱅크를 더 포함하고,
    상기 글로벌 버퍼 어레이는 상기 복수의 메모리 뱅크에 포함되는 로컬 데이터 회로와 각각 연결되어 동작하는 복수의 글로벌 데이터 회로를 더 포함하는 반도체 메모리 장치.
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