KR102300559B1 - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 복수 개 포함하는 메모리 셀 어레이, 및 상기 메모리 셀로부터 제1 읽기 전압을 검출하고, 상기 메모리 셀에 상기 제1 쓰기 전류를 입력한 후 상기 메모리 셀로부터 제2 읽기 전압을 검출하며, 상기 제1 읽기 전압과 상기 제2 읽기 전압을 비교하여 상기 메모리 셀의 상태를 판단하는 메모리 컨트롤러를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
낮은 전력을 소모하면서 높은 집적도를 갖는 메모리 장치에 대한 요구가 늘어남에 따라, 다양한 종류의 차세대 메모리 장치에 대한 연구가 활발히 진행되고 있다. 최근에는 상변화 특성을 갖는 정보 저장 소자의 저항을 조절하여 데이터를 저장하고 삭제할 수 있는 메모리 장치가 차세대 메모리 장치로서 활발히 연구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 셀이 상변화 특성을 갖는 정보 저장 소자를 포함하는 메모리 장치로서, 정보 저장 소자에 저장된 데이터를 정확하게 읽어올 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 복수 개 포함하는 메모리 셀 어레이, 및 상기 메모리 셀로부터 제1 읽기 전압을 검출하고, 상기 메모리 셀에 상기 제1 쓰기 전류를 입력한 후 상기 메모리 셀로부터 제2 읽기 전압을 검출하며, 상기 제1 읽기 전압과 상기 제2 읽기 전압을 비교하여 상기 메모리 셀의 상태를 판단하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 복수 개 포함하는 메모리 셀 어레이, 및 상기 메모리 셀에 읽기 전류를 입력하여 제1 읽기 전압 및 제2 읽기 전압을 순서대로 검출하며, 상기 제1 읽기 전압과 상기 제2 읽기 전압을 비교하여 상기 메모리 셀의 상태를 판단하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 포함하는 메모리 셀, 및 상기 메모리 셀로부터 제1 읽기 전압 및 제2 읽기 전압을 순서대로 검출하며, 상기 제1 읽기 전압과 상기 제2 읽기 전압을 비교하여 상기 메모리 셀의 상태를 셋 상태와 리셋 상태 중 어느 하나로 판단하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 상기 메모리 셀의 상태가 상기 셋 상태로 판단되면, 상기 메모리 셀의 상태를 상기 셋 상태로 설정하는 셋 쓰기 전류를 상기 메모리 셀에 입력한다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 복수의 메모리 셀들 각각으로부터 제1 읽기 전압을 읽어오는 단계, 상기 복수의 메모리 셀들 각각으로부터 제2 읽기 전압을 읽어오는 단계, 상기 제1 읽기 전압과 상기 제2 읽기 전압을 비교하여 상기 복수의 메모리 셀들 각각의 상태를 셋 상태와 리셋 상태 중 어느 하나로 판단하는 단계, 및 상기 복수의 메모리 셀들 중 셋 상태로 판단된 메모리 셀들에, 상기 메모리 셀들의 상태를 셋 상태로 설정하는 셋 쓰기 전류를 입력하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 읽기 동작에 의해 메모리 셀에서 발생할 수 있는 저항 변화를 고려하여, 데이터를 읽어오고자 하는 메모리 셀에서 읽기 전압을 복수 회 검출하고, 이를 서로 비교하여 메모리 셀에 저장된 데이터를 판단할 수 있다. 따라서, 읽기 동작 중에 메모리 셀의 정보 저장 소자의 저항이 변화하여 메모리 셀의 센싱 마진이 감소하는 문제를 해결할 수 있으며, 메모리 장치의 동작 특성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 14 내지 도 16은 본 발명의 일 실시예에서, 메모리 셀에 저장된 데이터를 읽어오는 회로를 설명하기 위해 제공되는 도면들이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 타이밍 다이어그램이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다. 도 2는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 컨트롤 로직(21), 로우 드라이버(22) 및 칼럼 드라이버(23) 등을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다.
일 실시예에서, 로우 드라이버(22)는 워드 라인(WL)을 통해 메모리 셀들(MC)과 연결될 수 있으며, 칼럼 드라이버(23)는 비트 라인(BL)을 통해 메모리 셀들(MC)과 연결될 수 있다. 일 실시예에서, 로우 드라이버(22)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택하기 위한 어드레스 디코더 회로를 포함할 수 있으며, 칼럼 드라이버(23)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어오는 읽기/쓰기 회로를 포함할 수 있다. 로우 드라이버(22)와 칼럼 드라이버(23)의 동작은, 컨트롤 로직(21)에 의해 제어될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)이 교차하는 지점에 마련될 수 있다. 즉, 메모리 셀들(MC) 각각은 하나의 워드 라인(WL)과 하나의 비트 라인(BL)에 연결될 수 있다.
메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시예에서, 정보 저장 소자(VR)는 칼코케나이드(Chalcogenide) 물질 및 초격자(Super-lattice) 중 어느 하나를 갖는 상변화 물질로 형성될 수 있다. 즉, 정보 저장 소자(VR)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상으로 상변화가 가능한 상변화 물질를 포함할 수 있다.
메모리 컨트롤러(20)는, 복수의 워드 라인(WL)과 복수의 비트 라인(BL)을 통해, 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상 또는 결정질상으로 상변화시킴으로써, 데이터를 기록하거나 소거할 수 있다. 일 실시예에서, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상으로 상변화시킴으로써 정보 저장 소자(VR)의 저항을 증가시키고, 데이터를 기록할 수 있다. 반대로, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 결정질상으로 상변화시킴으로써 정보 저장 소자(VR)의 저항을 감소시키고, 데이터를 소거할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀(100)은, 제1 워드 라인(101)과 비트 라인(103) 사이에 마련되는 제1 메모리 영역(mc1) 및 제2 워드 라인(102)과 비트 라인(103) 사이에 마련되는 제2 메모리 영역(mc2)을 포함할 수 있다. 제1 메모리 영역(mc1)과 제2 메모리 영역(mc2)은 각각 독립된 메모리 셀로서 동작할 수 있다.
제1 메모리 영역(mc1)은 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130) 등을 포함할 수 있다. 제1 스위치 소자(130)는 제1 스위치 전극(131)과 제2 스위치 전극(133) 및 그 사이에 배치되는 제1 선택층(133) 등을 포함할 수 있다. 일 실시예에서, 제1 선택층(133)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(131)과 제2 스위치 전극(133) 사이에 문턱 전압보다 큰 전압이 인가되면, 제1 선택층(133)을 통해 전류가 흐를 수 있다.
제1 정보 저장 소자(120)는 상변화 물질을 포함할 수 있으며, 일 실시예로 칼코게나이드 물질을 포함할 수 있다. 일례로, 제1 정보 저장 소자(120)는 Ge-Sb-Te(GST)를 포함할 수 있으며, 제1 정보 저장 소자(120)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(120)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 영역(mc2)은 제1 메모리 영역(mc1)과 유사한 구조를 가질 수 있다. 도 3을 참조하면, 제2 메모리 영역(mc2)은 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 등을 포함할 수 있다. 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 각각의 구조 및 특징은, 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)와 유사할 수 있다. 이하, 제1 메모리 영역(mc1)을 예시로 참조하여, 데이터를 기록하고 소거하는 방법을 설명하기로 한다.
제1 워드 라인(101)과 비트 라인(103)을 통해 전압이 공급되면, 제1 가열 전극(110)과 제1 정보 저장 소자(120) 사이의 계면에서 상기 전압에 따른 줄 열(Joule Heat)이 발생할 수 있다. 상기 줄 열에 의해 제1 정보 저장 소자(120)를 구성하는 상변화 물질이 비정질상에서 결정질상으로 변하거나, 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)는 비정질상에서 높은 저항을 가질 수 있으며, 결정질상에서 낮은 저항을 가질 수 있다. 일 실시예에서, 제1 정보 저장 소자(120)의 저항 값에 따라 데이터 `0` 또는 `1`을 정의할 수 있다.
제1 메모리 영역(mc1)에 데이터를 기록하기 위해, 제1 워드 라인(101)과 비트 라인(103)을 통해 프로그램 전압을 공급할 수 있다. 상기 프로그램 전압은 제1 스위치 소자(130)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크며, 따라서 제1 스위치 소자(130)를 통해 전류가 흐를 수 있다. 상기 프로그램 전압에 의해 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있으며, 따라서 제1 메모리 영역에 데이터를 기록할 수 있다. 일 실시예에서, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상을 갖는 경우를, 셋(set) 상태로 정의할 수 있다.
한편, 제1 메모리 영역(mc1)에 기록된 데이터를 소거하기 위해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질을 결정질상에서 비정질상으로 되돌릴 수 있다. 일례로, 제1 워드 라인(101)과 비트 라인(103)을 통해 소정의 소거 전압을 공급할 수 있다. 상기 소거 전압에 의해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상에서 비정질상으로 변할 수 있다. 일례로, 상기 소거 전압의 최대값은 상기 프로그램 전압의 최대값보다 클 수 있으며, 상기 소거 전압이 공급되는 시간은 상기 프로그램 전압이 공급되는 시간보다 짧을 수 있다.
앞서 설명한 바와 같이, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 정보 저장 소자들(120, 150)의 저항 값이 바뀔 수 있으며, 메모리 컨트롤러는 정보 저장 소자들(120, 150)의 저항으로부터 데이터 `0`과 `1`을 구분할 수 있다. 따라서, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 나타나는 정보 저장 소자들(120, 150)의 저항 차이가 클수록, 메모리 컨트롤러가 데이터를 정확히 기록하거나 판독할 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
본 발명의 일 실시예에 따른 메모리 장치는, 메모리 컨트롤러(220)가 메모리 셀(210)에 공급하는 전원에 의해 동작할 수 있다. 도 4를 참조하면, 메모리 컨트롤러(220)는 메모리 셀(210)에 전류 또는 전압 등을 입력하여 메모리 셀(210)에 데이터를 저장하거나 또는 메모리 셀(210)에 저장된 데이터를 읽어올 수 있다.
메모리 셀(210)은 하부 전극(211), 가열 전극(212), 정보 저장 소자(214), 스위치 소자(215) 및 상부 전극(216) 등을 포함할 수 있다. 도 4에는 도시되지 않았으나, 하부 전극(211)과 상부 전극(216)은 워드 라인 또는 비트 라인 등을 통해 메모리 셀(210)이 메모리 컨트롤러(220)로부터 전류 또는 전압을 공급받을 수 있다. 가열 전극(212)의 주변에는 절연층(213)이 마련될 수 있으며, 가열 전극(212)과 인접하는 정보 저장 소자(214)의 일부 영역(214a)에서 상변화가 발생하여 메모리 셀(210)의 저항이 변할 수 있다. 메모리 컨트롤러(220)는 정보 저장 소자(214)에서 발생하는 상변화를 이용하여 메모리 셀(210)의 저항을 증가 또는 감소시킴으로써, 메모리 셀(210)에 데이터를 저장할 수 있다.
일 실시예에서 메모리 컨트롤러(220)는 메모리 셀(210)의 저항 값을 읽어오기 위해 메모리 셀(210)에 소정의 읽기(read) 전류를 공급할 수 있다. 메모리 컨트롤러(220)는 상기 읽기 전류가 입력되는 동안 메모리 셀(210)로부터 읽기(read) 전압을 측정하고, 상기 읽기 전압을 소정의 기준 전압과 비교함으로써 메모리 셀(210)에 저장된 데이터를 판단할 수 있다.
도 5는 정보 저장 소자의 상태에 따른 메모리 셀(MC)의 전류-전압 특성을 나타낸 그래프이다. 도 5(a)는 메모리 셀(MC)에 포함된 스위치 소자가 다이오드로 구현된 일 실시예를 나타낸 그래프일 수 있다. 한편 도 5(b)는 메모리 셀(MC)에 포함된 스위치 소자가 오보닉 임계 스위치(OTS) 소자로 구현된 일 실시예를 나타낸 그래프일 수 있다. 도 5(a) 및 도 5(b)를 참조하여 설명하는 실시예들에서, 셋(set) 상태는 정보 저장 소자가 결정질 상태를 갖는 경우에 해당할 수 있으며, 리셋(reset) 상태는 정보 저장 소자가 비정질 상태를 갖는 경우에 해당할 수 있다.
먼저 도 5(a)를 참조하면, 스위치 소자로 다이오드를 포함하는 메모리 셀(MC)이 리셋(reset) 상태를 갖는 경우, 메모리 셀(MC)에 인가되는 전압이 정보 저장 소자의 임계 전압(VTH _ GST)보다 클 때, 스냅 백(snap back) 현상이 발생할 수 있다. 반면, 도 5(a)에 도시한 일 실시예에서, 메모리 셀(MC)이 셋(set) 상태를 갖는 경우에는, 메모리 셀(MC)에 인가되는 전압 증가에 따른 스냅 백 현상이 나타나지 않을 수 있다.
다음으로 도 5(b)를 참조하면, 스위치 소자로 오보닉 임계 스위치(OTS) 소자를 포함하는 메모리 셀(MC)이 리셋(reset) 상태를 가질 때, 메모리 셀(MC)에 인가되는 전압이 정보 저장 소자의 임계 전압(VTH _ GST)보다 커지면 스냅 백 현상이 나타날 수 있다. 또한, 도 5(b)에 도시한 일 실시예에서는, 메모리 셀(MC)이 셋(set) 상태를 갖는 경우에도 스냅 백 현상이 나타날 수 있다. 도 5(b)를 참조하면, 메모리 셀(MC)이 셋(set) 상태를 가질 때의 스냅 백 현상은, 메모리 셀(MC)에 인가되는 전압이 스위치 소자의 임계 전압(VTH_OTS)보다 커지는 시점에서 발생할 수 있다.
따라서, 메모리 셀(MC)이 스위치 소자로서 오보닉 임계 스위치(OTS) 소자를 포함하는 경우, 셋(set) 상태의 메모리 셀(MC)로부터 데이터를 읽어오는 읽기 동작에서 스냅 백 현상이 발생할 수 있다. 읽기 동작에서 발생하는 스냅 백 현상에 의해, 셋(set) 상태의 메모리 셀(MC)에 포함된 정보 저장 소자에서 상변화가 발생할 수 있으며, 이는 정보 저장 소자의 저항 값 증가를 일으킬 수 있다. 즉, 읽기 동작에서 발생하는 스냅 백 현상에 의해, 셋(set) 상태의 메모리 셀(MC)의 저항 값이 증가할 수 있으며, 이는 메모리 셀(MC)의 센싱 마진의 감소로 이어져 메모리 장치의 동작 특성을 저하시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 일기 동작은, 메모리 컨트롤러가 읽기 동작을 진행하여 복수의 메모리 셀들로부터 제1 읽기 전압을 획득하는 것으로 시작될 수 있다(S10). 메모리 컨트롤러는 제1 읽기 전압을 이후 획득하는 제2 읽기 전압과 비교하기 위하여 저장해 놓을 수 있다. 일 실시예로, 메모리 컨트롤러는 제1 읽기 전압을 커패시터 등의 소자에 저장할 수 있다.
제1 읽기 전압을 획득한 후, 메모리 컨트롤러는 복수의 메모리 셀들에 제1 쓰기 전류를 입력할 수 있다(S11). 일 실시예에서, 제1 쓰기 전류는 복수의 메모리 셀들에 포함되는 정보 저장 소자를 비정질상으로 상변화시키는 전류일 수 있다. 메모리 컨트롤러는, 복수의 메모리 셀들 전체에 제1 쓰기 전류를 입력할 수 있으며, 제1 쓰기 전류에 의해 복수의 메모리 셀들 전체의 정보 저장 소자가 비정질상을 가질 수 있다. 즉, S11 단계가 완료된 이후, 복수의 메모리 셀들은 모두 높은 저항 값을 가질 수 있다.
메모리 컨트롤러는 복수의 메모리 셀들로부터 제2 읽기 전압을 획득할 수 있다(S12). 메모리 컨트롤러는, 복수의 메모리 셀들 각각에서 획득한 제2 읽기 전압을, S10 단계에서 획득한 제1 읽기 전압과 비교하고(S13), 복수의 메모리 셀들 각각에 대해 제1 읽기 전압과 제2 읽기 전압의 차이가 기준 값 이상인지 여부를 판단할 수 있다(S14).
S14 단계의 판단 결과에 기초하여, 메모리 컨트롤러는, 제1 읽기 전압과 제2 읽기 전압의 차이가 기준 값보다 작은 메모리 셀들의 상태를 리셋(reset) 상태로 판단할 수 있다(S15). 한편, S14 단계의 판단 결과에 기초하여, 메모리 컨트롤러는, 제1 읽기 전압과 제2 읽기 전압의 차이가 기준 값 이상인 메모리 셀들의 상태를 셋(set) 상태로 판단할 수 있다(S16).
복수의 메모리 셀들의 상태는 리셋 상태와 셋 상태 중 어느 하나를 가질 수 있으며, 메모리 컨트롤러는 복수의 메모리 셀들로부터 검출한 읽기 전압을 소정의 기준 전압과 비교하여 복수의 메모리 셀들 각각의 상태를 판단할 수 있다. 일례로 메모리 컨트롤러는, 읽기 전압이 기준 전압보다 큰 메모리 셀들의 상태를 리셋 상태로 판단하고, 읽기 전압이 기준 전압보다 작은 메모리 셀들의 상태를 셋 상태로 판단할 수 있다.
본 발명의 일 실시예에 따른 읽기 동작에서는 제1 읽기 전압과 제2 읽기 전압을 순서대로 검출하며, 제2 읽기 전압을 검출하기 전에 제1 쓰기 전류를 복수의 메모리 셀들에 입력하여 복수의 메모리 셀들 모두를 리셋 상태로 설정할 수 있다. 따라서, 제1 쓰기 전류를 입력하기 전부터 리셋 상태를 가진 메모리 셀들은, 제1 읽기 전압과 제2 읽기 전압이 모두 기준 전압보다 큰 값으로 검출될 수 있다. 반면, 제1 쓰기 전류를 입력하기 전에 셋 상태를 가진 메모리 셀들은, 제1 읽기 전압은 기준 전압보다 작은 값으로 검출되고, 제2 읽기 전압은 기준 전압보다 큰 값으로 검출될 수 있다. 따라서 메모리 컨트롤러는, 제1 읽기 전압과 제2 읽기 전압의 차이가 소정의 기준값보다 크면 해당 메모리 셀을 셋 상태로 판단하고, 제1 읽기 전압과 제2 읽기 전압의 차이가 소정의 기준값보다 작으면 해당 메모리 셀을 리셋 상태로 판단할 수 있다.
메모리 컨트롤러는, S16 단계에서 셋 상태로 판단된 메모리 셀들에 제2 쓰기 전류를 입력할 수 있다(S17). 제2 쓰기 전류는, 제1 쓰기 전류에 의해 셋 상태에서 리셋 상태로 변경된 메모리 셀들을 다시 셋 상태로 되돌리기 위해 입력될 수 있다. 한편 메모리 컨트롤러는, S15 단계 및 S16 단계에서 판단한 메모리 셀들의 상태를 이용하여, 메모리 컨트롤러는 메모리 셀들로부터 읽어온 데이터를 출력할 수 있다(S18). 일 실시예에서, S17 단계와 S18 단계는 동시에 진행되거나, 그 진행 순서가 바뀔 수도 있다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 7 및 도 8은 셋 상태를 갖는 메모리 셀들로부터 데이터를 읽어오는 읽기 동작의 실시예들을 설명하기 위한 도면들이다. 한편, 도 9 및 도 10은 리셋 상태를 갖는 메모리 셀들로부터 데이터를 읽어오는 읽기 동작의 실시예들을 설명하기 위한 도면들이다.
먼저 도 7(a)을 참조하면, 셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 셋 읽기 전압 산포(300)와, 리셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 리셋 읽기 전압 산포(310)가 도시되어 있다. 셋 읽기 전압 산포(300)와 리셋 읽기 전압 산포(310) 사이에는 센싱 마진(SM)이 존재할 수 있으며, 센싱 마진(SM) 내에 기준 전압(VREF)이 정의될 수 있다. 메모리 컨트롤러의 읽기 회로는, 각 메모리 셀들로부터 읽어온 읽기 전압을, 기준 전압(VREF)과 비교함으로써 각 메모리 셀들의 상태를 셋 상태와 리셋 상태 중 하나로 판단할 수 있다.
도 7(a)를 참조하면, 메모리 컨트롤러는 메모리 셀로부터 제1 읽기 전압(VRD1)을 획득할 수 있다. 제1 읽기 전압(VRD1)을 획득한 후, 메모리 컨트롤러는 복수의 메모리 셀들에 제1 쓰기 전류를 입력할 수 있다. 앞서 설명한 바와 같이, 제1 쓰기 전류를 복수의 메모리 셀들에 포함되는 정보 저장 소자를 비정질상으로 상변화시키는 전류일 수 있다. 따라서, 제1 쓰기 전류가 입력된 후, 메모리 셀들의 읽기 전압 산포는 도 7(b)와 같이 표현될 수 있다.
도 7(b)를 참조하면, 제1 쓰기 전류에 의해 복수의 메모리 셀들 전체의 상태가 리셋 상태로 설정되며, 리셋 읽기 전압 산포(311)만이 나타날 수 있다. 따라서, 제1 읽기 전압(VRD1)을 검출했던 메모리 셀에서 읽기 동작을 다시 진행할 경우, 해당 메모리 셀에서 제1 읽기 전압(VRD1)이 아닌 제2 읽기 전압(VRD2)이 검출될 수 있다. 도 7(b)에 도시한 일 실시예에서, 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이는 ΔV1으로 정의될 수 있다.
메모리 컨트롤러는 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이인 ΔV1을 소정의 기준 값과 비교할 수 있다. 일 실시예에서 상기 기준 값은 ΔV1보다 작을 수 있으며, 따라서 메모리 컨트롤러는 해당 메모리 셀의 상태를 셋 상태로 판단할 수 있다. 메모리 컨트롤러는, 제1 쓰기 전류에 의한 메모리 셀들의 상태 변화를 복원하기 위하여, 셋 상태로 판단된 메모리 셀들에 제2 쓰기 전류를 입력할 수 있다. 제2 쓰기 전류가 입력된 후, 메모리 셀들의 읽기 전압 산포는 도 7(c)와 같을 수 있다.
제2 쓰기 전류는, 메모리 셀들에 포함되는 정보 저장 소자를 결정질상으로 상변화시키는 전류일 수 있다. 메모리 컨트롤러는 셋 상태로 판단된 메모리 셀들에만 제2 쓰기 전류를 입력할 수 있으며, 따라서 복수의 메모리 셀들의 상태를 읽기 동작이 시작되기 이전과 실질적으로 동일한 상태로 되돌릴 수 있다.
다음으로 도 8(a)을 참조하면, 셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 셋 읽기 전압 산포(320)와, 리셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 리셋 읽기 전압 산포(330)가 도시되어 있다. 도 8(a)에 도시한 일 실시예에서는, 셋 읽기 전압 산포(320)와 리셋 읽기 전압 산포(330)가 서로 중첩되는 영역을 가질 수 있다. 따라서, 특정 메모리 셀의 읽기 전압이 셋 읽기 전압 산포(320)와 리셋 읽기 전압 산포(330)가 서로 중첩되는 영역에서 검출되는 경우, 해당 메모리 셀의 상태를 정확히 판단할 수 없다. 도 8(a)에 도시한 일 실시예에서, 메모리 셀로부터 검출한 읽기 전압이 제1 읽기 전압(VRD1)일 경우, 기준 전압(VREF)보다 제1 읽기 전압(VRD1)이 크기 때문에, 해당 메모리 셀의 상태를 리셋 상태로 잘못 판단할 수 있다.
본 발명의 일 실시예에서는 읽기 동작 중에 쓰기 전류를 입력하고, 쓰기 전류 입력 전후에 검출한 읽기 전압들을 서로 비교함으로써, 상기와 같은 문제를 해결할 수 있다. 본 발명의 일 실시예에 따른 메모리 장치에서는, 메모리 컨트롤러가 제1 읽기 전압(VRD1)을 검출한 후, 제1 쓰기 전류를 복수의 메모리 셀들에 입력할 수 있다. 제1 쓰기 전류를 복수의 메모리 셀들에 포함되는 정보 저장 소자를 비정질상으로 상변화시키는 전류일 수 있다. 일 실시예에서, 메모리 컨트롤러는 모든 메모리 셀들에 제1 쓰기 전류를 입력할 수 있다.
제1 쓰기 전류에 의해 모든 메모리 셀들의 상태가 리셋 상태로 설정되므로, 제1 쓰기 전류가 입력된 후의 메모리 셀들의 읽기 전압 산포는, 도 8(b)와 같이 표현될 수 있다. 도 8(b)를 참조하면, 리셋 읽기 전압 산포(331)만이 나타날 수 있다. 따라서, 제1 읽기 전압(VRD1)을 검출했던 메모리 셀에서 읽기 동작을 다시 진행할 경우, 해당 메모리 셀에서 제1 읽기 전압(VRD1)이 아닌 제2 읽기 전압(VRD2)이 검출될 수 있다. 도 8(b)에 도시한 일 실시예에서, 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이는 ΔV2으로 정의될 수 있다.
도 7에 도시한 일 실시예와 같이, 메모리 컨트롤러는 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이인 ΔV2을 소정의 기준 값과 비교할 수 있다. 일 실시예에서 상기 기준 값은 ΔV1보다 작은 값으로 선택될 수 있으며, 따라서 메모리 컨트롤러는 해당 메모리 셀의 상태를 셋 상태로 판단할 수 있다. 메모리 컨트롤러는, 제1 쓰기 전류에 의한 메모리 셀들의 상태 변화를 복원하기 위하여, 셋 상태로 판단된 메모리 셀들에 제2 쓰기 전류를 입력할 수 있다. 제2 쓰기 전류가 입력된 후, 메모리 셀들의 읽기 전압 산포는 도 8(c)와 같을 수 있다.
제2 쓰기 전류는, 메모리 셀들에 포함되는 정보 저장 소자를 결정질상으로 상변화시키는 전류일 수 있다. 메모리 컨트롤러는 셋 상태로 판단된 메모리 셀들에만 제2 쓰기 전류를 입력할 수 있으며, 따라서 복수의 메모리 셀들의 상태를 읽기 동작이 시작되기 이전과 실질적으로 동일한 상태로 되돌릴 수 있다.
다음으로 도 9(a)을 참조하면, 셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 셋 읽기 전압 산포(340)와, 리셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 리셋 읽기 전압 산포(350)가 도시되어 있다. 셋 읽기 전압 산포(340)와 리셋 읽기 전압 산포(350) 사이에는 센싱 마진(SM)이 존재할 수 있으며, 센싱 마진(SM) 내에 기준 전압(VREF)이 정의될 수 있다. 메모리 컨트롤러의 읽기 회로는, 각 메모리 셀들로부터 읽어온 읽기 전압을, 기준 전압(VREF)과 비교함으로써 각 메모리 셀들의 상태를 셋 상태와 리셋 상태 중 하나로 판단할 수 있다.
도 9(a)를 참조하면, 메모리 컨트롤러는 메모리 셀로부터 제1 읽기 전압(VRD1)을 획득할 수 있다. 제1 읽기 전압(VRD1)을 획득한 후, 메모리 컨트롤러는 복수의 메모리 셀들에 제1 쓰기 전류를 입력할 수 있다. 제1 쓰기 전류가 입력된 후, 메모리 셀들의 읽기 전압 산포는 도 7(b)와 같이 표현될 수 있다. 제1 쓰기 전류를 복수의 메모리 셀들에 포함되는 정보 저장 소자를 비정질상으로 상변화시키는 전류일 수 있다.
도 9(b)를 참조하면, 제1 쓰기 전류에 의해 복수의 메모리 셀들 전체의 상태가 리셋 상태로 설정되며, 리셋 읽기 전압 산포(351)만이 나타날 수 있다. 제1 읽기 전압(VRD1)을 검출했던 메모리 셀에서 읽기 동작을 다시 진행할 경우, 해당 메모리 셀에서 검출되는 제2 읽기 전압(VRD2)은 제1 읽기 전압(VRD1)과 거의 차이가 없을 수 있다. 이는, 해당 메모리 셀이 제1 읽기 전압(VRD1)을 검출하기 전에 이미 리셋 상태로 설정된 상태이므로, 제1 쓰기 전류에 의한 영향을 거의 받지 않기 때문일 수 있다. 따라서 메모리 컨트롤러는 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이가 기준 값보다 작은 것으로 판단하고, 해당 메모리 셀의 상태를 리셋 상태로 판단할 수 있다.
메모리 컨트롤러는, 제1 쓰기 전류에 의한 메모리 셀들의 상태 변화를 복원하기 위하여, 셋 상태로 판단된 메모리 셀들에 제2 쓰기 전류를 입력할 수 있다. 제2 쓰기 전류가 입력된 후, 메모리 셀들의 읽기 전압 산포는 도 9(c)와 같을 수 있다. 제2 쓰기 전류는, 메모리 셀들에 포함되는 정보 저장 소자를 결정질상으로 상변화시키는 전류일 수 있다.
다음으로 도 10(a)을 참조하면, 셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 셋 읽기 전압 산포(360)와, 리셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 리셋 읽기 전압 산포(370)가 도시되어 있다. 도 10(a)에 도시한 일 실시예에서는, 셋 읽기 전압 산포(360)와 리셋 읽기 전압 산포(370)가 서로 중첩되는 영역을 가질 수 있다. 따라서, 특정 메모리 셀의 읽기 전압이 셋 읽기 전압 산포(360)와 리셋 읽기 전압 산포(370)가 서로 중첩되는 영역에서 검출되는 경우, 해당 메모리 셀의 상태를 정확히 판단할 수 없다. 도 10(a)에 도시한 일 실시예에서, 메모리 셀로부터 검출한 읽기 전압이 제1 읽기 전압(VRD1)일 경우, 메모리 컨트롤러는 해당 메모리 셀이 실제로는 리셋 상태를 가짐에도 불구하고 셋 상태로 잘못 판단할 수 있다.
상기와 같은 문제를 해결하기 위해, 본 발명의 일 실시예에 따른 메모리 장치에서는, 메모리 컨트롤러가 제1 읽기 전압(VRD1)을 검출한 후, 제1 쓰기 전류를 복수의 메모리 셀들에 입력할 수 있다. 제1 쓰기 전류를 복수의 메모리 셀들에 포함되는 정보 저장 소자를 비정질상으로 상변화시키는 전류일 수 있다. 일 실시예에서, 메모리 컨트롤러는 모든 메모리 셀들에 제1 쓰기 전류를 입력할 수 있다.
제1 쓰기 전류에 의해 모든 메모리 셀들의 상태가 리셋 상태로 설정되므로, 제1 쓰기 전류가 입력된 후의 메모리 셀들의 읽기 전압 산포는, 도 10(b)와 같이 표현될 수 있다. 도 10(b)를 참조하면, 리셋 읽기 전압 산포(371)만이 나타날 수 있다. 제1 쓰기 전류를 입력한 후, 제1 읽기 전압(VRD1)을 검출했던 메모리 셀에서 읽기 동작을 다시 진행하면, 해당 메모리 셀에서 제2 읽기 전압(VRD2)이 검출될 수 있다. 제2 읽기 전압(VRD2)은 제1 읽기 전압(VRD1)과 거의 차이가 없을 수 있다.
메모리 컨트롤러는 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이를 계산하여 소정의 기준 값과 비교할 수 있다. 일 실시예에서 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)은 실질적으로 동일하므로, 상기 기준 값보다 작은 차이를 가질 수 있다. 따라서, 메모리 컨트롤러는 해당 메모리 셀의 상태를 리셋 상태로 판단할 수 있다.
한편 메모리 컨트롤러는, 제1 쓰기 전류에 의한 메모리 셀들의 상태 변화를 복원하기 위하여, 셋 상태로 판단된 메모리 셀들에 제2 쓰기 전류를 입력할 수 있다. 제2 쓰기 전류가 입력된 후, 메모리 셀들의 읽기 전압 산포는 도 10(c)와 같이 복원될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작은, 메모리 컨트롤러가 복수의 메모리 셀들로부터 제1 임계 전압을 획득하는 것으로 시작할 수 있다(S20). 메모리 컨트롤러는, 복수의 메모리 셀들 각각에 소정의 읽기 전류를 공급하여 제1 읽기 전압을 획득할 수 있다. 메모리 컨트롤러는 제1 읽기 전압을 획득한 후, 복수의 메모리 셀들에 다시 읽기 전류를 입력하여 제2 읽기 전압을 획득할 수 있다(S21).
메모리 컨트롤러는 S20 단계에서 획득한 제1 읽기 전압과, S21 단계에서 획득한 제2 읽기 전압을 서로 비교할 수 있다(S22). 메모리 컨트롤러는, 제1 읽기 전압과 제2 읽기 전압의 차이가 소정의 기준 값 이상인지 여부를 판단할 수 있다(S23).
S23 단계의 판단 결과에 기초하여, 메모리 컨트롤러는 제1 읽기 전압과 제2 읽기 전압의 차이가 기준 값보다 작은 메모리 셀들의 상태를 리셋(reset) 상태로 판단할 수 있다(S24). 한편, S14 단계의 판단 결과에 기초하여, 메모리 컨트롤러는, 제1 읽기 전압과 제2 읽기 전압의 차이가 기준 값 이상인 메모리 셀들의 상태를 셋(set) 상태로 판단할 수 있다(S25).
메모리 컨트롤러는 복수의 메모리 셀들로부터 검출한 읽기 전압을 소정의 기준 전압과 비교하여 복수의 메모리 셀들 각각의 상태를 판단할 수 있다. 일례로 메모리 컨트롤러는, 읽기 전압이 기준 전압보다 큰 메모리 셀들의 상태를 리셋 상태로 판단하고, 읽기 전압이 기준 전압보다 작은 메모리 셀들의 상태를 셋 상태로 판단할 수 있다.
이상적인 경우, 셋 상태를 갖는 메모리 셀들의 리드 전압 산포와 리셋 상태를 갖는 메모리 셀들의 리드 전압 산포 사이에는 센싱 마진이 존재할 수 있다. 그러나 실제 동작에 있어서 셋 상태를 갖는 메모리 셀들의 리드 전압 산포와 리셋 상태를 갖는 메모리 셀들의 리드 전압 산포가 서로 중첩될 수 있다. 서로 다른 상태의 리드 전압 산포가 중첩되는 영역에서 리드 전압이 검출될 경우, 메모리 컨트롤러는 해당 메모리 셀의 상태를 잘못 판단할 수 있다.
상기와 같은 문제를 해결하기 위해, 본 발명의 일 실시예에 따른 읽기 동작에서는 제1 읽기 전압과 제2 읽기 전압을 순서대로 검출하고, 제1 읽기 전압과 제2 읽기 전압의 차이를 소정의 기준 값과 비교하여 메모리 셀의 상태를 판단할 수 있다. 셋 상태를 갖는 메모리 셀의 경우, 제1 읽기 전압에 비해 제2 읽기 전압이 더 크게 검출되며, 리셋 상태를 갖는 메모리 셀의 경우 제1 읽기 전압과 제2 읽기 전압이 실질적으로 동일한 값을 가질 수 있다. 따라서 메모리 컨트롤러는, 제1 읽기 전압과 제2 읽기 전압의 차이가 소정의 기준 값보다 작으면 해당 메모리 셀을 리셋 상태로 판단하고, 제1 읽기 전압과 제2 읽기 전압의 차이가 소정의 기준 값보다 크면 해당 메모리 셀을 셋 상태로 판단할 수 있다.
메모리 컨트롤러가 메모리 셀의 상태를 정확히 판단하기 위해, 상기 기준 값은 읽기 동작이 진행되는 동안 셋 상태의 메모리 셀에서 발생하는 리드 디스터브(read disturb) 특성에 따라 결정될 수 있다. 읽기 동작이 진행되는 동안 셋 상태의 메모리 셀에 포함되는 정보 저장 소자에서, 읽기 전류로부터 생성되는 열에 의한 상변화가 발생할 수 있다. 그로부터 셋 상태의 메모리 셀의 저항 값이 증가하는 리드 디스터브가 나타날 수 있다.
메모리 컨트롤러가 메모리 셀의 상태를 정확히 판단하기 위해서, 리드 디스터브 특성에 따라 상기 기준 값이 결정될 수 있다. 일 실시예에서, 상기 기준 값은, 읽기 동작이 진행되는 동안 셋 상태의 메모리 셀에서 저항이 증가하는 정도에 비례하는 값을 가질 수 있다.
한편, 읽기 동작을 진행하기 위해 복수의 메모리 셀들 각각에 입력 전류를 입력하는 과정에서, 메모리 셀들 각각에 포함되는 스위치 소자가 턴-온될 수 있으며, 이때 발생하는 열에 의해 정보 저장 소자에서 상변화가 발생할 수 있다. 정보 저장 소자의 상변화는, 셋 상태를 갖는 메모리 셀에서 특히 높은 확률로 발생할 수 있다. 읽기 전류에 의해 셋 상태를 갖는 메모리 셀에서 정보 저장 소자의 상변화가 발생하면, 셋 상태를 갖는 메모리 셀의 저항 값이 증가하여 메모리 장치의 센싱 마진이 감소하는 문제가 발생할 수 있다.
상기와 같은 문제를 해결하기 위해, 본 발명의 일 실시예에 따른 메모리 장치에서는, 읽기 동작을 완료한 후 셋 상태로 판단된 메모리 셀들에 보상 전류를 입력할 수 있다(S26). 상기 보상 전류는, 메모리 셀들을 셋 상태로 설정하는 전류일 수 있다. 상기 보상 전류에 의해 셋 상태를 갖는 메모리 셀의 정보 저장 소자에서 읽기 동작에 의해 발생한 상변화가 복구될 수 있다. 메모리 컨트롤러는 S23 단계 내지 S25 단계에서 판단한 복수의 메모리 셀들 각각의 상태에 기초하여, 데이터를 출력할 수 있다(S27). 일 실시예에서, 상기 보상 전류는 데이터 출력 이전에 셋 상태를 갖는 메모리 셀들에 입력되거나, 상기 데이터를 출력함과 동시에 입력될 수도 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 12(a)를 참조하면, 셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 셋 읽기 전압 산포(400)와 리셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 리셋 읽기 전압 산포(410)가 도시되어 있다. 셋 읽기 전압 산포(400)와 리셋 읽기 전압 산포(410) 사이에는 센싱 마진(SM)이 존재할 수 있으며, 센싱 마진(SM) 내에 기준 전압(VREF)이 정의될 수 있다. 메모리 컨트롤러의 읽기 회로는, 각 메모리 셀들로부터 읽어온 읽기 전압을, 기준 전압(VREF)과 비교함으로써 각 메모리 셀들의 상태를 셋 상태와 리셋 상태 중 하나로 판단할 수 있다.
메모리 컨트롤러는 메모리 셀로부터 제1 읽기 전압(VRD1)을 획득할 수 있다. 제1 읽기 전압(VRD1)을 획득하기 위해 메모리 컨트롤러가 메모리 셀에 입력한 읽기 전류에 의해, 셋 상태를 갖는 메모리 셀들 중 적어도 일부의 저항 값이 증가할 수 있다. 도 12(b)를 참조하면, 읽기 전류에 의해 셋 상태를 갖는 메모리 셀들 중 적어도 일부의 저항 값이 증가하여, 셋 읽기 전압 산포(401)가 그래프에서 좌측으로 이동하거나 또는 그 산포도가 증가할 수 있다.
메모리 컨트롤러는, 제1 읽기 전압(VRD1)을 획득한 메모리 셀로부터 제2 읽기 전압(VRD2)을 다시 획득할 수 있다. 제2 읽기 전압(VRD2)은 제1 읽기 전압(VRD1)과 별개의 읽기 동작에서 획득되거나, 또는 제1 읽기 전압(VRD1)을 획득한 읽기 동작에서 함께 획득될 수도 있다. 도 12(b)에 도시한 일 실시예에서, 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이는 ΔV3으로 정의될 수 있다.
메모리 컨트롤러는 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이인 ΔV3을 소정의 기준 값과 비교할 수 있다. 일 실시예에서 상기 기준 값은 ΔV3보다 작을 수 있으며, 따라서 메모리 컨트롤러는 해당 메모리 셀의 상태를 셋 상태로 판단할 수 있다. 제2 읽기 전압(VRD2)을 획득한 이후 메모리 컨트롤러는, 읽기 동작에 따른 일부 메모리 셀들의 저항 증가를 복구하기 위해, 보상 전류를 입력할 수 있다. 도 12(c)에 도시한 바와 같이, 보상 전류를 입력한 이후 복수의 메모리 셀들의 읽기 전압 산포는, 읽기 동작을 진행하기 이전인 도 12(a)의 그래프와 실질적으로 같아질 수 있다. 일례로, 메모리 컨트롤러는 소모 전력을 줄이기 위해 셋 상태로 판단된 메모리 셀들에 대해서만 선택적으로 보상 전류를 입력할 수 있다.
다음으로 도 13(a)를 참조하면, 셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 셋 읽기 전압 산포(420)와 리셋 상태를 갖는 메모리 셀들의 읽기 전압 산포를 나타낸 리셋 읽기 전압 산포(430)가 도시되어 있다. 셋 읽기 전압 산포(420)와 리셋 읽기 전압 산포(430) 사이에 센싱 마진(SM)이 존재할 수 있으며, 센싱 마진(SM) 내에 기준 전압(VREF)이 정의될 수 있다.
메모리 컨트롤러는 메모리 셀로부터 제1 읽기 전압(VRD1)을 획득할 수 있다. 제1 읽기 전압(VRD1)을 획득하기 위해 메모리 컨트롤러가 메모리 셀에 입력한 읽기 전류에 의해, 셋 상태를 갖는 메모리 셀들 중 적어도 일부의 저항 값이 증가할 수 있다. 도 13(b)에 도시한 바와 같이, 읽기 전류에 의해 셋 상태를 갖는 메모리 셀들 중 적어도 일부의 저항 값이 증가하여, 셋 읽기 전압 산포(421)의 중간 값이 그래프의 좌측으로 이동하거나 또는 그 산포도가 증가할 수 있다.
메모리 컨트롤러는, 제1 읽기 전압(VRD1)을 획득한 메모리 셀로부터 제2 읽기 전압(VRD2)을 다시 획득할 수 있다. 제2 읽기 전압(VRD2)은 제1 읽기 전압(VRD1)과 별개의 읽기 동작에서 획득되거나, 또는 제1 읽기 전압(VRD1)을 획득한 읽기 동작에서 함께 획득될 수도 있다. 도 13(b)에 도시한 일 실시예에서, 메모리 컨트롤러가 제1 읽기 전압(VRD1)을 획득한 메모리 셀은 리셋 상태의 메모리 셀일 수 있으며, 제2 읽기 전압(VRD2)은 제1 읽기 전압(VRD1)과 실질적으로 동일할 수 있다. 이는, 리셋 상태의 메모리 셀들에서, 읽기 동작에 따른 정보 저장 소자의 상변화가 발생할 확률이 높지 않기 때문일 수 있다.
메모리 컨트롤러는 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이를 소정의 기준 값과 비교할 수 있다. 도 13(b)에 도시한 일 실시예에서 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)이 실질적으로 동일하므로, 제1 읽기 전압(VRD1)과 제2 읽기 전압(VRD2)의 차이는 기준 값보다 작을 수 있다. 따라서, 메모리 컨트롤러는, 해당 메모리 셀의 상태를 리셋 상태로 판단할 수 있다.
제2 읽기 전압(VRD2)을 획득한 이후 메모리 컨트롤러는, 읽기 동작에 따른 일부 메모리 셀들의 저항 증가를 복구하기 위해, 보상 전류를 입력할 수 있다. 도 13(c)에 도시한 바와 같이, 보상 전류를 입력한 이후 복수의 메모리 셀들의 읽기 전압 산포는, 읽기 동작을 진행하기 이전인 도 13(a)의 그래프와 실질적으로 동일할 수 있다.
도 14 내지 도 16은 본 발명의 일 실시예에서, 메모리 셀에 저장된 데이터를 읽어오는 회로를 설명하기 위해 제공되는 도면들이다.
우선 도 14를 참조하면, 메모리 셀(MC)은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 스위치 소자(SW)는 오보닉 임계 스위치(OTS) 소자로 구현될 수 있고, 정보 저장 소자(VR)는 상변화 물질을 포함하는 가변 저항으로 구현될 수 있다. 일 실시예에서, 정보 저장 소자(VR)에 포함되는 상변화 물질은 GST(Ge-Sb-Te) 등을 포함할 수 있다.
읽기 회로(500)는 메모리 셀(MC)에 저장된 데이터를 읽어오기 위해 소정의 바이어스 전류(IB)를 메모리 셀(MC)에 공급할 수 있다. 일 실시예에서, 바이어스 전류(IB)는 클램핑 트랜지스터들(M1, M2)를 통해 메모리 셀(MC)에 공급될 수 있다. 클램핑 트랜지스터들(M1, M2)는 게이트 단자에 입력되는 램프 전압 특성의 클램핑 전압(VCLAMP)에 의해 동작할 수 있으며, 클램핑 트랜지스터들(M1, M2)에 의해 제1 노드(N1)의 전압이 적절한 범위 이내로 클램핑될 수 있다. 일 실시예에서, 클램핑 트랜지스터(M1)에 의해, 제1 노드(N1)의 전압은 정보 저장 소자(VR)에 포함되는 상변화 물질의 문턱 전압보다 작은 크기로 클램핑될 수 있다.
제1 커패시터(C1)와 제2 커패시터(C2) 각각은 메모리 셀(MC)로부터 검출되는 제1 읽기 전압과 제2 읽기 전압을 저장할 수 있다. 일 실시예에서, 클램핑 전압(VCLAMP)이 스위치 소자(SW)의 문턱 전압보다 커지면, 제1 센스 앰프(SA1)에 의해 제1 스위치(SW1) 또는 제2 스위치(SW2)가 턴-오프되고, 제1 읽기 전압과 제2 읽기 전압이 각각 제1 커패시터(C1)와 제2 커패시터(C2)에 저장될 수 있다. 제2 센스 앰프(SA2)는 제1 커패시터(C1)와 제2 커패시터(C2) 각각에 저장된 제1 읽기 전압과 제2 읽기 전압을 비교할 수 있다.
일 실시예에서, 제2 센스 앰프(SA2)는 제1 읽기 전압에 소정의 오프셋 값(α)을 더하여 제2 읽기 전압과 비교할 수 있다. 다만, 실시예에 따라 상기 오프셋 값(α)은 제2 읽기 전압 측에 더해질 수도 있다. 메모리 컨트롤러가 메모리 셀의 상태를 정확히 판단할 수 있도록, 상기 오프셋 값(α)은, 읽기 동작이 진행되는 동안 셋 상태의 메모리 셀에서 저항이 증가하는 정도에 따라 결정될 수 있다. 일례로, 읽기 동작이 진행되는 동안 셋 상태의 메모리 셀에서 저항이 크게 증가하면, 오프셋 값(α)은 상대적으로 클 수 있다. 반대로, 읽기 동작이 진행되는 동안 셋 상태의 메모리 셀에서 나타나는 저항의 증가 폭이 작으면, 오프셋 값(α)은 상대적으로 작을 수 있다.
이하, 도 15 및 도 16을 참조하여 읽기 회로(500)의 동작을 더욱 자세히 설명하기로 한다.
도 15는 제1 읽기 전압을 검출하는 경우에 읽기 회로(500)의 동작을 설명하기 위해 제공되는 회로도이다. 도 15를 참조하면, 제1 읽기 전압을 검출하는 경우에 제2 스위치(SW2)는 동작하지 않을 수 있다. 제1 읽기 전압을 검출하기 위해 클램핑 전압(VCLAMP)이 입력되면, 제1 스위치(SW1)가 턴-온되어 제1 커패시터(C1)가 충전될 수 있다.
램프 전압 특성을 갖는 클램핑 전압(VCLAMP)이 증가하여 메모리 셀(MC)의 스위치 소자(SW)가 켜지면, 제1 센스 앰프(SA1)에 의해 제1 스위치(SW1)가 턴-오프되어 제1 커패시터(C1)의 충전 동작이 완료될 수 있다. 제1 센스 앰프(SA1)는 제1 노드(N1)의 전압이 기준 전압(VREF)보다 클 때 제1 스위치(SW1)를 턴-오프시키도록 설계될 수 있다.
다음으로 도 16은 제2 읽기 전압을 검출하는 경우에 읽기 회로(500)의 동작을 설명하기 위해 제공되는 회로도이다. 도 16을 참조하면, 제2 읽기 전압을 검출하는 경우에 제1 스위치(SW1)는 동작하지 않을 수 있다. 제2 읽기 전압을 검출하기 위해 클램핑 전압(VCLAMP)이 입력되면, 제2 스위치(SW2)가 턴-온되어 제2 커패시터(C2)가 충전될 수 있다. 클램핑 전압(VCLAMP)이 증가하여 메모리 셀(MC)의 스위치 소자(SW)가 턴-온되면, 제1 센스 앰프(SA1)는 제2 스위치(SW2)를 턴-오프시키고 제2 커패시터(C2)에 대한 충전 동작을 종료할 수 있다.
제2 센스 앰프(SA2)는 제1 커패시터(C1)에 저장된 제1 읽기 전압과 제2 커패시터(C2)에 저장된 제2 읽기 전압을 서로 비교할 수 있다. 앞서 설명한 바와 같이, 제2 센스 앰프(SA2)는 제1 읽기 전압과 제2 읽기 전압 중 적어도 하나에 소정의 오프셋 값(α)을 더할 수 있다. 제1 읽기 전압에 오프셋 값(α)이 더해지는 경우, 메모리 컨트롤러는 아래와 같은 식에 기초하여 메모리 셀(MC)의 상태를 셋 상태와 리셋 상태 중 어느 하나로 판단할 수 있다.
Figure 112017117845019-pat00001
Figure 112017117845019-pat00002
본 발명의 일 실시예에서는, 메모리 셀(MC)에 저장된 데이터를 읽어오기 위해, 메모리 셀(MC)로부터 제1 읽기 전압과 제2 읽기 전압을 순차적으로 획득하고, 제1 읽기 전압과 제2 읽기 전압을 비교하여 메모리 셀(MC)의 상태를 셋 상태와 리셋 상태 중 어느 하나로 판단할 수 있다. 따라서, 읽기 동작 과정에서 셋 상태의 메모리 셀들의 저항 값이 증가하거나, 셋 상태의 메모리 셀들과 리셋 상태의 메모리 셀들 각각의 리드 전압 산포가 중첩되는 경우에도, 메모리 셀(MC)에 저장된 데이터를 정확하게 읽어올 수 있다. 한편, 제1 읽기 전압을 획득하고 제2 읽기 전압을 획득하기 전에, 앞서 설명한 바와 같이 쓰기 전류가 메모리 셀(MC)에 입력될 수도 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 타이밍 다이어그램이다.
먼저 도 17(a)를 참조하면, 메모리 컨트롤러는 메모리 셀에 읽기 신호를 순차적으로 두 번 입력할 수 있다. 메모리 컨트롤러는, 첫 번째 읽기 신호가 입력되는 제1 읽기 동작에서 제1 읽기 전압을 획득할 수 있으며, 두 번째 읽기 신호가 입력되는 제2 읽기 동작에서 제2 읽기 전압을 획득할 수 있다.
도 17(a)에 도시한 일 실시예에서, 메모리 컨트롤러는 두 번째 읽기 신호를 입력하기 전에, 제1 쓰기 전류를 메모리 셀들에 입력할 수 있다. 일 실시예에서 제1 쓰기 전류는 모든 메모리 셀들에 입력될 수 있으며, 메모리 셀의 상태를 리셋 상태로 설정하는 전류일 수 있다. 제1 쓰기 전류에 의해 모든 메모리 셀들의 상태가 리셋 상태로 설정될 수 있다.
제1 읽기 동작을 시작하기 전에 셋 상태를 갖는 메모리 셀들은, 제1 쓰기 전류에 의해 그 상태가 리셋 상태로 변경될 수 있다. 반면, 제1 읽기 동작을 시작하기 전에 리셋 상태를 갖는 메모리 셀들은, 제1 쓰기 전류와 관계없이 리셋 상태를 유지할 수 있다. 따라서, 메모리 컨트롤러는, 제1 읽기 전압과 제2 읽기 전압의 차이가 소정의 기준 값보다 큰 메모리 셀들을, 셋 상태로 판단할 수 있다. 한편 메모리 컨트롤러는 제1 쓰기 전류에 따른 메모리 셀들의 상태 변화를 복원하기 위해, 제2 읽기 동작이 완료된 후 제2 쓰기 전류를 셋 상태로 판단된 메모리 셀들에만 선택적으로 입력할 수 있다. 제2 쓰기 전류는, 메모리 셀의 상태를 셋 상태로 설정하는 전류일 수 있다.
다음으로 도 17(b)를 참조하면, 메모리 컨트롤러는 메모리 셀에 읽기 신호를 순차적으로 두 번 입력할 수 있다. 메모리 컨트롤러는, 첫 번째 읽기 신호가 입력되는 제1 읽기 동작에서 제1 읽기 전압을 획득할 수 있으며, 두 번째 읽기 신호가 입력되는 제2 읽기 동작에서 제2 읽기 전압을 획득할 수 있다. 한편 다른 일 실시예에서, 메모리 컨트롤러는 한 번의 읽기 동작이 진행되는 동안 제1 읽기 전압과 제2 읽기 전압을 순차적으로 획득할 수도 있다.
제1 읽기 동작을 시작하기 전에 셋 상태를 갖는 메모리 셀들에서는, 제1 읽기 동작이 진행되는 동안 저항 값이 증가할 수 있다. 반면, 제1 읽기 동작을 시작하기 전에 리셋 상태를 갖는 메모리 셀들은, 제1 읽기 동작이 진행되는 동안 저항 값이 거의 변하지 않을 수 있다. 따라서, 메모리 컨트롤러는, 제1 읽기 전압과 제2 읽기 전압의 차이가 소정의 기준 값보다 큰 메모리 셀들을 셋 상태로 판단하고, 제1 읽기 전압과 제2 읽기 전압의 차이가 소정의 기준 값보다 작은 메모리 셀들을 리셋 상태로 판단할 수 있다.
한편 메모리 컨트롤러는 읽기 동작에 따라 셋 상태의 메모리 셀들에서 나타나는 저항 값 증가를 보상하기 위해, 제2 읽기 동작이 완료된 후 소정의 보상 전류를 셋 상태로 판단된 메모리 셀들에만 선택적으로 입력할 수 있다. 보상 전류는, 제2 쓰기 전류와 마찬가지로 메모리 셀의 상태를 셋 상태로 설정하는 셋 쓰기 전류일 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 18에 도시한 실시예에 따른 전자 기기(1000)는 디스플레이(1010), 통신부(1020), 메모리 장치(1030), 프로세서(1040), 및 입출력부(1050) 등을 포함할 수 있다. 디스플레이(1010), 통신부(1020), 메모리 장치(1030), 프로세서(1040), 및 입출력부(1050) 등의 구성 요소들은 버스(1060)를 통해 서로 통신할 수 있다. 상기 도시한 구성 요소들 외에, 전자 기기(1000)는 전원 장치, 포트 등을 더 포함할 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU), 마이크로프로세서 유닛(MCU), 또는 애플리케이션 프로세서(AP) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 메모리(1020), 이벤트 감지 장치(1030), 포트(1040) 등의 다른 구성 요소들과 통신할 수 있다.
도 18에 도시한 전자 기기(1000)가 포함하는 메모리 장치(1030)는, 본 발명의 다양한 실시예들에 따른 메모리 장치일 수 있다. 일례로, 메모리 장치(1030)는 메모리 컨트롤러(1031)와 메모리 셀 어레이(1032)를 포함할 수 있으며, 도 1 내지 도 17을 참조하여 설명한 다양한 실시예들에 따라 동작할 수 있다. 메모리 장치(1030)는, 프로세서(1040)에서 전달하는 명령에 응답하여 데이터를 저장하거나 출력하거나, 삭제할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 메모리 장치
20, 220: 메모리 컨트롤러
30: 메모리 셀 어레이
100, 210: 메모리 셀
500: 읽기 회로

Claims (20)

  1. 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 복수 개 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀로부터 제1 읽기 전압을 검출하고, 상기 메모리 셀에 제1 쓰기 전류를 입력한 후 상기 메모리 셀로부터 제2 읽기 전압을 검출하며, 상기 제1 읽기 전압과 상기 제2 읽기 전압을 비교하여 상기 메모리 셀의 상태를 판단하는 메모리 컨트롤러; 를 포함하며,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압에 대응하는 전하를 충전하는 제1 커패시터, 상기 제2 읽기 전압에 대응하는 전하를 충전하는 제2 커패시터, 및 상기 제1 커패시터의 전압에 소정의 오프셋 값을 더하여 상기 제2 읽기 전압과 비교하는 비교기를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압과 상기 제2 읽기 전압의 차이를 소정의 기준값과 비교하여, 상기 메모리 셀의 상태를 셋 상태와 리셋 상태 중 어느 하나로 판단하는 메모리 장치.
  3. 제2항에 있어서,
    상기 기준값의 크기는, 상기 셋 상태와 상기 리셋 상태 각각에서 상기 정보 저장 소자가 갖는 저항 특성에 따라 결정되는 메모리 장치.
  4. 제2항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압과 상기 제2 읽기 전압의 차이가 상기 기준값보다 작으면, 상기 메모리 셀의 상태를 리셋 상태로 판단하는 메모리 장치.
  5. 제2항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압과 상기 제2 읽기 전압의 차이가 상기 기준값보다 크면, 상기 메모리 셀의 상태를 셋 상태로 판단하는 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압을 검출한 후 상기 메모리 셀에 상기 제1 쓰기 전류를 입력하여, 상기 메모리 셀의 상태를 리셋 상태로 설정하는 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 메모리 셀의 상태가 셋 상태로 판단되면, 상기 제1 쓰기 전류와 다른 제2 쓰기 전류를 상기 메모리 셀에 입력하여 상기 메모리 셀의 상태를 셋 상태로 설정하는 메모리 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 스위치 소자는 오보닉 문턱 스위치(Ovonic Threshold Switch, OTS) 소자를 포함하는 메모리 장치.
  10. 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 갖는 메모리 셀을 복수 개 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀에 읽기 전류를 입력하여 제1 읽기 전압을 검출하고, 상기 제1 읽기 전압을 검출한 후 바로 제2 읽기 전압을 검출하며, 상기 제1 읽기 전압과 상기 제2 읽기 전압을 비교하여 상기 메모리 셀의 상태를 판단하는 메모리 컨트롤러; 를 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압에 소정의 오프셋 전압을 더하고 상기 제2 읽기 전압과 비교하여, 상기 메모리 셀의 상태를 셋 상태 및 리셋 상태 중 어느 하나로 판단하는 메모리 장치.
  12. 제11항에 있어서,
    상기 오프셋 전압의 크기는, 상기 메모리 셀의 리드 디스터브(read disturb) 특성에 따라 결정되는 메모리 장치.
  13. 제11항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압과 상기 오프셋 전압의 합이 상기 제2 읽기 전압보다 작으면, 상기 메모리 셀의 상태를 상기 셋 상태로 판단하는 메모리 장치.
  14. 제11항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압과 상기 오프셋 전압의 합이 상기 제2 읽기 전압보다 크면, 상기 메모리 셀의 상태를 상기 리셋 상태로 판단하는 메모리 장치.
  15. 제10항에 있어서,
    상기 메모리 컨트롤러는, 상기 제2 읽기 전압을 검출한 후, 상기 메모리 셀을 셋 상태로 설정하는 쓰기 전류를 셋 상태로 판단된 상기 메모리 셀에 입력하는 메모리 장치.
  16. 제10항에 있어서,
    상기 읽기 전류는, 상기 메모리 셀 내에서 상기 스위치 소자로부터 상기 정보 저장 소자로 흐르는 메모리 장치.
  17. 스위치 소자 및 상기 스위치 소자와 연결되며 상변화 물질을 갖는 정보 저장 소자를 포함하는 메모리 셀; 및
    상기 메모리 셀로부터 제1 읽기 전압을 검출하고, 상기 제1 읽기 전압을 검출한 후 바로 제2 읽기 전압을 검출하며, 상기 제1 읽기 전압과 상기 제2 읽기 전압을 비교하여 상기 메모리 셀의 상태를 셋 상태와 리셋 상태 중 어느 하나로 판단하는 메모리 컨트롤러; 를 포함하고,
    상기 메모리 컨트롤러는 상기 메모리 셀의 상태가 상기 셋 상태로 판단되면, 상기 메모리 셀의 상태를 상기 셋 상태로 설정하는 셋 쓰기 전류를 상기 메모리 셀에 입력하는 메모리 장치.
  18. 제17항에 있어서,
    상기 메모리 컨트롤러는, 상기 메모리 셀로부터 제1 읽기 전압을 검출하면, 상기 메모리 셀을 상기 리셋 상태로 설정하는 리셋 쓰기 전류를 상기 메모리 셀에 입력한 후 상기 제2 읽기 전압을 검출하는 메모리 장치.
  19. 제17항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 읽기 전압과 상기 제2 읽기 전압의 차이가 소정의 기준값보다 크면 상기 메모리 셀의 상태를 셋 상태로 판단하고, 상기 제1 읽기 전압과 상기 제2 읽기 전압의 차이가 상기 기준값보다 작으면 상기 메모리 셀의 상태를 리셋 상태로 판단하는 메모리 장치.
  20. 제19항에 있어서,
    상기 기준값은, 상기 셋 상태와 상기 리셋 상태 각각에서 상기 정보 저장 소자가 갖는 저항 특성, 및 상기 메모리 셀의 리드 디스터브(read disturb) 특성 중 적어도 하나에 따라 결정되는 메모리 장치.
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