KR20200018111A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20200018111A
KR20200018111A KR1020180093929A KR20180093929A KR20200018111A KR 20200018111 A KR20200018111 A KR 20200018111A KR 1020180093929 A KR1020180093929 A KR 1020180093929A KR 20180093929 A KR20180093929 A KR 20180093929A KR 20200018111 A KR20200018111 A KR 20200018111A
Authority
KR
South Korea
Prior art keywords
layer
opening
semiconductor chip
disposed
connection
Prior art date
Application number
KR1020180093929A
Other languages
English (en)
Other versions
KR102127828B1 (ko
Inventor
박지은
박미진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180093929A priority Critical patent/KR102127828B1/ko
Priority to TW108106193A priority patent/TWI689057B/zh
Priority to US16/293,301 priority patent/US10756030B2/en
Priority to CN201910701419.2A priority patent/CN110828394B/zh
Publication of KR20200018111A publication Critical patent/KR20200018111A/ko
Application granted granted Critical
Publication of KR102127828B1 publication Critical patent/KR102127828B1/ko
Priority to US16/985,918 priority patent/US11417612B2/en
Priority to US17/886,763 priority patent/US11862581B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/041—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction having no base used as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08235—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/111—Manufacture and pre-treatment of the bump connector preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 캐비티를 갖는 지지 프레임과; 상기 캐비티 내에 배치되며, 접속 패드가 배열된 활성면을 갖는 반도체 칩과; 상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치된 연결 부재와; 상기 캐비티에 배치된 상기 반도체 칩을 봉합하는 봉합재;를 포함하며, 상기 반도체 칩은, 상기 활성면에 배치되며 상기 접속 패드를 개방하는 제1 절연막과, 상기 제1 절연막 상에 배치되며 상기 접속 패드의 접속 영역을 개방하는 제1 개구를 갖는 제2 절연막과, 상기 접속 영역 상에 배치되며 상기 제1 개구 주위의 제2 절연막 부분으로 연장된 외주 영역을 갖는 도전성 크랙방지층을 포함하며, 상기 연결 부재는, 상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치되며, 상기 접속 영역을 개방하며 상기 제1 개구보다 큰 제2 개구를 갖는 절연층과, 상기 제2 개구를 통하여 상기 접속 패드에 연결되는 재배선층을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
최근에 경박 단소화를 이루고자 하는 패키징(Packaging) 기술이 활발히 연구되고 있으나, 제조공정 또는 사용 환경에서 열적 충격으로 인한 패키지의 신뢰성(reliability)을 보장하는 것이 매우 중요하다.
이러한 열적 충격은 이종 재료간의 접점에서 집중적으로 발생될 수 있다. 특히, 재배선층과 반도체 칩의 패시베이션막이 접하는 지점에서 발생되는 응력이 크랙을 발생시키는 등 심각한 신뢰성 문제를 야기할 수 있다.
본 개시의 해결하고자 하는 기술적 과제들 중 하나는, 열적 충격으로 인한 신뢰성 저하 문제를 개선한 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 캐비티를 갖는 지지 프레임과; 상기 캐비티 내에 배치되며, 접속 패드가 배열된 활성면을 갖는 반도체 칩과; 상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치된 연결 부재와; 상기 캐비티에 배치된 상기 반도체 칩을 봉합하는 봉합재;를 포함하고, 상기 반도체 칩은, 상기 활성면에 배치되며 상기 접속 패드를 개방하는 제1 절연막과, 상기 접속 패드에 연결되어 상기 제1 절연막 상에 연장된 재배선 패턴과, 상기 활성면 상에 배치되며 상기 재배선 패턴의 접속 영역을 개방하는 제1 개구를 갖는 제2 절연막과, 상기 접속 영역 상에 배치되며 상기 제1 개구 주위의 제2 절연막 부분으로 연장된 외주 영역을 갖는 도전성 크랙방지층을 포함하며, 상기 연결 부재는, 상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치되며, 상기 접속 영역을 개방하는 제2 개구를 갖는 절연층과, 상기 제2 개구를 통하여 상기 접속 영역에 연결되는 재배선층을 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 캐비티를 갖는 지지 프레임과; 상기 캐비티 내에 배치되며, 접속 패드가 배열된 활성면을 갖는 반도체 칩과; 상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치된 연결 부재와; 상기 캐비티에 배치된 상기 반도체 칩을 봉합하는 봉합재;를 포함하며, 상기 반도체 칩은, 상기 활성면에 배치되며 상기 접속 패드를 개방하는 제1 절연막과, 상기 제1 절연막 상에 배치되며 상기 접속 패드의 접속 영역을 개방하는 제1 개구를 갖는 제2 절연막과, 상기 접속 영역 상에 배치되어 상기 제1 개구 주위의 제2 절연막 부분으로 연장된 도전성 크랙방지층을 포함하며, 상기 연결 부재는, 상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치되며, 상기 접속 영역을 개방하며 상기 제1 개구보다 큰 제2 개구를 갖는 절연층과, 상기 제2 개구를 통하여 상기 접속 영역에 연결되는 재배선층을 포함하는 반도체 패키지를 제공한다.
일 실시예에 따르면, 반도체 칩의 패시베이션 구조 내에 도전성 크랙방지층을 도입함으로써, 반도체 칩의 패드 영역에 형성되는 재배선층과의 열팽창계수 차이로 인한 응력 및 크랙 발생을 효과적으로 방지할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11은 도 9의 반도체 패키지의 A 부분을 나타내는 확대 단면도이다.
도 12는 도 11의 반도체 패키지의 부분을 B 방향에서 본 평면도다.
도 13a 내지 도 13f는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요 공정들의 단면도들이다.
도 14 및 도 15는 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 접속 패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 임베디드될 수도 있으며, 임베디드된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 임베디드된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)을 봉합한 후에 실행되므로, 재배선층과 연결되는 비아(2143)는 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 임베디드되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 가지며, 캐비티(110H)를 갖는 지지 프레임(110)과, 상기 캐비티(110H) 내에 배치되며 접속 패드(122)가 배열된 활성면을 갖는 반도체 칩(120)과, 상기 지지 프레임(110)의 제2 면(110B)과 상기 반도체 칩(120)의 활성면에 배치된 연결 부재(140)와, 상기 캐비티(110H)에 배치된 상기 반도체 칩(120)을 봉합하는 봉합재(131)를 포함한다.
본 실시예에 채용된 반도체 칩(120)은, 패시베이션 구조로서 제1 절연막(123)과 제2 절연막(124)과 함께, 접속 패드로부터 연장된 재배선 패턴(125)을 포함할 수 있다. 상기 재배선 패턴(125)은 외부 회로(재배선층(145))에 실제 연결된 접속 영역(CA)을 재배치하는 도전성 패턴이다. 이러한 재배선 패턴(125)과 상기 제1 및 제2 절연막(123,124)는 반도체 칩(120)을 제조하기 위한 웨이퍼 레벨 공정에서 미리 형성될 수 있다.
도 11은 도 9의 반도체 패키지의 A 부분을 나타내는 확대 단면도이다.
도 9와 함께, 도 11을 참조하면, 상기 제1 절연막(123)은 반도체 칩(120)의 활성면에 배치되며 상기 접속 패드(122)를 개방하도록 구성된다. 제1 절연막(123)은 산화물 및 질화물 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 제1 절연막(123)은 실리콘 산화물막 또는 실리콘 질화물막일 수 있다. 다른 일부 실시예에서, 제1 절연막(123)은 실리콘 산화물막 또는 실리콘 질화물막로 이루어진 제1 막과 폴리이미드(PI)와 같은 유기 절연물질로 이루어진 제2 막을 포함할 수 있다.
상기 재배선 패턴(125)은 상기 접속 패드(122)에 연결되어 상기 제1 절연막(123) 상에 연장된다. 이러한 재배선 패턴(125)에 의해 재배선층(145)과 실제 접속될 접속 영역(CA)은 반도체 칩(120)의 활성면의 원하는 다른 위치로 재배치될 수 있다. 예를 들어, 상기 재배선 패턴(125)은 구리(Cu)일 수 있다. 상기 제2 절연막(124)은 상기 활성면 상에 배치되며 상기 재배선 패턴(125)의 접속 영역(CA)을 정의하는 제1 개구(O1)를 갖는다. 상기 제2 절연막(124)은 폴리이미드(PI)와 같은 유기 절연물질을 포함할 수 있다.
본 실시예에 따른 반도체 패키지(100)는 상기 접속 영역(CA) 상에 배치되어 상기 제1 개구(O1) 주위의 제2 절연막(124) 부분으로 연장된 도전성 크랙방지층(135)을 더 포함한다. 본 명세서에서 상기 도전성 크랙방지층(135)에서 상기 제1 개구(O1) 주위의 제2 절연막(124) 부분으로 연장된 부분을 "외주 영역(135R)"이라고도 한다.
상기 연결 부재(140)는, 상기 지지 프레임(110)의 제2 면(110B)과 상기 반도체 칩(120)의 활성면에 배치되며, 상기 접속 영역(CA)을 개방하는 제2 개구(O2)를 갖는 절연층(141)을 더 포함하며, 상기 재배선층(145)은 상기 제2 개구(O2)를 통하여 상기 접속 영역(CA)에 연결될 수 있다. 상기 재배선층(145)은 절연층(141) 상에 배치된 재배선 패턴(142)과, 상기 절연층(141)을 관통하여 접속 영역(CA) 등에 연결된 재배선 비아(143)를 포함할 수 있다.
상기 절연층(141)은 다양한 절연 물질로 형성될 수 있다. 예를 들어, 절연층(141)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 구체적인 예에서, 절연층(141)은 프리프레그, ABF(Ajinomoto Build-up Film), FR-4, BT, 또는 감광성 절연 물질(Photo Imagable Dielectric: PID)을 포함할 수 있다.
상기 절연층(141)은 상기 제2 절연막(124)과 다른 절연물질로 구성될 수 있다. 예를 들어, 상기 제2 절연막(124)은 비감광성 절연물질을 포함하며, 상기 절연층(141)은 감광성 절연물질을 포함할 수 있다.
상기 도전성 크랙방지층(135)의 외주 영역(135R)은 상기 절연층(141)과 상기 제2 절연막(124) 사이에 위치할 수 있다. 이러한 도전성 크랙방지층(135)의 배열은 크랙의 전파를 방지하여 반도체 패키지(100)의 신뢰성을 개선할 수 있다.
구체적으로, 도 11를 참조하면, "TP"로 표시된 지점에서는 재배선층(145)인 메탈(예, Cu)과 절연 물질(예, 제2 절연막(124), 절연층(141))이 접촉되며, 이러한 이종 물질들의 접촉지점에서 열팽창계수에 차이에 의한 응력이 집중되어 크랙(C)이 발생될 수 있다. 하지만, 이러한 크랙(C)은 상기 도전성 크랙방지층(135)에 의해 반도체 칩(120) 방향으로 전파되어 재배선 패턴(125)이나 반도체 칩(120)에 손상을 주는 것을 방지할 수 있다.
상기 도전성 크랙방지층(135)은 밀착성이 우수한 도전성 물질(예, 메탈)로 형성될 수 있다. 예를 들어, 상기 도전성 크랙방지층(135)은 티타늄(Ti) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
본 실시예에서는, 도 11에 도시된 바와 같이, 상기 재배선층(145)은 시드층(145S) 및 상기 시드층(145S) 상에 배치된 도금층(145P)을 포함한 경우에, 상기 도전성 크랙방지층(135)은 상기 시드층(145S)과 동일한 물질을 형성될 수 있다. 예를 들어, 상기 도전성 크랙방지층(135)과 상기 시드층(145S)은 Ti/W 또는 Ti/Cu일 수 있다.
충분한 응력 및 크랙 전파 방지효과를 위해서, 상기 도전성 크랙방지층(135)의 두께(t)는 50㎚ 이상, 나아가 100㎚ 이상일 수 있으며, 이에 한정되지는 않으나, 시드층(145S)의 두께와 유사하게 1㎛ 이하로 형성될 수 있다.
도 12는 도 11의 반도체 패키지의 부분을 B 방향에서 본 평면도다.
도 12를 참조하면, 상기 절연층(141)의 제2 개구(O2)는 제1 개구(O1)의 면적보다 큰 면적을 가지며, 상기 제1 개구(O1)의 주위에 상기 도전성 크랙방지층(135)의 외주영역(도 12에서는 해칭된 부분)이 개방되도록 배치될 수 있다.
이러한 배열은 절연층의 제2 개구(O2)를 제1 개구(O1)의 접속 영역(CA)이 충분히 노출되도록 정확히 정렬(align)하기 위한 것이다. 그 결과, 앞서 설명된 접촉지점(TP)이 불가피하게 발생될 수 있으며, 접촉지점(TP)에서 발생되는 응력(또는 크랙)의 불이익한 전파는 상기 도전성 크랙방지층(135)(특히, 그 외주 영역)에 의해 차단될 수 있다.
도 12에 도시된 바와 같이, 제1 개구(O1)의 중심(C1)과 제2 개구(O2)의 중심(C2)은 정확히 일치하지 않을 수 있다. 이러한 정렬(alignment)의 오차를 고려하여, 상기 외주 영역의 폭(d)이 충분하게 설계될 수 있다. 예를 들어, 외주 영역의 폭(d)은 적어도 5㎛일 수 있다.
한편, 상기 도전성 크랙방지층(135)의 외주영역은 재배선 패턴(125)의 다른 접속 영역까지 연장되지 않도록 형성될 수 있다. 예를 들어, 상기 도전성 크랙방지층(135)을 위해서 전면 증착한 후에 포토리소그래피를 이용한 선택적 식각공정으로 원하는 영역(접속 영역과 그 주위)만 잔류시켜 도전성 크랙방지층(135)을 형성할 수 있다.
본 실시예에 따른 반도체 패키지(100)는 연결 부재(140)의 하면에 배치된 패시베이션층(160)을 포함할 수 있다. 상기 패시베이션층(160)은 재배선층(145)의 일부를 노출하는 복수의 개구를 갖는다. 언더범프 금속(UBM, Under Bump Metallurgy)층(170)은 패시베이션층(160)의 개구에 배치되며 재배선층(145)과 연결되며, UBM 층(170) 상에는 전기연결 구조체(180)를 형성되어 마더보드 등과 같은 외부 회로와 연결될 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)의 주요 구성에 대하여 더 상세하게 설명한다.
반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 상기 반도체 칩(120)의 바디는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다. 접속 패드(122)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로서, 알루미늄(Al)과 같은 금속을 사용할 수 있다. 상술한 바와 같이, 바디 상에는 접속 패드(122)를 재배선하기 위한 재배선 패턴(125)과 패시베이션 구조인 제1 및 제2 절연층(123,124)이 형성될 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들면, 반도체 칩(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩, 또는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리와 같은 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
지지 프레임(110)은 구체적인 재료에 따라 패키지의 강성을 유지시킬 수 있으며, 봉합재(131)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 지지 프레임(110)에 의하여 패키지가 패키지-온-패키지(Package-on-Package: POP) 구조에 사용될 수 있다. 지지 프레임(110)은 복수의 배선 패턴(112a,112b,112c)을 포함하며, 반도체 칩(120)의 접속 패드(122)를 더욱 다양하게 재배선할 수 있으며, 다른 영역(예, 연결 부재(140))의 재배선층을 간소화시킬 수 있다. 캐비티(110H) 내에는 반도체 칩(120)이 지지 프레임(110)과 소정거리 이격되도록 배치된다. 반도체 칩(120)의 측면 주위는 지지 프레임(110)에 의하여 둘러싸일 수 있다.
필요에 따라서, 캐비티(110H) 내에는 캐패시터나 인덕터와 같은 별도의 수동부품이 더 배치될 수도 있으며, 재배선층(145) 등에 의해 반도체 칩(120)과 전기적으로 연결될 수 있다.
본 실시예에 채용된 지지 프레임(110)은 제1 절연층(111a)과, 연결 부재(140)의 재배선층(145)과 접속되며 제1 절연층(111a)에 매립된 제1 배선 패턴(112a)과, 제1 절연층(111a)의 제1 배선 패턴(112a)이 매립된 측의 반대측 상에 배치된 제2 배선 패턴(112b)과, 제1절연층(111a) 상에 배치되며 제2 배선 패턴(112b)을 덮는 제2 절연층(111b)과, 제2 절연층(111b) 상에 배치된 제3 배선 패턴(112c)을 포함할 수 있다. 제1 내지 제3 배선 패턴(112a,112b,112c)은 접속 패드(122)와 전기적으로 연결될 수 있다. 제1 및 제2 배선 패턴(112a,112b)과 제2 및 제3 배선 패턴(112b,112c)은 각각 제1 및 제2 절연층(111a,111b)을 관통하는 제1 및 제2 비아(113a,113b)를 통하여 전기적으로 연결될 수 있다.
앞서 언급한 바와 같이, 지지 프레임(110) 내에 다층의 배선 패턴(112a,112b,112c)을 구현함으로써, 연결부재(140)의 재배선층(145)을 더욱 간소화할 수 있다. 따라서, 연결 부재(140)의 복잡한 재배선층 형성과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있을 뿐만 아니라, 패키지의 박형화도 가능하다. 도 9에 도시된 바와 같이, 제1 배선 패턴(112a)은 제1 절연층(111a) 내부로 리세스될 수 있으며, 따라서, 제1 절연층(111a)의 하면과 제1 배선 패턴(112a)의 하면이 단차를 가질 수 있다. 즉, 본 실시예에서, 리세스된 단차로 인해, 봉합재(131) 형성공정에서 봉합재(131) 형성물질이 블리딩되어 제1 배선 패턴(112a)을 오염시키는 것을 방지할 수 있다.
한편, 지지 프레임(110)은 거의 반도체 칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 지지 프레임(110)의 제2 배선 패턴(112b)은 반도체 칩(120)의 활성면과 비활성면 사이에 위치할 수 있다.
지지 프레임(110)은 두께에 큰 제한 없이 지지 프레임(110)이 반도체 칩(120)의 두께에 대응될 수 있으므로 통상의 기판 공정으로 형성될 수 있으나, 연결 부재(140)의 재배선층(145)는 더욱 박형화를 위하여 포토리소그래피를 이용한 미세 패턴 형성 기술로 형성될 수 있다. 따라서, 지지 프레임(110)의 제1 내지 제3 배선 패턴(112a,112b,112c)의 두께는 연결 부재(140)의 재배선층(145)의 두께보다 두꺼울 수 있다.
지지 프레임(110)의 제1 및 제2 절연층(111a,111b)의 재료로는, 예를 들면, 무기 필러에 혼합된 절연 수지를 사용할 수 있으며, 예를 들면, 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지와 함께 실리카, 알루미나 등의 무기 필러와 같은 보강재가 포함된 수지를 포함할 수 있다. 구체적으로, 지지 프레임(110)의 절연층(111a,111b)은, ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있으며, 필요에 따라, 열경화성 수지나 열가소성 수지가 무기 필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료, 예를 들면, 프리프레그(Prepreg) 등을 사용할 수도 있다.
지지 프레임(110)의 제1 내지 제3 배선 패턴(112a,112b,112c)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제1 내지 제3 배선 패턴(112a,112b,112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 접지(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 접지(GND)패턴, 파워(PWR)패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아용 패드 패턴, 접속단자용 패드 패턴 등을 포함할 수 있다.
지지 프레임(110)의 제1 및 제2 비아(113a,113b)의 형성물질로는 도전성 물질을 사용할 수 있다. 제1 및 제2 비아(113a,113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제1 및 제2 비아(113a,113b)를 위한 홀을 형성할 때 제1 및 제2 배선 패턴(112a,112b)의 일부 패드 패턴이 스토퍼(stopper) 역할을 수행할 수 있으며, 제1 및 제2 비아(113a,113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 및 제2 비아(113a,113b)는 제2 및 제3 배선 패턴(112b, 112c)의 일부와 일체화될 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 캐비티(110H)의 측벽에 금속층을 더 배치할 수 있다. 금속층은 반도체 칩(120)으로부터 발생하는 열을 효과적으로 방출하는 역할 및/또는 전자파 차폐의 역할을 수행할 수 있다. 또한, 캐비티(110H)은 복수개일 수도 있으며, 복수의 캐비티(110H) 각각에 반도체 칩(120)이나 수동 부품이 배치될 수도 있다. 이 외에도 당해 기술분야에 잘 알려진 공지의 구조들이 적용될 수 있음은 물론이다.
봉합재(131)는 반도체 칩(120)을 보호할 수 있다. 봉합 방식은 특별히 한정되지 않으며, 반도체 칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(131)는 지지 프레임(110)의 제1 면(110A) 및 반도체 칩(120)의 비활성면의 적어도 일부를 덮고, 캐비티(110H)의 측벽과 반도체 칩(120)의 측면 사이의 적어도 일부를 채울 수 있다. 봉합재(131)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연 물질이 사용될 수 있는데, 이때 절연 물질로는 마찬가지로 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 예를 들면, ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, 봉합재(131)로는 EMC 등의 공지의 몰딩 물질을 사용할 수도 있으며, 필요에 따라서는, 열경화성 수지나 열가소성 수지가 무기 필러와 함께 유리섬유 등의 심재에 함침된 수지를 사용할 수도 있다.
연결 부재(140)는 반도체 칩(120)의 접속 패드(122)를 재배선할 수 있다. 연결 부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속 패드(122)가 재배선될 수 있으며, 전기연결 구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결 부재(140)는 반도체 칩(120)의 접속 영역(CA)에 접속되어 지지 프레임(110)의 하면으로 연장된 재배선층(145)을 포함한다.
연결 부재(140)의 재배선층(145)은 반도체 칩(120)의 접속 영역(CA) 및 지지 프레임(110)의 리세스부 내에 배치된 제1 배선 패턴(112a)에 접속되어 반도체 칩(120)과 지지 프레임(110)의 배선 구조를 전기적으로 연결할 수 있다.
재배선층(145)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 재배선층(145)은 제1 내지 제3 배선 패턴(112a,112b,112c)과 유사하게 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있으며, 예를 들어, 재배선층(145)은 접지(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다.
패시베이션층(150)은 연결 부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성이다. 패시베이션층(150)은 연결 부재(140)의 재배선층(145)의 적어도 일부를 노출시키는 수십 내지 수천 개의 개구를 가질 수 있다. 패시베이션층(150)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질 또는 솔더 레지스트를 사용할 수도 있다. 또는, 패시베이션층(150)은 무기 필러를 혼합한 절연 수지, 예를 들면, ABF 등을 사용할 수 있다. 이 경우에, 연결 부재(140)의 절연층(141)도 무기 필러를 혼합한 절연 수지를 포함할 수 있다.
전기 연결 구조체(170)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 접속 단자로 사용된다. 전기 연결 구조체(170)는 도전성 물질, 예를 들면, Sn-Al-Cu와 같은 저융점 합금이 사용될 수 있다. 전기 연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기 연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다.
전기 연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들어, 전기 연결 구조체(170)의 수는 반도체 칩(120)의 접속 패드(122)의 수에 따라서 수십 내지 수천 개일 수 있고, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기 연결 구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 이러한 팬-아웃 패키지는 팬-인 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지 및 LGA(Land Grid Array) 패키지와 달리, 별도의 기판 없이 전자기기에 실장할 수 있으므로, 박형화뿐만 아니라 가격 경쟁력에서도 유리하다.
이하, 도 14a 내지 도 14f를 참조하여, 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 설명한다.
본 제조방법을 설명하는 과정에서 본 실시예에 따른 반도체 패키지의 다양한 특징들 및 장점들이 구체적으로 이해될 수 있을 것이다.
도 13a를 참조하면, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 가지며 상기 제1 및 제2 면(110A,110B)를 관통하는 캐비티(110H)를 갖는 지지 프레임(110)을 마련한다.
구체적으로, 지지 프레임(110)은, 금속막이 형성된 캐리어 필름(미도시)을 준비하고, 금속막을 시드층으로 이용하여 제1 배선 패턴(112a)을 형성하고, 금속막 상에 제1 배선 패턴(112a)을 덮는 제1 절연층(111a)을 형성하고, 제1 절연층(111a) 상에 제2 배선 패턴(112b)을 형성하고, 제1 절연층(111a) 상에 제2 배선 패턴(112b)을 덮는 제2 절연층(111b)을 형성하고, 제2 절연층(111b) 상에 제3 배선 패턴(112c)을 형성함으로써 마련될 수 있다. 이어, 캐리어 필름으로부터 지지 프레임(110)을 분리한 후, 제1 배선 패턴(112a)에 남아있는 금속막을 제거하여 도 13a에 도시된 지지 프레임(110)을 얻을 수 있다. 금속막을 제거할 때 지지 프레임(110)에 리세스부를 형성할 수 있다. 제1 내재 제3 배선 패턴(112a,112b,112c)은 드라이 필름 등을 이용하여 패터닝을 수행한 후 공지의 도금 공정으로 패턴을 채우는 방법으로 형성할 수 있다. 제1 및 제2 절연층(111a,111b)은 공지의 라미네이션 방법이나 도포 및 경화 방법으로 형성할 수 있다. 캐비티(110H) 형성은 레이저 드릴 및/또는 기계적 드릴 및/또는 샌드 블라스트 등을 이용하여 수행될 수 있다.
이어, 도 13b를 참조하면, 상기 지지 프레임(110)의 제2 면(110B)을 점착 필름(200)에 부착시키고, 지지 프레임(110)의 캐비티(110H) 내에 반도체 칩(120)을 배치한다.
점착 필름(200)은 지지 프레임(110)을 고정할 수 있으면 어느 것이나 사용이 가능하며, 제한되지 않는 일례로서 공지의 테이프 등이 사용될 수 있다. 공지의 테이프의 예로서는 열경화성 접착 테이프 또는 자외선 경화성 접착 테이프 등을 들 수 있다.
캐비티(110H) 내의 점착 필름(200) 상에 반도체 칩(120)을 부착한다. 반도체 칩(120)은 접속 패드(122)가 배치된 활성면이 점착 필름(200)에 부착되도록 페이스-다운(face-down) 방식으로 배치된다. 반도체 칩(120)은 접속 패드(122)에 연결된 재배선 패턴(125) 및 활성면 상에 배치된 제1 및 제2 절연막(123,124)을 포함한다. 반도체 칩(120)은 제2 절연막(124)의 개구를 통해서 노출된 접속영역을 갖는다.
다음으로, 도 13c를 참조하면, 봉합재(131)를 이용하여 반도체 칩(120)을 봉합한다.
봉합재(131)는 캐비티(110H)에 배치된 반도체 칩(120)을 봉합하도록 배치된다. 본 실시예에서, 봉합재(131)는 지지 프레임(110)의 제1 면(110A) 및 반도체 칩(120)의 비활성면을 덮으며, 캐비티(110H) 내의 공간의 적어도 일부를 채울 수 있다. 봉합재(131)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 봉합재(131) 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 점착 필름(200) 상에 반도체 칩(120)을 봉합할 수 있도록 봉합재(131)를 위한 액상 수지를 도포한 후 경화하여 형성할 수도 있다.
이어, 도 13d를 참조하면, 점착 필름(200)을 제거하고, 반도체 칩(120)의 제2 절연막(124)에 도전성 크랙방지층(135)을 형성한다.
점착 필름(200)은 그 종류에 따라 열처리를 이용하거나 자외선 조사을 조사하여 부착력이 약화시킨 후에 박리될 수 있다. 상기 접속 영역(CA) 상에 상기 제1 개구(O1) 주위의 제2 절연막(124) 부분으로 연장된 도전성 크랙방지층(135)을 형성한다.
상기 도전성 크랙방지층(135)은 원하는 금속을 전면 증착한 후에 포토리소그래피를 이용하여 접속 영역과 그 주위의 제2 절연막 부분을 제외한 나머지 영역을 선택적 식각하여 형성할 수 있다. 충분한 응력 및 크랙 전파 방지효과를 위해서, 상기 도전성 크랙방지층(135)의 두께는 50㎚∼1㎛ 범위일 수 있다.
상기 도전성 크랙방지층(135)은 밀착성이 우수한 도전성 물질(예, 메탈)로 형성될 수 있다. 예를 들어, 상기 도전성 크랙방지층(135)은 티타늄(Ti) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 특정 예에서, 상기 도전성 크랙방지층(135)은 후속 공정에서 형성될 재배선층(145)의 시드층과 동일한 물질을 형성될 수 있다. 예를 들어, 상기 도전성 크랙방지층(135)은 Ti/W 또는 Ti/Cu일 수 있다.
다음으로, 도 13e를 참조하면, 점착 필름(200)을 제거한 지지 프레임(110)의 제2 면(110B) 및 반도체 칩(120)의 활성면 상에 연결 부재(140)를 형성한다.
상기 지지 프레임(110)의 제2 면(110B)과 상기 반도체 칩(120)의 활성면에 절연층을 형성하고, 상기 접속 영역(CA)을 개방하는 제2 개구(O2)를 형성한다. 제2 개구(O2)는 정렬오차를 고려하여 접속 영역(CA)이 노출되도록 제1 개구(O1)의 면적보다 큰 면적으로 형성될 수 있다. 상기 제2 개구에 의해 도전성 크랙방지층(135)이 노출될 수 있다. 상기 절연층(141)은 다양한 절연 물질로 형성될 수 있다. 예를 들어, 절연층(141)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 구체적인 예에서, 절연층(141)은 프리프레그, ABF(Ajinomoto Build-up Film), FR-4, BT, 또는 감광성 절연 물질(Photo Imagable Dielectric: PID)을 포함할 수 있다. 상기 절연층(141)은 상기 제2 절연막(124)과 다른 절연물질로 구성될 수 있다. 예를 들어, 상기 제2 절연막(124)은 비감광성 절연물질을 포함하며, 상기 절연층(141)은 감광성 절연물질을 포함할 수 있다.
상기 제2 개구(O2)에 노출된 도전성 크랙방지층(135)을 통해 접속 영역(CA)에 전기적으로 연결되도록 재배선층(145)을 형성할 수 있다. 재배선층(145)은 지지 프레임(110)의 리세스부 내에 형성되어 지지 프레임(110)의 제1 배선 패턴(112a)에 접속될 수 있다. 이러한 재배선층(145)의 형성공정은 시드층을 형성하고 이어 시드층 상에 Cu와 같은 도금층을 형성하는 과정으로 수행될 수 있다. 구조적 측면에서, 상기 재배선층(145)은 절연층(141) 상에 배치된 재배선 패턴(142)과, 상기 절연층(141)을 관통하여 접속 영역(CA) 등에 연결된 재배선 비아(143)로 구분될 수 있다.
이어, 도 13f를 참조하면, 연결 부재(140) 상에 패시베이션층(150)을 형성하고, 재배선층(145)에 연결된 UBM 층(160) 및 전기 연결 구조체(170)를 형성한다.
패시베이션층(150)은 전구체를 라미네이션한 후 경화시키거나, 액상 수지를 도포한 후 경화시키는 방법으로 형성될 수 있다. 패시베이션층(150)에는 연결 부재(140)의 재배선층(145) 중 일부를 노출하는 개구를 형성한다. 재배선층(145)의 노출된 영역에 공지의 메탈화 방법으로 UBM 층(160)을 형성하고, UBM 층(160) 상에 전기 연결 구조체(170)를 형성한다. 상술된 공정들은 대규모의 판넬 단위로 수행되며, 상술된 공정이 완료된 후에 절단(sawing) 공정을 이용하여 개별 반도체 패키지로 개별화(singulation)될 수 있다.
본 발명에 따른 실시예는 다양한 형태로 변경되어 구현될 수 있다. 도 14 및 도 15은 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 14를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 지지 프레임(110')의 배선 구조 및 연결 부재(140)의 재배선층 구조를 제외하고, 도 9 및 도 10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 지지 프레임(110')의 배선 구조는, 제1 절연층(111a)의 양면에 각각 배치된 제1 및 제2 배선 패턴(112a,112b)과, 제2 절연층(111b) 상에 배치된 제3 배선 패턴(112c)과, 제3 절연층(111c) 상에 배치된 제4 배선 패턴(112d)과, 제1 절연층(111a)을 관통하여 제1 및 제2 배선 패턴(112a,112b)을 연결하는 제1 비아(113a)와, 제2 절연층(111b)을 관통하여 제1 및 제3 배선 패턴(112a,112c)을 연결하는 제2 비아(113b)와, 제3 절연층(111c)을 관통하여 제2 및 제4 배선 패턴(112a,112c)을 연결하는 제3 비아(113c)를 포함할 수 있다.
본 실시예에 채용된 연결 부재(140)는, 제1 및 제2 절연층(141a,141b)에 각각 배치된 2 레벨의 재배선구조, 즉 제1 및 제2 재배선층(145a,145b)을 포함한다. 상기 제1 재배선층(145a)은 상기 제1 절연층(141a) 상에 배치된 제1 재배선 패턴(142a)과, 상기 제1 절연층(141a)를 관통하여 제1 재배선 패턴(142a)과 접속 영역에 연결하는 제1 비아(143a)를 포함한다. 상기 제2 재배선층(145b)은 상기 제2 절연층(141b) 상에 배치된 제2 재배선 패턴(142b)과, 상기 제2 절연층(141b)을 관통하여 제1 및 제2 재배선 패턴(142a,142b)을 연결하는 제2 비아(143b)를 포함한다. 이와 같이, 상기 연결 부재(140)는 제1 재배선층(142a) 및 제2 재배선층(142b)을 갖는 2 레벨 재배선구조를 갖는 형태로 예시되어 있으나, 이에 한정되지 않으며, 3개 이상의 재배선층을 갖는 구조로 구현될 수 있다.
도 15를 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 반도체 칩(120')의 패시베이션 구조에 재배선 패턴이 도입되지 않은 점을 제외하고, 도 9 및 도 10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 채용된 반도체 칩(120')은, 상기 활성면에 배치되며 상기 접속 패드(122)를 개방하는 제1 절연막(123)과, 상기 제1 절연막(123) 상에 배치되며 상기 접속 패드(122)의 접속 영역(CA)을 개방하는 제1 개구(O1)를 갖는 제2 절연막(124)을 포함한다. 도전성 크랙방지층(135)은 상기 접속 영역(CA) 상에 배치되며 상기 제1 개구(O1) 주위의 제2 절연막(124) 부분으로 연장될 수 있다.
상기 연결 부재(140)는, 상기 지지 프레임(110)의 제2 면(110B)과 상기 반도체 칩(120)의 활성면에 배치된다. 상기 연결 부재(140)의 절연층(141)은 상기 접속 영역(CA)을 개방하며 상기 제1 개구(O1)보다 큰 제2 개구(O2)를 가지며, 재배선층(145)은 상기 제2 개구(O2)를 통하여 상기 접속 영역(CA)에 연결될 수 있다.
여기서, 상기 제2 개구(O2)는 상기 제1 개구(O1)의 면적보다 큰 면적을 가지며, 상기 도전성 크랙방지층(135)은 상기 절연층(141)과 상기 제2 절연막(124) 사이로 연장될 수 있다. 이러한 도전성 크랙방지층(135)은, 제2 개구(O2)의 테두리를 따라 위치한 이종물질간의 접촉지점(절연층(141)과 재배선층(145) 및 제2 절연막(124))에서 응력이나 크랙이 크게 발생되어도 반도체 칩(120') 방향으로 전파되는 것을 방지하고 패키지의 신뢰성을 크게 향상시킬 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (15)

  1. 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 캐비티를 갖는 지지 프레임;
    상기 캐비티 내에 배치되며, 접속 패드가 배열된 활성면을 갖는 반도체 칩;
    상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치된 연결 부재; 및
    상기 캐비티에 배치된 상기 반도체 칩을 봉합하는 봉합재;를 포함하고,
    상기 반도체 칩은,
    상기 활성면에 배치되며 상기 접속 패드를 개방하는 제1 절연막과, 상기 접속 패드에 연결되어 상기 제1 절연막 상에 연장된 재배선 패턴과, 상기 활성면 상에 배치되며 상기 재배선 패턴의 접속 영역을 개방하는 제1 개구를 갖는 제2 절연막과, 상기 접속 영역 상에 배치되며 상기 제1 개구 주위의 제2 절연막 부분으로 연장된 외주 영역을 갖는 도전성 크랙방지층을 포함하며,
    상기 연결 부재는,
    상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치되며, 상기 접속 영역을 개방하는 제2 개구를 갖는 절연층과, 상기 제2 개구를 통하여 상기 접속 영역에 연결되는 재배선층을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 도전성 크랙방지층의 외주 영역은 상기 절연층과 상기 제2 절연막 사이에 위치하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 도전성 크랙방지층의 외주 영역은 적어도 5㎛의 폭을 갖는 반도체 패키지.
  4. 제1항에 있어서,
    상기 도전성 크랙방지층은 1㎛ 이하의 두께를 갖는 반도체 패키지.
  5. 제1항에 있어서,
    상기 도전성 크랙방지층은 티타늄(Ti) 및 텅스텐(W) 중 적어도 하나를 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2 개구는 상기 제1 개구의 면적보다 큰 면적을 가지며, 상기 제1 개구의 주위에 상기 도전성 크랙방지층의 외주영역이 부분적으로 개방되도록 배치되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 재배선층은 시드층 및 상기 시드층 상에 배치된 도금층을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 도전성 크랙방지층은 상기 시드층과 동일한 물질을 형성되는 반도체 패키지.
  9. 제8항에 있어서,
    상기 도전성 크랙방지층과 상기 시드층은, Ti/W 또는 Ti/Cu인 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 절연막은 산화물 및 질화물 중 적어도 하나를 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제2 절연막은 유기 절연물질을 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 제2 절연막은 비감광성 절연물질을 포함하며, 상기 절연층은 감광성 절연물질을 포함하는 반도체 패키지.
  13. 제11항에 있어서,
    상기 연결 부재는 상기 재배선층 상에 배치된 추가적인 절연층과, 상기 추가적인 절연층을 통해서 상기 재배선층에 연결된 추가적인 재배선층을 갖는 반도체 패키지.
  14. 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 연결하는 캐비티를 갖는 지지 프레임;
    상기 캐비티 내에 배치되며, 접속 패드가 배열된 활성면을 갖는 반도체 칩;
    상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치된 연결 부재; 및
    상기 캐비티에 배치된 상기 반도체 칩을 봉합하는 봉합재;를 포함하며,
    상기 반도체 칩은,
    상기 활성면에 배치되며 상기 접속 패드를 개방하는 제1 절연막과, 상기 제1 절연막 상에 배치되며 상기 접속 패드의 접속 영역을 개방하는 제1 개구를 갖는 제2 절연막과, 상기 접속 영역 상에 배치되며 상기 제1 개구 주위의 제2 절연막 부분으로 연장되는 도전성 크랙방지층을 포함하며,
    상기 연결 부재는,
    상기 지지 프레임의 제2 면과 상기 반도체 칩의 활성면에 배치되며, 상기 접속 영역을 개방하며 상기 제1 개구보다 큰 제2 개구를 갖는 절연층과, 상기 제2 개구를 통하여 상기 접속 영역에 연결되는 재배선층을 포함하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 제2 개구는 상기 제1 개구의 면적보다 큰 면적을 가지며,
    상기 도전성 크랙방지층은 상기 절연층과 상기 제2 절연막 사이로 연장되는 반도체 패키지.
KR1020180093929A 2018-08-10 2018-08-10 반도체 패키지 KR102127828B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020180093929A KR102127828B1 (ko) 2018-08-10 2018-08-10 반도체 패키지
TW108106193A TWI689057B (zh) 2018-08-10 2019-02-23 半導體封裝
US16/293,301 US10756030B2 (en) 2018-08-10 2019-03-05 Semiconductor package
CN201910701419.2A CN110828394B (zh) 2018-08-10 2019-07-31 半导体封装件
US16/985,918 US11417612B2 (en) 2018-08-10 2020-08-05 Semiconductor package
US17/886,763 US11862581B2 (en) 2018-08-10 2022-08-12 Semiconductor package including conductive crack preventing layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180093929A KR102127828B1 (ko) 2018-08-10 2018-08-10 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20200018111A true KR20200018111A (ko) 2020-02-19
KR102127828B1 KR102127828B1 (ko) 2020-06-29

Family

ID=69406785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180093929A KR102127828B1 (ko) 2018-08-10 2018-08-10 반도체 패키지

Country Status (4)

Country Link
US (3) US10756030B2 (ko)
KR (1) KR102127828B1 (ko)
CN (1) CN110828394B (ko)
TW (1) TWI689057B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11990353B2 (en) 2017-11-29 2024-05-21 Pep Innovation Pte. Ltd. Semiconductor device with buffer layer
KR20210133524A (ko) * 2020-04-29 2021-11-08 삼성전자주식회사 배선 구조체 및 이를 포함하는 반도체 패키지
TWI738325B (zh) * 2020-05-08 2021-09-01 大陸商上海兆芯集成電路有限公司 晶片封裝方法、晶片封裝體陣列及晶片封裝體
TWI783577B (zh) * 2020-07-15 2022-11-11 新加坡商Ｐｅｐ創新私人有限公司 具有緩衝層的半導體裝置及處理半導體晶圓的方法
CN114695301A (zh) * 2020-12-30 2022-07-01 万国半导体国际有限合伙公司 具有薄衬底的半导体封装及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072035A (ko) * 2001-03-08 2002-09-14 삼성전자 주식회사 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자
KR20170121671A (ko) * 2016-04-25 2017-11-02 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180061109A (ko) * 2016-11-17 2018-06-07 삼성전기주식회사 팬-아웃 반도체 패키지

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3651597B2 (ja) 1999-06-15 2005-05-25 株式会社フジクラ 半導体パッケージ、半導体装置、電子装置及び半導体パッケージの製造方法
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US6743660B2 (en) * 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
TWI229930B (en) * 2003-06-09 2005-03-21 Advanced Semiconductor Eng Chip structure
TWI251890B (en) * 2004-11-05 2006-03-21 Advanced Semiconductor Eng Wafer structure, chip structure and bumping process
KR100817079B1 (ko) 2006-12-05 2008-03-26 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈
TWI479617B (zh) * 2009-03-16 2015-04-01 Winbond Electronics Corp 半導體結構及其製造方法
US8759209B2 (en) 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
US9159686B2 (en) * 2012-01-24 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Crack stopper on under-bump metallization layer
JP6094583B2 (ja) * 2012-06-29 2017-03-15 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
US9087832B2 (en) * 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
TWI578420B (zh) * 2015-05-04 2017-04-11 精材科技股份有限公司 半導體結構及其製作方法
US9793231B2 (en) * 2015-06-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Under bump metallurgy (UBM) and methods of forming same
US9646943B1 (en) * 2015-12-31 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Connector structure and method of forming same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072035A (ko) * 2001-03-08 2002-09-14 삼성전자 주식회사 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자
KR20170121671A (ko) * 2016-04-25 2017-11-02 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180061109A (ko) * 2016-11-17 2018-06-07 삼성전기주식회사 팬-아웃 반도체 패키지

Also Published As

Publication number Publication date
US11862581B2 (en) 2024-01-02
US20220392853A1 (en) 2022-12-08
CN110828394B (zh) 2023-09-12
TW202010064A (zh) 2020-03-01
KR102127828B1 (ko) 2020-06-29
TWI689057B (zh) 2020-03-21
US20200365527A1 (en) 2020-11-19
CN110828394A (zh) 2020-02-21
US11417612B2 (en) 2022-08-16
US20200051928A1 (en) 2020-02-13
US10756030B2 (en) 2020-08-25

Similar Documents

Publication Publication Date Title
KR101963292B1 (ko) 팬-아웃 반도체 패키지
KR102019355B1 (ko) 반도체 패키지
KR102041661B1 (ko) 팬-아웃 반도체 패키지
KR101901713B1 (ko) 팬-아웃 반도체 패키지
KR102029100B1 (ko) 팬-아웃 반도체 패키지
KR101912290B1 (ko) 팬-아웃 반도체 패키지
KR102016491B1 (ko) 팬-아웃 반도체 패키지
KR101942744B1 (ko) 팬-아웃 반도체 패키지
KR102127828B1 (ko) 반도체 패키지
KR101982047B1 (ko) 팬-아웃 반도체 패키지
KR102513078B1 (ko) 반도체 패키지
KR102086361B1 (ko) 반도체 패키지
KR20200023808A (ko) 팬-아웃 반도체 패키지
KR101901712B1 (ko) 팬-아웃 반도체 패키지
KR101973431B1 (ko) 팬-아웃 반도체 패키지
KR102538180B1 (ko) 패드 오픈 구조체 및 이를 포함하는 반도체 패키지
KR102029099B1 (ko) 반도체 패키지
KR101963278B1 (ko) 팬-아웃 반도체 패키지 및 그 제조방법
KR102586890B1 (ko) 반도체 패키지
KR20180090666A (ko) 팬-아웃 반도체 패키지
KR20200024502A (ko) 팬-아웃 반도체 패키지
KR20190030972A (ko) 팬-아웃 반도체 패키지
KR20200009623A (ko) 팬-아웃 반도체 패키지
KR20190079943A (ko) 반도체 패키지
KR20190074714A (ko) 팬-아웃 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant