JP6094583B2 - 半導体装置、半導体装置の製造方法、及び、電子機器 - Google Patents
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Description
また、本技術の電子機器は、上記半導体装置と、この半導体装置の出力信号を処理する信号処理回路とを備える。
なお、説明は以下の順序で行う。
1.半導体装置の第1実施形態
2.半導体装置の製造方法の第1実施形態
4.半導体装置の第2実施形態
5.半導体装置の製造方法の第2実施形態
6.半導体装置の第3実施形態
7.半導体装置の製造方法の第3実施形態
8.半導体装置の第4実施形態
9.半導体装置の製造方法の第4実施形態
10.電子機器
貫通電極を有する半導体装置の第1実施形態について説明する。
図1に、本実施形態の貫通電極を備える半導体装置の概略構成を示す。図1は、貫通電極が形成されている領域付近の半導体装置の断面図である。なお、図1では、貫通電極の形成領域付近の概略構成のみを示し、半導体基体の各構成や貫通電極周囲に設けられる各構成の図示を省略している。
第1チップ10は、第1半導体基体11と、第1半導体基体11の一方の面(第1面)上に形成された配線層12とを備える。また、第2チップ20は、第2半導体基体21と、第2半導体基体21上に形成された配線層22とを備える。そして、第1チップ10と第2チップ20とが、互いの配線層12,22を対向させて貼り合わされている。配線層12,22の表面には、接合面25が形成される。
また、第1半導体基体11の他方の面(第2面)上に、絶縁層からなる保護層13,14を備える。保護層13は、後述する貫通電極17が設けられる位置を除き、第1半導体基体11の第2面上の全面を覆って設けられている。保護層14は、貫通電極17の露出面及び保護層13上を覆って全面に設けられている。
そして、貫通電極17の側面が、第1電極パッド16の開口部の内側面に接続されている。そして、貫通電極17の底面が、第2電極パッド23の表面に接続されている。このように、貫通電極17は、配線層12の第1電極パッド16と、第2電極パッド23とを電気的に接続する。
貫通電極17の周囲を囲んで、絶縁層15が形成されている。図1及び図2に示すように、第1半導体基体11内では、絶縁層15で貫通電極17の全体を囲むことにより、貫通電極17と第1半導体基体11との導通が遮断される。
また、絶縁層15は、窒化膜(SiN)や酸化膜(SiO)、SiNとポリシリコンとの組み合わせ等、ドライエッチングで形成された幅50nm〜1000nmの溝に埋め込みが可能な材料であればよい。
さらに、第1電極パッド16の開口幅をCとする。
また、第1電極パッド16の開口幅Cが貫通電極17の開口部Bよりも小さすぎると、貫通電極17の形成工程において、ドライエッチングにより開口部を形成する際に第2チップ20の第2電極パッド23までエッチングできなくなる可能性がある。このため、開口幅Cと開口部Bとの差は1μm以下とすることが好ましい。
つまり、第1電極パッド16の開口幅Cと、貫通電極17の開口部Bとの関係は、(B−1μm)<C≦Bとなることが好ましい。
また、絶縁層15の内側の長さAと貫通電極17の開口部Bとの差は0.5μmよりも小さくすることが好ましい。差を0.5μmよりも小さくすることにより、貫通電極17を形成工程において、開口部内に電解めっきを行う際に、シード層の段切れを防ぐことができ、貫通電極17のめっき性が向上する。
つまり、貫通電極17の開口部Bと、絶縁層15の内側の長さAとの関係は、(B−0.5μm)<Aとなることが好ましい。
このように、上述の構成の貫通電極17は、半導体基体とは絶縁層を挟むことにより接触せず、配線層において層間絶縁層及び導体層と直接に接することができる。
次に、第1実施形態の半導体装置の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図1に示す半導体装置の貫通電極とその周辺の構成の製造方法のみを示し、その他の素子や配線等の構成の製造方法は説明を省略する。半導体基体、配線層、他の各種トランジスタ、各種素子等については、従来公知の方法により作製することができる。また、上述の図1に示す本実施形態の半導体装置の構成と同様の構成には、同じ符号を付して各構成の詳細な説明は省略する。
第1半導体基体11の第1面上に、SiO2やSiN等によるハードマスク層31を形成する。そして、ハードマスク層31上に図示しないレジストを形成した後、フォトリソグラフィによりレジストをパターニングする。レジストは、第1半導体基体11に形成する絶縁層15の形状を開口するパターンに形成する。さらに、パターニングしたレジストをマスクに用いてハードマスク層31のドライエッチングを行う。ドライエッチング後に、レジストの除去及び洗浄を行う。そして、ハードマスク層31をマスクとして、第1半導体基体11の表面をドライエッチングにより開口し、開口部(溝)を形成する。その後、形成した開口部に、窒化膜(SiN)や酸化膜(SiO)、SiNとポリシリコンとの組み合わせ等を埋め込み、絶縁層15を形成する。
また、絶縁層15を形成する深さ(開口部の深さ)は、第1半導体基体11の薄膜化後の厚さ以上とする。薄膜化後の厚さ以上に絶縁層15を形成することにより、第1半導体基体11の深さ方向の全域に絶縁層15が形成される。
絶縁層15は、ドライエッチングで形成された幅50nm〜1000nmの開口部に埋め込みが可能な材料であればよい。また、絶縁層15の埋め込み方法としてはP−CVDやスピンコーティング等の加工済みの開口に埋め込み可能な方法を用いればよい。
配線層12には、複数層の導体層と層間絶縁層とからなる多層配線層を形成する。ここでは、少なくとも1層の導体層からなる第1電極パッド16と、少なくとも2層以上からなる層間絶縁層18を形成する。
第1電極パッド16は、貫通電極17と同形状の開口を有して形成されている。この第1電極パッド16の開口幅は、例えば、上述の第1電極パッド16の開口幅Cと貫通電極17の開口部Bとの関係、(B−1μm)<C≦Bを満たすように形成する。
そして、図5Cに示すように、第1半導体基体11を反転させて、第1半導体基体11の配線層12の表面を、第2半導体基体21の配線層22の表面と対向させる。そして、ピンで押下して第1半導体基体11と第2半導体基体21の配線層12,22を接触させ、貼り合わせを行う。
貼り合わせは、CMP直後に前処理なしで第1半導体基体11と第2半導体基体21とを向かい合わせて、第1半導体基体11と第2半導体基体21の中心を押下することにより実施する。
この貼り合わせ工程では、例えば、第1半導体基体11及び第2半導体基体21への接触面が円となる形状をしているピンを用いる。また、押下する荷重は、例えば12Nとする。
さらに、薄膜化後の第1半導体基体11の第2面上に、SiNやSiO2等の成膜を行い保護層13を形成する。
開口部32の形成は、上述の絶縁層15を埋め込むための開口部(溝)を形成する工程と同様に行うことができる。例えば、図8Aに示すように、保護層13上にフォトリソグラフィによるレジストパターンを形成した後、このレジストパターンを用いて保護層13のハードマスクパターンを形成し、第1半導体基体11のドライエッチングを行う。
以上の工程により、本実施形態の半導体装置を製造することができる。
貫通電極を有する半導体装置の第2実施形態について説明する。
図9に、本実施形態の貫通電極を備える半導体装置の概略構成を示す。図9は、貫通電極が形成されている領域付近の半導体装置の断面図である。なお、図9では、貫通電極の形成領域付近の概略構成のみを示し、半導体基体の各構成や貫通電極周囲に設けられる各構成の図示を省略している。また、本実施形態において、上述の第1実施形態の半導体装置と同様の構成には、同じ符号を付して詳細な説明を省略する。
なお、第1チップ10は、第1電極パッド16の構成を除き、上述の第1実施形態と同様の構成である。また、第2チップ20は、上述の第1実施形態と同様の構成である。
また、貫通電極17は、第1電極パッド16の第2面側における断面積の大きさが、第1電極パッド16の第2面側の開口部よりも、大きいことが好ましい。この場合には、貫通電極17と第1電極パッド16との接触を、さらに確保しやすくなる。このため、貫通電極17と第1電極パッド16との接触不良等を、さらに起こりにくくすることができる。
次に、第2実施形態の半導体装置の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図9に示す半導体装置の貫通電極とその周辺の構成の製造方法のみを示し、その他の素子や配線等の構成の製造方法は説明を省略する。半導体基体、配線層、他の各種トランジスタ、各種素子等については、従来公知の方法により作製することができる。また、上述の第1実施形態の半導体装置の構成及び製造方法において説明した構成、操作等は詳細な説明を省略する。
ドライエッチングにおいてArを用いないことにより、第1電極パッド16を構成するCu等の金属に対するスパッタ効果が弱まり、第1電極パッド16と層間絶縁層18との選択比が増加する。このため、第1電極パッド16の開口部の内側面が傾斜するようドライエッチングが進行する。ここで、傾斜角度等の傾斜面の形状のコントロールは、一般的にはドライエッチングに用いる酸素の比分量で行うことができる。
また、バリアメタル層の面積が大きくなることで、バリアメタル層の被覆性が向上する。このため、形成するバリアメタル層の厚さを低減することができ、貫通電極17と第1電極パッド16との接触抵抗を低減することができる。
貫通電極を有する半導体装置の第3実施形態について説明する。
図15に、本実施形態の貫通電極を備える半導体装置の概略構成を示す。図15は、貫通電極が形成されている領域付近の半導体装置の断面図である。なお、図15では、貫通電極の形成領域付近の概略構成のみを示し、半導体基体の各構成や貫通電極周囲に設けられる各構成の図示を省略している。また、本実施形態において、上述の第1実施形態の半導体装置と同様の構成には、同じ符号を付して詳細な説明を省略する。
なお、第1チップ10は、絶縁層15の構成を除き、上述の第1実施形態と同様の構成である。また、第2チップ20は、上述の第1実施形態と同様の構成である。
次に、第3実施形態の半導体装置の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図9に示す半導体装置の貫通電極とその周辺の構成の製造方法のみを示し、その他の素子や配線等の構成の製造方法は説明を省略する。半導体基体、配線層、他の各種トランジスタ、各種素子等については、従来公知の方法により作製することができる。また、上述の第1実施形態の半導体装置の構成及び製造方法において説明した構成、操作等は詳細な説明を省略する。
貫通電極を有する半導体装置の第4実施形態について説明する。
図19に、本実施形態の貫通電極を備える半導体装置の概略構成を示す。図19は、貫通電極が形成されている領域付近の半導体装置の断面図である。なお、図19では、貫通電極の形成領域付近の概略構成のみを示し、半導体基体の各構成や貫通電極周囲に設けられる各構成の図示を省略している。また、本実施形態において、上述の第1実施形態の半導体装置と同様の構成には、同じ符号を付して詳細な説明を省略する。
なお、第1チップ10は、第1電極パッド16A及び電極保護層35の構成を除き、上述の第1実施形態と同様の構成であり、また、第2チップ20は、上述の第1実施形態と同様の構成である。
具体的には、電極保護層35は、製造時のエッチング工程において、例えばタングステン又はポリシリコンなどで形成される第1電極パッド16Aをエッチングから保護する層である。また、電極保護層35は、例えば、酸化膜であり、SiO2で形成される。
また、電極保護層35は、第1電極パッド16Aに対応する形状を有し、第1電極パッド16Aを保護することができれば、いかなる形状であってもよい。
そのため、電極保護層35は、配線層12に含まれるいずれかの酸化物と同一の材料で形成されることが好ましく、第1電極パッド16Aは、配線層12に含まれるいずれかの配線又は電極と同一の材料で形成されることが好ましい。
なお、図20に示す変形例において、Cuで形成された配線電極36は、第1電極パッド16Aの開口側の端部よりも、開口の中心方向に対して外側に形成され、開口部33を形成する工程において、開口部33に露出しないことは言うまでもない。
このような構成により、第1電極パッド16Bは、貫通電極17Aとの接触面積を増加させることができるため、貫通電極17Aと確実に電気的接続を行うことができる。したがって、図21に示す変形例では、貫通電極17Aと第1電極パッド16Bとの接続信頼性を向上させることができる。
次に、第4実施形態の半導体装置の製造方法の一例を説明する。なお、以下の製造方法の説明では、上述の図19に示す半導体装置の貫通電極とその周辺の構成の製造方法のみを示し、その他の素子や配線等の構成の製造方法は説明を省略する。半導体基体、配線層、他の各種トランジスタ、各種素子等については、従来公知の方法により作製することができる。また、上述の第1実施形態の半導体装置の構成及び製造方法において説明した構成、操作等は詳細な説明を省略する。
このような構成によれば、本実施形態に係る電極保護層35は、後述する開口部33を形成する工程において、エッチングの際に、第1電極パッド16Aがエッチングされないよう、より確実に保護することができる。
なお、図24Eでは、開口部33を形成する工程において、絶縁層15の開口側の端部よりも開口の中心方向に存在する第1電極パッド16Aについても併せて除去しているが、本実施形態は係る例示に限定されない。図21を参照して上述したように、ドライエッチング条件を適切に制御することにより、第1電極パッド16Aを除去せずにマスクとして用い、電極保護層35、及び配線層12,22等を除去することも可能である。
[固体撮像装置]
以下、上述の実施形態における電極接合の構成を固体撮像装置に適用した例を説明する。この固体撮像装置は、例えば、デジタルカメラやビデオカメラ等のカメラシステム、撮像機能を有する携帯電話、又は、撮像機能を備えた他の機器などの電子機器に適用することができる。以下、電子機器の一構成例として、カメラを例に挙げ説明する。
この例のカメラ40は、固体撮像装置41と、固体撮像装置41の受光センサ部に入射光を導く光学系42と、固体撮像装置41及び光学系42間に設けられたシャッタ装置43と、固体撮像装置41を駆動する駆動回路44とを備える。さらに、カメラ40は、固体撮像装置41の出力信号を処理する信号処理回路45を備える。
光学系(光学レンズ)42は、被写体からの像光(入射光)を固体撮像装置41の撮像面(不図示)上に結像させる。これにより、固体撮像装置41内に、一定期間、信号電荷が蓄積される。なお、光学系42は、複数の光学レンズを含む光学レンズ群で構成してもよい。また、シャッタ装置43は、入射光の固体撮像装置41への光照射期間及び遮光期間を制御する。
(1)第1半導体基体と、前記第1半導体基体の第1面側に貼り合わされた第2半導体基体と、前記第1半導体基体の第2面側から前記第2半導体基体上の配線層まで貫通して形成されている貫通電極と、前記第1半導体基体内に形成されている前記貫通電極の周囲を囲む絶縁層と、を備える半導体装置。
(2)前記第1半導体基体の第1面上の配線層に第1導体層を有し、前記貫通電極の側面が前記第1導体層と接続されている(1)に記載の半導体装置。
(3)前記貫通電極の底部が前記第2半導体基体上の配線層に設けられた第2導体層に接続され、前記貫通電極を介して前記第1導体層と前記第2導体層とが接続されている(2)に記載の半導体装置。
(4)前記第1導体層は前記貫通電極の側面と接続する開口を有する(2)又は(3)に記載の半導体装置。
(5)前記貫通電極の開口部の幅よりも、前記第1導体層の開口幅が小さい(4)に記載の半導体装置。
(6)前記貫通電極の開口部の幅よりも、前記絶縁層の内側の長さが大きい(1)から(5)のいずれかに記載の半導体装置。
(7)前記第1導体層の開口は、前記第1半導体基体の第2面側の開口が大きく、前記第1半導体基体の第1面側の開口が小さく形成されている(4)又は(5)に記載の半導体装置。
(8)前記第1導体層の開口が傾斜面を有する形状に形成されている(7)に記載の半導体装置。
(9)前記第1導体層の開口部の内側面の傾斜角が40°以下である(8)に記載の半導体装置。
(10)前記絶縁層と前記第1導体層との間に、前記第1導体層を保護する電極保護層を有する(2)〜(9)のいずれかに記載の半導体装置。
(11)前記電極保護層は、前記第1半導体基体の第1面上の配線層に含まれる酸化物と同一の材料で形成され、前記第1導体層は、前記第1半導体基体の第1面上の配線層に含まれる配線又は電極のいずれかと同一の材料で形成される(10)に記載の半導体装置。
(12)第1半導体基体を貫通する貫通電極を備える半導体装置の製造方法であって、前記第1半導体基体の第1面に、前記貫通電極を形成する位置の周囲を囲む絶縁層を形成する工程と、前記第1半導体基体の第1面側に、第2半導体基体を貼り合わせる工程と、前記絶縁層に囲まれた範囲内において、前記第1半導体基体の第2面側から、前記第2半導体基体上の配線層までを貫通する開口部を形成する工程と、前記開口部内に貫通電極を形成する工程と、を有する半導体装置の製造方法。
(13)前記開口部を形成する工程において、前記絶縁層に囲まれた範囲内で前記第1半導体基体をエッチングした後、さらに、前記絶縁層の内壁面に残存する記第1半導体基体をエッチングする工程を有する(12)に記載の半導体装置の製造方法。
(14)前記第1半導体基体の第1面上の配線層に第1導体層を形成する工程を有し、前記開口部を形成する工程において、前記第1導体層に前記第1半導体基体の第2面側の開口が大きく、前記第1半導体基体の第1面側の開口が小さ開口部を形成する(12)又は(13)に記載の半導体装置の製造方法。
(15)前記絶縁層に囲まれた範囲内において、前記第1半導体基体を選択的にエッチングする工程と、前記絶縁層の内面側の一部をエッチングする工程とを有する(12)から(14)のいずれかに記載の半導体装置の製造方法。
(16)前記第1半導体基体の第1面上の配線層に第1導体層を形成し、また前記絶縁層と前記第1導体層との間に電極保護層を形成する工程を有し、前記開口部を形成する工程は、前記絶縁層に囲まれた範囲内の前記第1半導体基体をエッチングする工程と、前記電極保護層から前記第2半導体基体上の配線層までをエッチングする工程と、を含む(12)に記載の半導体装置の製造方法。
(17)電極保護層を形成する工程において、前記電極保護層は、前記電極保護層の開口側の端部が前記絶縁層の開口側の端部よりも開口の中心方向に向かって突出するように形成される(16)に記載の半導体装置の製造方法。
(18)前記電極保護層及び前記第1導体層は、前記第1半導体基体の第1面上の配線層と併せて形成される(16)又は(17)に記載の半導体装置の製造方法。
(19)(1)から(11)のいずれかに記載の半導体装置と、前記半導体装置の出力信号を処理する信号処理回路と、を備える電子機器
Claims (17)
- 第1半導体基体および第1配線層を積層した第1チップと、
前記第1チップの第1面側に互いの配線層が対向するように貼り合わされた、第2半導体基体および第2配線層を積層した第2チップと、
前記第1チップの第2面側から前記第2配線層まで貫通して形成されている貫通電極と、
前記第1半導体基体内の前記貫通電極の周囲を囲む絶縁層と、
前記第1配線層に設けられ、前記貫通電極の側面と接続する第1導体層と、
前記第2配線層に設けられ、前記貫通電極の底部と接続し、前記貫通電極を介して前記第1導体層と接続する第2導体層と、を備える
半導体装置。 - 前記第1導体層は前記貫通電極の側面と接続する開口を有する請求項1に記載の半導体装置。
- 前記貫通電極の開口部の径よりも、前記第1導体層の開口幅が小さい請求項2に記載の
半導体装置。 - 前記貫通電極の開口部の径よりも、前記絶縁層の内側の径が大きい請求項1に記載の
半導体装置。 - 前記第1導体層の開口は、前記第1半導体基体の第2面側の開口が大きく、前記第1半導体基体の第1面側の開口が小さく形成されている請求項2に記載の半導体装置。
- 前記第1導体層の開口が傾斜面を有する形状に形成されている請求項5に記載の半導体装置。
- 前記第1導体層の開口部の内側面の傾斜角が40°以下である請求項6に記載の半導体装置。
- 前記絶縁層と前記第1導体層との間に、前記第1導体層を保護する電極保護層を有する請求項1に記載の半導体装置。
- 前記電極保護層は、前記第1半導体基体の第1面上の配線層に含まれる酸化物と同一の材料で形成され、前記第1導体層は、前記第1半導体基体の第1面上の配線層に含まれる配線又は電極のいずれかと同一の材料で形成される請求項8に記載の半導体装置。
- 第1半導体基体を貫通する貫通電極を備える半導体装置の製造方法であって、
第1面側の前記第1半導体基体に、前記貫通電極を形成する位置の周囲を囲む絶縁層を形成する工程と、
前記第1半導体基体の第1面側に、第2半導体基体を貼り合わせる工程と、
前記絶縁層に囲まれた範囲内において、前記第1半導体基体の第2面側から、前記第2半導体基体上の配線層までを貫通する開口部を形成する工程と、
前記開口部内に貫通電極を形成する工程と、を有する
半導体装置の製造方法。 - 前記開口部を形成する工程において、前記絶縁層に囲まれた範囲内で前記第1半導体基体をエッチングした後、さらに、前記絶縁層の内壁面に残存する前記第1半導体基体をエッチングする工程を有する請求項10に記載の半導体装置の製造方法。
- 前記第1半導体基体の第1面上の配線層に第1導体層を形成する工程を有し、前記開口部を形成する工程において、前記第1導体層に前記第1半導体基体の第2面側の開口が大きく、前記第1半導体基体の第1面側の開口が小さい開口部を形成する請求項10に記載の半導体装置の製造方法。
- 前記絶縁層に囲まれた範囲内において、前記第1半導体基体を選択的にエッチングする工程と、前記絶縁層の内面側の一部をエッチングする工程とを有する請求項10に記載の半導体装置の製造方法。
- 前記第1半導体基体の第1面上の配線層に第1導体層を形成し、また前記絶縁層と前記第1導体層との間に電極保護層を形成する工程を有し、
前記開口部を形成する工程は、前記絶縁層に囲まれた範囲内の前記第1半導体基体をエッチングする工程と、前記電極保護層から前記第2半導体基体上の配線層までをエッチングする工程と、を含む請求項10に記載の半導体装置の製造方法。 - 電極保護層を形成する工程において、前記電極保護層は、前記電極保護層の開口側の端部が前記絶縁層の開口側の端部よりも開口の中心方向に向かって突出するように形成される請求項14に記載の半導体装置の製造方法。
- 前記電極保護層及び前記第1導体層は、前記第1半導体基体の第1面上の配線層と併せて形成される請求項14に記載の半導体装置の製造方法。
- 第1半導体基体および第1配線層を積層した第1チップと、前記第1チップの第1面側に互いの配線層が対向するように貼り合わされた、第2半導体基体および第2配線層を積層した第2チップと、前記第1チップの第2面側から前記第2配線層まで貫通して形成されている貫通電極と、前記第1半導体基体内の前記貫通電極の周囲を囲む絶縁層と、前記第1配線層に設けられ、前記貫通電極の側面と接続する第1導体層と、前記第2配線層に設けられ、前記貫通電極の底部と接続し、前記貫通電極を介して前記第1導体層と接続する第2導体層とを有する半導体装置と、
前記半導体装置の出力信号を処理する信号処理回路と、を備える
電子機器。
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