KR20200023808A - 팬-아웃 반도체 패키지 - Google Patents

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KR20200023808A
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Abstract

본 개시는 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 반도체칩의 비활성면을 덮는 봉합재, 상기 반도체칩의 비활성면 상에서 상기 봉합재의 적어도 일부를 관통하되 상기 반도체칩의 비활성면과는 물리적으로 이격된 열전도성 비아, 및 상기 반도체칩의 활성면 상에 배치되며 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체를 포함하는, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 전기연결구조체를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 전기연결구조체를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
한편, 최근 팬-아웃 패키지는 방열 특성을 향상시키는 것이 요구되고 있다.
본 개시의 여러 목적 중 하나는 방열 특성이 우수하면서도, 더불어 워피지 문제와 신뢰성 문제도 개선할 수 있으며, 또한 공정 비용 저감도 가능한 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체칩의 비활성면 상에 봉합재의 적어도 일부를 관통하되 반도체칩의 비활성면과는 물리적으로 이격된 도전성 비아를 형성하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 팬-아웃 반도체 패키지는 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩, 반도체칩의 비활성면을 덮는 봉합재, 반도체칩의 비활성면 상에서 봉합재의 적어도 일부를 관통하되 반도체칩의 비활성면과는 물리적으로 이격된 열전도성 비아, 반도체칩의 활성면 상에 배치되며 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체를 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 방열 특성이 우수하면서도, 더불어 워피지 문제와 신뢰성 문제도 개선할 수 있으며, 또한 공정 비용 저감도 가능한 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11a 내지 도 11c는 도 9의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15a 및 도 15b는 도 14의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 18은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 19a 및 도 19b는 도 18의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 20은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 방열 특성이 우수하면서도, 더불어 워피지 문제와 신뢰성 문제도 개선할 수 있으며, 또한 공정 비용 저감도 가능한 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 접속패드(122)가 배치된 활성면(120b)과 활성면(120b)의 반대측인 비활성면(120t)을 갖는 반도체칩(120), 반도체칩(120)의 비활성면(120t)을 덮는 봉합재(130), 반도체칩(120)의 비활성면(120t) 상에서 봉합재(130)의 적어도 일부를 관통하되 반도체칩(120)의 비활성면(120t)과는 물리적으로 소정거리(h) 이격된 열전도성 비아(135), 봉합재(130) 상에 돌출되어 배치되며 열전도성 비아(135)와 연결된 열전도성 패턴층(134), 및 반도체칩(120)의 활성면(120b) 상에 배치되며 반도체칩(120)이 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 연결구조체(140)를 포함한다. 필요에 따라서, 프레임(110), 배선 패턴층(132), 배선비아(133), 패시베이션층(150), 표면실장부품(155), 언더범프금속(160), 전기연결구조체(170), 및 커버층(180) 등을 더 포함할 수 있다.
일반적으로, 팬-아웃 반도체 패키지의 경우 반도체칩 주위를 단순히 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound) 등과 같은 봉합재로 몰딩하여 감싸는 구조를 채택하고 있으며, 이 경우 반도체칩에서 발생되는 열은 대부분 재배선층을 따라서 아래쪽으로 빠져나가게 되고, 열 전도율이 낮은 봉합재 쪽으로는 열이 매우 적은 양만 전도되어 방열 특성이 떨어지는 문제점이 있다. 최근에는 반도체칩의 기능이 우수해짐에 따라서 그로부터 발생하는 열을 효과적으로 방출하는 것이 중요해지고 있으며, 이에 방열 특성을 개선하기 위하여, 예를 들면, 반도체 패키지의 상부에 금속판과 같은 방열부재를 부착하거나 금속층을 도금하는 방법으로 방열을 도모하는 것이 고려되고 있다. 다만, 이 역시 방열부재와 반도체칩 사이의 거리가 상당하기 때문에 충분한 방열 효과를 가지기 어렵다는 문제점이 있다.
반면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 반도체칩(120)의 비활성면(120t) 상에서 봉합재(130)의 적어도 일부를 관통하는 열전도성 비아(135)를 도입하였다. 열전도성 비아(135)는 반도체칩(120)의 비활성면(120t)과 충분히 가깝게 배치할 수 있기 때문에, 이를 통하여 우수한 방열 효과를 기대할 수 있다. 특히, 이종물질인 열전도성 비아(135)와 반도체칩(120)의 비활성면(120t)이 직접 접하는 경우에는, 열팽창계수(CTE: Coefficient of Thermal Expansion)의 미스매치에 의하여 워피지가 발생할 수 있으며, 계면 밀착력 확보를 위하여 특별한 클리닝 및 접착 재료의 도포 등이 필요하다. 반면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 열전도성 비아(135)는 반도체칩(120)의 비활성면(120t)과 물리적으로 소정거리(h) 이격되어 있는바, 방열 효과는 물론이며, 워피지 제어와 비용 절감도 가능하다. 또한, 이러한 이격된 영역은 별도의 다른 재료로 채워지는 것이 아니라 봉합재(130)로 채워지는바, 신뢰성 문제도 개선할 수 있고, 추가 비용 절감도 가능하다. 한편, 반도체칩(120)의 비활성면(120t)과 열전도성 비아(135) 사이의 물리적으로 이격된 거리(h)는 1㎛ 내지 5㎛ 정도일 수 있으며, 1㎛ 미만인 경우에는 워피지 제어 효과 등이 저감될 수 있고, 5㎛ 초과인 경우에는 방열 효과가 저감될 수 있다.
한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 봉합재(130) 상에 열전도성 비아(135)와 연결된 열전도성 패턴층(134)이 배치된다. 이를 통하여 반도체칩(120)의 비활성면(120t)에서 발생한 열이 열전도성 비아(135)를 통하여 열전도성 패턴층(134)으로 전달됨으로써, 패키지 상부로 용이하게 방출될 수 있다. 한편, 열전도성 패턴층(134)은 열전도성 비아(135)와 경계 없이 일체화된 것일 수 있다. 즉, 이들은 후술하는 공정에서 알 수 있듯이, 도금 공정을 통하여 동시에 형성될 수 있다. 따라서, 열전도성 패턴층(134)과 열전도성 비아(135) 사이의 밀착력의 문제나 신뢰성의 문제를 쉽게 해결할 수 있다.
한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 봉합재(130)의 재료로 열전도도(Thermal Conductivity)가 높은 재료를 사용할 수 있다. 예를 들면, 봉합재(130)의 열전도도는 0.50 W/m ℃ 이상, 바람직하게는 60 내지 80 W/m ℃ 정도일 수 있다. 봉합재(130)의 열전도도는 연결구조체(140)의 절연층(141)의 열전도도 보다 클 수 있다. 이 경우 반도체칩(120)에서 발생한 열이 봉합재(130)를 거쳐 열전도성 비아(135) 및 열전도성 패턴층(134)으로 효과적으로 전달될 수 있다. 봉합재(130)의 재료로는 절연수지 및 무기필러를 사용할 수 있으며, 이때 무기필러의 함량은 중량퍼센트로 대략 60% 이상, 예를 들면, 70% 내지 90% 정도일 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)에 배선층(112a, 112b, 112c, 112d)과 배선비아(113a, 113b, 113c) 등을 형성하는 경우, 팬-아웃 반도체 패키지(100A)가 POP(Package on Package) 타입의 패키지로 활용될 수 있다. 프레임(110)은 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 프레임(110)과 소정거리 이격 되도록 배치될 수 있다. 반도체칩(120)의 측면 주위는 프레임(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
프레임(110)은 연결구조체(140)와 접하는 제1절연층(111a), 연결구조체(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3배선층(112c), 제2절연층(111b) 상에 배치되며 제3배선층(112c)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 접속패드(122)와 전기적으로 연결된다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 제1 내지 제3절연층(111a, 111b, 111c)를 각각 관통하는 제1 내지 제3배선비아(113a, 113b, 113c)를 통하여 서로 전기적으로 연결된다.
제1배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결구조체(140)의 절연거리가 보다 일정해질 수 있다. 제1배선층(112a)은 제1절연층이 내부로 리세스되어 제1절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가질 수 있다. 이 경우, 봉합재(130) 형성물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다. 제2 및 제3배선층(112b, 112c)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 프레임(110)은 충분한 두께로 기판 공정 등으로 제조될 수 있는 반면, 연결구조체(140)는 얇게 반도체 공정 등으로 제조될 수 있는바, 프레임(110)의 배선층(112a, 112b, 112c, 112d) 각각의 두께는 연결구조체(140)의 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
절연층(111a, 111b, 111c)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다. 강성 유지 관점에서 프리프레그를 사용함이 보다 바람직할 수 있다.
배선층(112a, 112b, 112c, 112d)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c, 112d)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c, 112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
배선비아(113a, 113b, 113c)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c, 112d)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 배선비아(113a, 113b, 113c) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 배선비아(113a, 113b, 113c)는 도전성 물질로 충전된 필디드 타입의 비아 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 한편, 공정상의 이유로 배선비아(113a, 113b, 113c)는 서로 동일한 방향의 테이퍼 형상, 즉 단면을 기준으로 각각 상부 폭이 하부 폭보다 큰 테이퍼 형상을 가질 수 있다. 공정상의 이유로 배선비아(113 a, 113b, 113c)는 각각 배선층(112a, 112b, 112c, 112d)와 일체화될 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩이나, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩, 또는 PMIC(Power Management IC)와 같은 다른 종류일 수도 있음은 물론이다. 또는, 이들 중 일부가 조합되어 사용될 수도 있다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al), 구리(Cu) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121)의 활성면에는 접속패드(122)를 오픈시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 따라서 봉합재(130)는 패시베이션막(123)과 연결구조체(140) 사이의 공간의 적어도 일부를 채울 수 있다. 이 경우, 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체칩(120)은 베어 다이(bare die)일 수 있으며, 따라서 접속패드(122)가 연결구조체(140)의 접속비아(143)와 물리적으로 접할 수 있다. 다만, 반도체칩(120)의 종류에 따라서 반도체칩(120)의 활성면 상에 별도의 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속패드(122)와 연결된 패키지드 형태를 가질 수도 있다. 한편, 접속패드(122)가 배치된 면이 활성면(120b)이 되며, 그 반대측 면이 비활성면(120t)이 된다.
봉합재(130)는 프레임(110)과 반도체칩(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 프레임(110)과 반도체칩(120) 각각의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 프레임(110) 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 관통홀(110H)의 적어도 일부를 채울 수 있다. 봉합재(130)가 관통홀(110H)을 채움으로써, 봉합재(130)의 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
봉합재(130)는 열전도도가 높을 수 있다. 예를 들면, 봉합재(130)의 열전도도는 0.50 W/m ℃ 이상, 바람직하게는 60 내지 80 W/m ℃ 정도일 수 있다. 봉합재(130)의 열전도도는 연결구조체(140)의 절연층(141)의 열전도도 보다 클 수 있다. 이 경우 반도체칩(120)에서 발생한 열이 봉합재(130)를 거쳐 열전도성 비아(135) 및 열전도성 패턴층(134)으로 효과적으로 전달될 수 있다. 봉합재(130)의 재료로는 절연수지 및 무기필러를 사용할 수 있으며, 이때 무기필러의 함량은 중량퍼센트로 대략 60% 이상, 예를 들면, 70% 내지 90% 정도일 수 있다.
열전도성 비아(135)는 반도체칩(120)의 비활성면(120t) 상에서 봉합재(130)의 적어도 일부를 관통하되 반도체칩(120)의 비활성면(120t)과는 물리적으로 소정거리(h) 이격된다. 반도체칩(120)의 비활성면(120t)과 열전도성 비아(135) 사이의 물리적으로 이격된 거리(h)는 1㎛ 내지 5㎛ 정도일 수 있으며, 이들 사이의 물리적으로 이격된 영역은 봉합재(130)로 적어도 일부가 채워질 수 있다. 열전도성 패턴층(134)은 봉합재(130) 상에 돌출되어 배치되며 열전도성 비아(135)와 연결된다. 이들은 경계 없이 일체화될 수 있다. 이들은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질, 구체적으로 금속물질을 포함할 수 있다. 이들은 시드층과 도금층으로 구성된 복수의 도체층일 수 있다. 이들은 금속으로만 이루어진 층을 가질 수 있다. 열전도성 비아(135)는 반도체칩(120)의 비활성면(120t)에 가까워질수록 단면의 폭이 좁아지는, 즉 단면을 기준으로 상면의 폭이 하면의 폭보다 넓은 테이퍼 형상을 가질 수 있다. 열전도성 패턴층(134)은 플레이트 형태를 가질 수 있으며, 또한 그라운드 및/또는 파워 패턴으로 기능함으로써 프레임(110)의 배선층(112a, 112b, 112c, 112d)의 그라운드 및/또는 파워 패턴, 연결구조체(140)의 재배선층(142)의 그라운드 및/또는 파워 패턴, 그리고 반도체칩(120)의 접속패드(122) 중 그라운드 및/또는 파워용 패드와 전기적으로 연결될 수도 있다.
배선 패턴층(132)은 봉합재(130) 상에 열전도성 패턴층(134)과 나란하게 배치된다. 배선비아(133)는 봉합재(130)의 적어도 일부를 관통하며 프레임(110)의 최상측 배선층인 제4배선층(112d)과 배선 패턴층(132)을 전기적으로 연결한다. 배선 패턴층(132) 및 배선비아(133)의 형성물질로도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질, 구체적으로 금속물질을 사용할 수 있다. 이들은 시드층과 도금층으로 구성된 복수의 도체층일 수 있다. 이들은 금속으로만 이루어진 층을 가질 수 있다. 배선 패턴층(132)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 배선비아(133) 역시 단면을 기준으로 상면의 폭이 하면의 폭보다 큰, 열전도성 비아(135)와 유사한 테이퍼 형상을 가질 수 있다.
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 프레임(110) 및 반도체칩(120)의 활성면 상에 배치된 절연층(141)과 절연층(141) 상에 배치된 재배선층(142)과 절연층(141)을 관통하며 접속패드(122)와 재배선층(142)을 연결하는 접속비아(143)를 포함한다. 도면에는 연결구조체(140)를 복수의 절연층과 재배선층과 비아층으로 구성되는 것으로 도시하였으나, 설계에 따라서 보다 적은 수의 또는 보다 많은 수의 절연층과 재배선층과 비아층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 경계가 분명할 수도 있고, 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 한편, 연결구조체(140)의 접속비아(143)의 형상은 프레임(110)의 배선비아(113a, 113b, 113c)과는 반대 방향의 테이퍼 형상일 수 있다. 즉, 단면을 기준으로 상면의 폭이 하면의 폭보다 좁은 테이퍼 형상을 가질 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결구조체(140)의 최하측의 재배선층(142)의 적어도 일부를 오픈시키는 개구부(150h)를 가질 수 있다. 이러한 개구부(150h)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 오픈된 재배선층(142)의 표면에는 귀금속 도금과 같은 도금으로 형성된 표면처리층(미도시)이 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
언더범프금속(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(160)은 패시베이션층(150)의 개구부(150h)를 통하여 오픈된 연결구조체(140)의 재배선층(142)과 연결된다. 언더범프금속(160)은 패시베이션층(150)의 개구부(150h)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 저융점 금속, 예를 들면, 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 언더범프금속(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다. 전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
커버층(180)은 열전도성 패턴층(134) 및/또는 배선 패턴층(132)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 커버층(180)은 열전도성 패턴층(134) 및/또는 배선 패턴층(132)의 적어도 일부를 오픈시키는 개구부(180h)를 가질 수 있다. 이러한 개구부(180h)는 커버층(180)에 수십 내지 수천 개 형성될 수 있다. 오픈된 열전도성 패턴층(134) 및/또는 배선 패턴층(132)의 표면에는 표면처리층(132P, 134P)이 형성될 수 있다. 표면처리층(132P, 134P)은 당해 기술분야에 공지된 것이라면 특별히 한정되는 것은 아니며, 예를 들어, 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 커버층(180)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
표면실장부품(190)은 표면실장기술(SMT)을 통하여 패시베이션층(150)의 하면에 실장될 수 있다. 표면실장부품(190)은 커패시터, 인덕터 등의 공지의 수동부품일 수 있으나, 이에 한정되는 것은 아니며, 필요에 따라서는 능동부품일 수도 있다. 표면실장부품(190)은 연결구조체(140)의 재배선층(142)을 통하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩(120)을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H)을 복수 개로 형성하여, 각각의 관통홀(110H)에 반도체칩(120) 및/또는 수동부품을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H)의 벽면에 방열 및 전자파 차폐 목적으로 금속층을 형성할 수도 있다.
도 11a 내지 도 11c는 도 9의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 11a를 참조하면, 먼저 프레임(110)을 준비한다. 프레임(110)은 코어리스 기판을 이용하여 제조할 수 있다. 구체적으로, 코어리스 기판 상에 제1배선층(112a)을 도금 공정으로 형성하고, ABF 등을 라미네이션하는 방법으로 제1절연층(111a)을 형성하고, 제1배선층(112a)의 일부 패드패턴을 스타퍼로 이용하여 제1절연층(111a)에 레이저 비아 홀을 형성한 후, 도금 공정으로 제2배선층(112a)과 제1배선비아(113a)를 형성하고, 일련의 과정을 반복하고, 마지막으로 코어리스 기판을 분리하여 제거하는 방법으로 준비할 수 있다. 코어리스 기판의 분리 후에 프레임(110)의 하면에 남아있는 금속층을 에칭으로 제거할 수 있으며, 이때 프레임(110)의 제1절연층(111a)의 하면 및 제1배선층(112a)의 하면 사이에 단차를 형성할 수 있다. 다음으로, 레이저 및/또는 기계적 드릴 등을 이용하여 프레임(110)에 관통홀(110H)을 형성하고, 프레임(110)의 하측에 테이프(210)를 부착한다. 다음으로, 반도체칩(120)을 관통홀(110H) 내의 테이프(210) 상에 부착하고 ABF 라미네이션 등으로 봉합재(130)를 형성한다.
도 11b를 참조하면, 다음으로 테이프(210)를 제거하고, 테이프(210)를 제거한 영역에 연결구조체(140)를 형성한다. 연결구조체(140)는 PID 코팅으로 절연층(141)을 형성하고, 포토리소그래피 방법으로 절연층(141)에 포토 비아 홀을 형성하고, 도금공정으로 재배선층(142)과 접속비아(143)를 형성하고, 일련의 과정을 반복함으로써 형성할 수 있다. 다음으로, 봉합재(130)에 레이저 가공 등으로 제1 및 제2비아홀(135h, 133h)을 형성한다. 이때, 제1비아홀(135h)은 반도체칩(120)의 비활성면(120t)과는 소정거리(h) 물리적으로 이격되도록 형성한다. 제2비아홀(133h)은 제4배선층(112d)의 적어도 일부를 오픈시키도록 형성한다.
도 11c를 참조하면, 공지의 도금 공정으로 제1 및 제2비아홀(133h, 135h)을 채워 제1 및 배선비아(135, 133)를 형성하며, 봉합재(130) 상에 제1 및 배선 패턴층(134, 132)을 형성한다. 열전도성 비아(135)와 열전도성 패턴층(134), 그리고 배선비아(133)와 배선 패턴층(132)은 도금에 의하여 동시에 형성되어 서로 경계 없이 일체화된다. 다음으로, 패키지의 양측에 ABF 라미네이션 등을 통하여 패시베이션층(150)과 커버층(180)을 형성하고, 또한 레이저 드릴 등을 이용하여 각각에 개구부(150h, 180h)를 형성한 후 도금으로 언더범프금속(160)을 형성한다. 또한, 저융점 금속 등으로 전기연결구조체(170)를 형성하며, 리플로우 공정을 거친다. 일련의 과정을 통하여, 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)를 형성한다.
상술한 일련의 과정은 대면적 사이즈, 즉 판넬 사이즈의 프레임(110)을 이용하여 진행될 수 있으며, 이 경우 판넬 사이즈의 프레임(110)을 통하여 복수의 팬-아웃 반도체 패키지(100A)가 형성될 수 있고, 다이싱 공정으로 이들을 분리하면, 한 번의 공정으로 복수의 팬-아웃 반도체 패키지(100A)를 얻을 수 있다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에 있어서 프레임(110)에 제3절연층(111c)과 제3배선비아(113c)와 제4배선층(112d)이 생략되었다. 즉, 프레임(110)의 절연층과 배선층과 배선비아는 다양한 층수로 구성될 수 있다. 이때, 프레임(110)의 두께가 달라지는바, 반도체칩(120) 역시 변경된 프레임(110)의 두께에 맞춰 두께가 변경될 수 있다. 그 외에 다른 설명은 도 9 내지 도 11c 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)에 있어서 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 하면 및 상면 상에 각각 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a)의 하면 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b)의 하면 상에 배치된 제3재배선층(111c), 제1절연층(111a)의 상면 상에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c)의 상면 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3배선비아(113a, 113b, 113c)을 통하여 전기적으로 연결된다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 프레임(110)이 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결구조체(140)를 간소화할 수 있다. 따라서, 연결구조체(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 유리섬유, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니며, 모두 유사하게 프리프레그 등을 포함할 수도 있다. 제1절연층(111a)을 관통하는 제1배선비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3배선비아(113b, 113c)보다 직경 및 부피가 클 수 있다.
프레임(110)의 제3배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 연결구조체(140)의 최상측 재배선층(142)과 프레임(110)의 제3배선층(112c) 사이의 거리는 연결구조체(140)의 최상측 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 제3배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결구조체(140)와 접할 수 있기 때문이다. 프레임(110)의 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 프레임(110)의 배선층(112a, 112b, 112c, 112d) 각각의 두께는 연결구조체(140)의 재배선층(142) 각각의 두께보다 두꺼울 수 있다. 제1배선비아(113a)는 모래시계 형상을 가질 수 있고, 제2 및 제3배선비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 기타, 관통홀(110H)의 벽면에는 방열 및/또는 전자파 차폐 목적으로 금속층(115)이 배치될 수 있다. 금속층(115)은 판 형태로 반도체칩(120)의 측면을 둘러쌀 수 있다. 금속층(115)은 구리(Cu)와 같은 열전도성이 우수한 금속물질을 포함할 수 있다. 금속층(115)은 배선층(112a, 112b, 112c, 112d) 및/또는 재배선층(142)의 그라운드 패턴과 전기적으로 연결될 수 있다. 그 외에 다른 설명은 도 9 내지 도 12 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 접속패드(122)가 배치된 활성면(120b)과 활성면(120b)의 반대측인 비활성면(120t)을 갖는 반도체칩(120), 반도체칩(120)의 비활성면(120t)을 덮는 봉합재(130), 반도체칩(120)의 비활성면(120t) 상에서 봉합재(130)의 적어도 일부를 관통하되 반도체칩(120)의 비활성면(120t)과는 물리적으로 소정거리(h) 이격된 열전도성 비아(135), 봉합재(130)에 상면이 노출되도록 매립되며 열전도성 비아(135)와 연결된 열전도성 패턴층(134), 및 반도체칩(120)의 활성면(120b) 상에 배치되며 반도체칩(120)이 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 연결구조체(140)를 포함한다. 필요에 따라서, 프레임(110), 패시베이션층(150), 표면실장부품(155), 언더범프금속(160), 전기연결구조체(170) 등을 더 포함할 수 있다.
다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 열전도성 패턴층(134)이 봉합재(130)에 매립된 형태인바 반도체칩(120)의 비활성면(120t)과 열전도성 패턴층(134) 사이의 거리가 짧아 더욱 우수한 방열 효과를 가질 수 있다. 특히, 단순히 방열부재를 제조된 패키지 상부에 형성하는 경우, 방열부재 형성 과정에서 불량이 발생하면 패키지 자체를 폐기해야 하는바 반도체칩의 수율 문제가 발생할 수 있다. 반면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 열전도성 패턴층(134)과 열전도성 비아(135)는 후술하는 바와 같이 별도의 캐리어를 통하여 별도로 형성한 후 그 중 양품만을 패키지 상부에 합지하여 매립시키는바, 방열부재 형성 과정에서 발생할 수 있는 반도체칩의 수율 저하의 문제를 방지할 수도 있다.
기타, 봉합재(130)에는 프레임(110)의 최상측 배선층인 제4배선층(112d)의 적어도 일부를 오픈시키는 개구부(130h)가 형성될 수 있으며, 개구부(130h)에 의하여 노출된 제4배선층(112d)의 표면에는 표면처리층(112dP)이 형성될 수 있다. 그 외에 다른 설명은 도 9 내지 도 13 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 15a 및 도 15b는 도 14의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 15a를 참조하면, 먼저 상술한 도 11a의 과정 등을 통하여 형성된 중간체에서 테이프를 제거하고, 테이프를 제거한 영역에 연결구조체(140)를 형성한다. 다음으로, 캐리어(250) 상에 열전도성 비아(135) 및 열전도성 패턴층(134)을 도금 공정 등으로 형성하고, 이를 봉합재(130)에 합지한다. 합지 과정에서 열전도성 비아(135) 및 열전도성 패턴층(134)은 봉합재(130)에 매립된다.
도 15b를 참조하면, 다음으로 캐리어(250)를 분리 방법 등으로 제거하고, 레이저 가공 등으로 프레임(110)의 최상측 배선층인 제4배선층(112d)의 적어도 일부를 오픈시키는 개구부(130h)를 형성한다. 다음으로, 패키지의 하측에 ABF 라미네이션 등을 통하여 패시베이션층(150)을 형성하고, 또한 레이저 가공 등을 이용하여 개구부(150h)를 형성한 후 도금으로 언더범프금속(160)을 형성한다. 또한, 저융점 금속 등으로 전기연결구조체(170)를 형성하며, 리플로우 공정을 거친다. 일련의 과정을 통하여, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100D)를 형성한다. 그 외에 다른 설명은 도 9 내지 도 14 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100E)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100D)에 있어서 프레임(110)에 제3절연층(111c)과 제3배선비아(113c)와 제4배선층(112d)이 생략되었다. 즉, 프레임(110)의 절연층과 배선층과 배선비아는 다양한 층수로 구성될 수 있다. 이때, 프레임(110)의 두께가 달라지는바, 반도체칩(120) 역시 변경된 프레임(110)의 두께에 맞춰 두께가 변경될 수 있다. 그 외에 다른 설명은 도 9 내지 도 15b 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 17은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100F)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100D)에 있어서 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 하면 및 상면 상에 각각 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a)의 하면 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b)의 하면 상에 배치된 제3재배선층(111c), 제1절연층(111a)의 상면 상에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c)의 상면 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3배선비아(113a, 113b, 113c)을 통하여 전기적으로 연결된다. 기타, 프레임(110)의 벽면에 배치된 금속층(115)을 더 포함할 수 있다. 그 외에 다른 설명은 도 9 내지 도 16 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 18은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100G)는 접속패드(122)가 배치된 활성면(120b)과 활성면(120b)의 반대측인 비활성면(120t)을 갖는 반도체칩(120), 반도체칩(120)의 비활성면(120t)을 덮는 봉합재(130), 반도체칩(120)의 비활성면(120t) 상에서 봉합재(130)의 적어도 일부를 관통하되 반도체칩(120)의 비활성면(120t)과는 물리적으로 소정거리(h) 이격된 열전도성 비아(135), 봉합재(130)에 상면이 노출되도록 매립되며 열전도성 비아(135)와 연결된 열전도성 패턴층(134), 및 반도체칩(120)의 활성면(120b) 상에 배치되며 반도체칩(120)이 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 연결구조체(140)를 포함한다. 필요에 따라서, 프레임(110), 배선 패턴층(132), 배선비아(133), 패시베이션층(150), 표면실장부품(155), 언더범프금속(160), 전기연결구조체(170), 및 커버층(180) 등을 더 포함할 수 있다.
다른 일례에 따른 팬-아웃 반도체 패키지(100G)도 열전도성 패턴층(134)이 봉합재(130)에 매립된 형태인바 반도체칩(120)의 비활성면(120t)과 열전도성 패턴층(134) 사이의 거리가 짧아 더욱 우수한 방열 효과를 가질 수 있다. 또한, 열전도성 패턴층(134)과 열전도성 비아(135)는 후술하는 바와 같이 별도의 캐리어를 통하여 별도로 형성한 후 그 중 양품만을 패키지 상부에 합지하여 매립시키는바, 방열부재 형성 과정에서 발생할 수 있는 반도체칩의 수율 저하의 문제를 방지할 수도 있다. 더불어, 배선 패턴층(132)과 배선비아(133) 역시 열전도성 패턴층(134) 및 열전도성 비아(135)와 마찬가지로 캐리어를 통한 합지로 도입될 수 있으며, 실질적으로 동일한 형태로 봉합재(130)에 매립될 수 있는바, 백사이드 배선을 도입하는 과정에서도 수율 문제를 개선할 수 있다.
다른 일례에 따른 팬-아웃 반도체 패키지(100G)는 열전도성 비아(135)가 열전도성 패턴층(134)을 관통하는 형태를 가진다. 유사하게, 배선비아(133)가 배선 패턴층(132)을 관통하는 형태를 가진다. 즉, 열전도성 비아(135)와 열전도성 패턴층(134)은 경계가 구분된다. 또한, 배선비아(133)와 배선 패턴층(132)도 경계가 구분된다. 반도체칩(120)의 비활성면(120t)과 평행한 면으로 절단하였을 때, 열전도성 패턴층(134)과 배선 패턴층(132)은 각각 도넛 형태의 형상을 가질 수 있다. 이는, 후술하는 공정에서와 같이 캐리어를 통하여 열전도성 패턴층(134)과 배선 패턴층(132)을 매립시켜 도입하고, 그 이후 열전도성 패턴층(134)과 배선 패턴층(132)도 관통하는 비아홀을 형성하고, 도금으로 열전도성 비아(135) 및 배선비아(133)를 형성하여 구현할 수 있다. 이 경우, 캐리어 상에 열전도성 패턴층(132) 및/또는 배선 패턴층(134)만 형성하여도 무방한바, 보다 용이하게 양품의 중간체를 형성할 수 있으며, 설계에 따라서 요구되는 필요한 위치에 용이하게 열전도성 비아(135) 및/또는 배선비아(133)를 형성할 수 있다는 장점을 가진다. 그 외에 다른 설명은 도 9 내지 도 17 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 19a 및 도 19b는 도 18의 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 19a를 참조하면, 먼저 상술한 도 11a의 과정 등을 통하여 형성된 중간체에서 테이프를 제거하고, 테이프를 제거한 영역에 연결구조체(140)를 형성한다. 다음으로, 캐리어(260) 상에 열전도성 패턴층(134) 및 배선 패턴층(132)을 도금 공정 등으로 형성하고, 이를 봉합재(130)에 합지한다. 합지 과정에서 열전도성 패턴층(134) 및 배선 패턴층(132)은 봉합재(130)에 매립된다.
도 19b를 참조하면, 다음으로 캐리어(260)를 분리 방법 등으로 제거하고, 레이저 가공 등으로 제1 및 제2비아홀(135h, 133h)을 형성한다. 이때, 제1비아홀(135h)은 반도체칩(120)의 비활성면(120t)과는 소정거리(h) 물리적으로 이격되도록 형성한다. 제2비아홀(133h)은 제4배선층(112d)의 적어도 일부를 오픈시키도록 형성한다. 다음으로, 공지의 도금 공정으로 제1 및 제2비아홀(133h, 135h)을 채워 제1 및 배선비아(135, 133)를 형성한다. 그 후, 패키지의 양측에 ABF 라미네이션 등을 통하여 패시베이션층(150)과 커버층(180)을 형성하고, 또한 레이저 드릴 등을 이용하여 각각에 개구부(150h, 180h)를 형성한 후 도금으로 언더범프금속(160)을 형성한다. 또한, 저융점 금속 등으로 전기연결구조체(170)를 형성하며, 리플로우 공정을 거친다. 일련의 과정을 통하여, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100G)를 형성한다. 그 외에 다른 설명은 도 9 내지 도 18 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 20은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100H)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100G)에 있어서 프레임(110)에 제3절연층(111c)과 제3배선비아(113c)와 제4배선층(112d)이 생략되었다. 즉, 프레임(110)의 절연층과 배선층과 배선비아는 다양한 층수로 구성될 수 있다. 이때, 프레임(110)의 두께가 달라지는바, 반도체칩(120) 역시 변경된 프레임(110)의 두께에 맞춰 두께가 변경될 수 있다. 그 외에 다른 설명은 도 9 내지 도 19b 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 21은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100I)는 상술한 다른 일례에 따른 팬-아웃 반도체 패키지(100G)에 있어서 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 하면 및 상면 상에 각각 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a)의 하면 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b)의 하면 상에 배치된 제3재배선층(111c), 제1절연층(111a)의 상면 상에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c)의 상면 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3배선비아(113a, 113b, 113c)을 통하여 전기적으로 연결된다. 기타, 프레임(110)의 벽면에 배치된 금속층(115)을 더 포함할 수 있다. 그 외에 다른 설명은 도 9 내지 도 20 등을 참조하여 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 반도체칩의 비활성면을 덮는 봉합재;
    상기 반도체칩의 비활성면 상에서 상기 봉합재의 적어도 일부를 관통하되, 상기 반도체칩의 비활성면과는 물리적으로 이격된 열전도성 비아; 및
    상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하는,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 봉합재는 상기 반도체칩의 비활성면 및 상기 열전도성 비아 사이의 상기 물리적으로 이격된 영역의 적어도 일부를 채우는,
    팬-아웃 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 반도체칩의 비활성면 및 상기 열전도성 비아 사이의 상기 물리적으로 이격된 거리는 1㎛ 내지 5㎛인,
    팬-아웃 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 열전도성 비아는 상기 반도체칩의 비활성면에 가까워질수록 단면의 폭이 좁아지는 테이퍼 형상을 갖는,
    팬-아웃 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 열전도성 비아는 금속으로만 이루어진 층을 포함하는,
    팬-아웃 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 봉합재 상에 돌출되어 배치되며, 상기 열전도성 비아와 연결된 열전도성 패턴층; 을 더 포함하는,
    팬-아웃 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 봉합재 상에 배치되며, 상기 열전도성 패턴층의 적어도 일부를 오픈시키는 개구부를 갖는 커버층; 을 더 포함하는,
    팬-아웃 반도체 패키지.
  8. 제 6 항에 있어서,
    상기 열전도성 비아 및 상기 열전도성 패턴층은 경계 없이 일체화된,
    팬-아웃 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 봉합재에 일면이 노출되도록 매립되며, 상기 열전도성 비아와 연결된 열전도성 패턴층; 을 더 포함하는,
    팬-아웃 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 봉합재 상에 배치되며, 상기 열전도성 패턴층의 적어도 일부를 오픈시키는 개구부를 갖는 커버층; 을 더 포함하는,
    팬-아웃 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 열전도성 비아는 상기 열전도성 패턴층을 관통하는,
    팬-아웃 반도체 패키지.
  12. 제 1 항에 있어서,
    관통홀을 갖는 프레임; 을 더 포함하며,
    상기 반도체칩은 상기 관통홀에 배치되며,
    상기 봉합재는 상기 프레임의 적어도 일부를 덮으며,
    상기 봉합재는 상기 관통홀의 적어도 일부를 채우는,
    팬-아웃 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 프레임은 복수의 배선층을 포함하며,
    상기 복수의 배선층은 상기 접속패드와 전기적으로 연결되며,
    상기 봉합재 상에 또는 내에는 배선 패턴층이 배치되며,
    상기 배선 패턴층은 상기 봉합재의 적어도 일부를 관통하는 배선비아를 통하여 상기 복수의 제1배선층 중 최상측의 배선층과 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 프레임은 상기 연결구조체와 접하는 제1절연층, 상기 제1절연층에 매립되며 상기 연결구조체와 접하는 제1배선층, 상기 제1절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치된 제2배선층, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3배선층을 포함하며,
    상기 제1 내지 제3배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 프레임은 상기 제2절연층 상에 배치되며 상기 제3배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4배선층을 더 포함하며,
    상기 제1 내지 제4배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 프레임은 제1절연층, 상기 제1절연층의 일면 상에 배치된 제1배선층, 상기 제1절연층의 타면 상에 배치된 제2배선층, 상기 제1절연층의 일면 상에 배치되며 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층의 상에 배치된 제3배선층, 상기 제1절연층의 타면 상에 배치되며 상기 제2배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4배선층을 포함하며,
    상기 제1 내지 제4배선층은 상기 접속패드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
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