KR102086361B1 - 반도체 패키지 - Google Patents

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Abstract

본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 관통하는 캐비티를 갖는 수지체와, 상기 수지체에 임베디드되며 상기 제1 면에 노출된 접속 단자를 갖는 적어도 하나의 수동 부품을 포함하는 지지 부재와; 상기 수지체의 제1 면에 배치된 제1 절연층과, 상기 제1 절연층에 배치되어 상기 접속 단자에 연결된 제1 재배선층을 갖는 제1 연결 부재와; 상기 캐비티의 일 면을 덮도록 상기 제1 연결 부재에 배치된 제2 절연층과, 상기 제2 절연층에 배치되며 상기 제1 재배선층에 연결된 제2 재배선층을 포함하는 제2 연결 부재와; 상기 캐비티 내에서 상기 제2 연결 부재 상에 배치되며 상기 제2 재배선층에 연결된 접속패드를 갖는 반도체 칩과; 상기 캐비티 내에 위치한 상기 반도체 칩을 봉합하며 상기 수지체의 제2 면을 덮는 봉합재;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
모바일용 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지므로, 인쇄회로기판(PCB)의 사이즈 축소가 요구되며 이에 따른 부품의 실장 면적 감소로 모듈화에 대한 관심이 지속적으로 높아지고 있다.
한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품 간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
본 개시의 해결하고자 하는 기술적 과제들 중 하나는, 반도체 칩과 수동 부품의 실장 공간을 최적화하면서 EMI 차폐구조를 용이하게 구현할 수 있는 새로운 구조의 반도체 패키지를 제공하는 것이다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 관통하는 캐비티를 갖는 수지체와, 상기 수지체에 임베디드(embedded)되며 상기 제1 면에 노출된 접속 단자를 갖는 적어도 하나의 수동 부품을 포함하는 지지 부재와; 상기 수지체의 제1 면에 배치된 제1 절연층과, 상기 제1 절연층에 배치되어 상기 접속 단자에 연결된 제1 재배선층을 갖는 제1 연결 부재와; 상기 캐비티의 일 면을 덮도록 상기 제1 연결 부재에 배치된 제2 절연층과, 상기 제2 절연층에 배치되며 상기 제1 재배선층에 연결된 제2 재배선층을 포함하는 제2 연결 부재와; 상기 캐비티 내에서 상기 제2 연결 부재 상에 배치되며 상기 제2 재배선층에 연결된 접속 전극을 갖는 반도체 칩과; 상기 캐비티 내에 위치한 상기 반도체 칩을 봉합하며 상기 수지체의 제2 면을 덮는 봉합재;를 포함하는 반도체 패키지를 제공한다.
본 개시의 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 관통하는 적어도 하나의 캐비티를 갖는 수지체와, 상기 수지체에 임베디드되며 상기 제1 면에 노출된 접속 단자를 갖는 복수의 수동 부품을 포함하는 지지 부재와; 상기 수지체의 제1 면에 배치된 제1 절연층과, 상기 제1 절연층에 배치되어 상기 접속 단자에 연결된 제1 재배선층을 갖는 제1 연결 부재와; 상기 적어도 하나의 캐비티의 일 면을 덮도록 상기 제1 연결 부재의 하면에 배치된 제2 절연층과, 상기 제2 절연층에서 서로 다른 레벨에 배치된 복수의 제2 재배선층을 포함하고, 상기 복수의 제2 재배선층은 상기 제1 재배선층 또는 인접한 다른 제2 재배선층에 연결되는 제2 연결 부재와; 상기 적어도 하나의 캐비티 내에서 상기 제2 연결 부재 상에 배치되며 상기 제2 재배선층에 연결된 접속 전극을 갖는 반도체 칩과; 상기 수지체의 제2 면과 상기 적어도 하나의 캐비티의 내부 측벽에 배치되며 상기 제1 재배선층에 연결된 제1 차폐층과; 상기 적어도 하나의 캐비티 내에 위치한 상기 반도체 칩을 봉합하며 상기 수지체의 제2 면을 덮는 봉합재와; 상기 봉합재의 상면에 배치되며 상기 제1 차폐층에 연결된 제2 차폐층을 포함하는 반도체 패키지를 제공한다.
일 실시예에 따르면, 기존의 코어 부재를 수동 부품이 임베디드된 구조물로 대체함으로써 반도체 칩과 수동 부품의 실장 공간을 최적화하면서 EMI 차폐구조를 용이하게 구현할 수 있는 새로운 구조의 반도체 패키지를 제공할 수 있다.
또한, 반도체 칩과 수동 부품 사이의 전기적 연결 경로를 단축하면서도, 언듈레이션(undulation)이나 크랙(crack)과 같은 공정 불량을 저감시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11은 도 9의 반도체 패키지의 A 부분을 나타내는 확대 단면도이다.
도 12는 도 9의 반도체 패키지의 제조에 사용되는 판넬의 일 예를 나타낸 개략적인 단면도다.
도 13a 내지 도 13e는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법 중 지지 부재 형성과정을 나타내는 주요한 공정들의 단면도들이다.
도 14 내지 도 16은 각각 도 13b, 도 13d 및 도 13f의 결과물의 평면도들이다.
도 17a 내지 도 17e는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법 중 연결 부재 형성과정을 나타내는 주요한 공정들의 단면도들이다.
도 18 및 도 19는 각각 도 17d 및 도 17e의 결과물의 평면도들이다.
도 20 및 도 21은 각각 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 22는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 23은 도 22의 반도체 패키지를 Ⅱ-Ⅱ' 선으로 절단하여 본 평면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 접속 패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 임베디드될 수도 있으며, 임베디드된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 임베디드된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)을 봉합한 후에 실행되므로, 재배선층과 연결되는 비아(2143)는 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 임베디드되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 지지 부재(130)와, 제1 및 제2 연결 부재(140A,140B)와, 반도체 칩(120)과, 봉합재(150)를 포함한다.
본 실시예에 채용된 지지 부재(130)는, 서로 반대에 위치한 제1 및 제2 면(131A,131B)을 갖는 수지체(131)와, 상기 수지체(131)에 임베디드된 복수의 수동 부품(135)을 갖는다. 상기 수지체(131)는 상기 제1 및 제2 면(131A,131B)을 연결하는 캐비티(130H)를 갖는다. 상기 지지 부재(130)는 종래의 코어 부재를 대체하여 반도체 패키지(100)의 지지체로 제공될 수 있다.
수지체(131)는 복수의 수동부품(135)을 임베디드하면서, 캐비티(130H)를 갖는 반도체 패키지(100)의 지지체로 제공될 수 있다. 상기 복수의 수동 부품(135)은 서로 다른 크기와 용량을 갖는 제1 내지 제3 수동 부품(135A,135B,135C)을 포함할 수 있다. 본 실시예에 채용된 수지체(131)는 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지 등의 절연 물질을 포함할 수 있다. 상기 수지체(131)는 봉합재(150)와 동일하거나 유사한 물질을 사용할 수 있다. 특정 예에서, 수지체(131)는 강성을 갖도록 무기 필러와 같은 보강재가 포함된 수지, 예를 들어 ABF, FR-4, BT 또는 EMC를 포함할 수 있다. 상기 수지체(131)는 수동 부품을 제외한 거의 전체 영역에서 단일한 조성의 수지로 실질적으로 균질하게 구성된 점에서 종래의 코어 부재와 상이한 것으로 이해할 수 있다.
본 실시예에 채용된 연결 부재는 상기 수지체(131)에 임베디드된 복수의 수동 부품(135)을 재배선하기 위한 제1 연결 부재(140A)와, 상기 제1 연결 부재(140A)와 상기 반도체 칩(120)을 재배선하기 위한 제2 연결 부재(140B)를 포함한다. 상기 제1 연결 부재(140A)는 상기 지지 부재(130)와 대응되는 면적을 갖는 반면에, 상기 제2 연결 부재(140B)는 반도체 패키지(100)와 대응되는 영역을 갖도록 제공될 수 있다.
이하, 도11을 참조하여 본 실시예에 채용된 제1 및 제2 연결 부재(140A,140B)와 관련 구성의 특징을 상세히 설명한다. 도11은 도 9의 반도체 패키지의 A 부분을 나타내는 확대 단면도이다.
도 9과 함께 도 11을 참조하면, 상기 제1 연결 부재(140A)는 상기 수지체(131)의 제1 면(131A)에 배치된 제1 절연층(141a)과, 복수의 수동부품(135)의 접속단자(135T)에 연결되는 제1 재배선층(145a)을 포함한다. 상기 제2 연결 부재(140B)는 상기 캐비티(130H)의 일 면을 덮도록 상기 제1 연결 부재(140A)에 배치된 제2 절연층(141b)과, 상기 제2 절연층(141b)에 배치되며 상기 제1 재배선층(145a)에 연결된 제2 재배선층(145b)을 포함한다. 상기 캐비티(130H)에 배치된 반도체 칩(120)은 상기 제2 연결 부재(140B) 상에 배치되며, 상기 반도체 칩(120)의 접속패드(120P)는 상기 제2 재배선층(145b)에 연결될 수 있다.
상기 제1 및 제2 재배선층(145a,145b)은 각각 제1 및 제2 재배선 패턴(142a,142b)과, 각각에 연결된 제1 및 제2 재배선 비아(143a,143b)를 포함할 수 있다. 본 실시예에서, 상기 제1 재배선층(145a)은 단일 레벨로 구성되며, 상기 제2 재배선층(145b)은 2개의 레벨로 구성되는 것으로 예시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제2 재배선층(145b)도 단일 레벨로 구성되거나 3개 이상의 레벨로 구현될 수도 있다.
도 11에 도시된 바와 같이, 상기 수지체(131)의 제1 면(131A)은 활성면(즉, 접속패드(120P)가 형성된 면)보다 높은 레벨에 위치할 수 있다. 예를 들어, 상기 수지체(131)의 제1 면(131A)은 대략 제1 연결 부재(140A)의 두께 정도로 높은 레벨에 위치할 수 있다. 한편, 상기 제1 연결 부재(140A)와 상기 반도체 칩(120)의 활성면은 제조 공정 중에 동일한 작업면에 배치되므로(도 17b 참조), 상기 제1 연결 부재(140A)의 하면은 상기 반도체 칩(120)의 활성면과 실질적으로 동일한 레벨을 갖도록 위치할 수 있다. 즉, 본 실시예에 따른 반도체 패키지(100)에서, 상기 제1 연결 부재(140A)의 하면은 상기 반도체 칩의 활성면과 실질적으로 동일한 평면(coplanar)을 가질 수 있다
상기 제1 및 제2 절연층(141a,141b)은 다양한 절연 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 절연층(141a,141b)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 구체적인 예에서, 제1 및 제2 절연층(141a,141b)은 프리프레그, ABF(Ajinomoto Build-up Film), FR-4, BT, 또는 감광성 절연 물질(Photo Imagable Dielectric: PID)을 포함할 수 있다.
본 실시예에서, 제1 연결 부재(140A)를 위한 제1 절연층(141a)은 제2 연결 부재(140B)를 위한 제2 절연층(141b)과 다른 절연 물질로 형성될 수 있다.
연결 부재를 위한 절연층으로서 감광성 절연물질(PID: Photo Image-able Dielectric)을 사용하는 경우에, 일반적으로 수동 부품(135)의 접속단자(135T)로 인한 돌출로 인하여 원하지 않는 언듈레이션(undulation)(예, 15㎛ 이상)이 발생할 수 있다. 따라서, 큰 두께의 PID 필름을 이용해야 하는 불편이 있으며, 큰 두께로 인해 크랙이 쉽게 발생하는 문제가 있을 수 있다.
특정 예에서, 제1 연결 부재(140A)의 제1 절연층(141a)으로는 PID가 아닌 무기 필러와 같은 보강재를 포함하는 비감광성 절연물질, 예를 들어 ABF를 사용할 수 있다. 반면에, 제2 연결 부재(140B)의 제2 절연층(141b)으로는 PID를 사용할 수 있다. PID인 제2 절연층(141b)에는 포토 리소그래피 공정을 이용하여 파인 피치로 미세 비아를 형성할 수 있으므로, 반도체 칩(120)의 수십 내지 수백만의 접속패드(120P)를 효과적으로 재배선할 수 있다.
본 실시예에 따른 반도체 패키지는 EMI(Electro-Magnetic Interference) 차폐 효과를 위해서 다양한 형태의 차폐 수단을 도입할 수 있다. 이러한 차폐 수단은 방열 수단으로도 사용될 수 있다.
본 실시예에 채용된 차폐 수단은 상기 수지체(131)의 표면에 배치된 제1 차폐층(147)을 포함한다. 도 9에 도시된 바와 같이, 상기 제1 차폐층(147)은 상기 수지체(131)의 제2 면(131B)에 배치된 제1 부분(147a)과, 상기 캐비티(130H)의 내부 측벽(130S)에 배치된 제2 부분(147b)을 포함할 수 있다.
상기 제1 차폐층(147)은 도 11에 도시된 바와 같이, 상기 캐비티(130H)의 내부 측벽(130S)에 따라 연장되어 상기 제1 재배선층(145a)에 연결될 수 있다("C1" 참조). 이러한 연결을 통해서 상기 제1 차폐층(147)은 상기 제1 재배선층(145a)에 접지될 수 있다.
상기 제1 차폐층(147)은 도금공정에 의해 형성될 수 있으며, 이러한 도금 공정은 제1 재배선층(145a)을 위한 도금공정과 함께 수행될 수 있다. 적어도 상기 수지체(131)의 제2 면(131B)에 배치된 제1 부분(147a)은 제1 재배선 패턴(142a)의 두께와 실질적으로 동일한 두께로 도금될 수 있다. 예를 들어, 상기 제1 차폐층(147)은 구리와 같은 금속층일 수 있다.
본 실시예에 따른 반도체 패키지(100)는 캐비티(130H) 내에 위치한 상기 반도체 칩(120)을 봉합하며 수지체(131)의 제2 면(131B)을 덮는 봉합재(150)를 포함할 수 있다. 상기 봉합재(150)는 캐비티(130H)의 내부 측벽(130S)과 반도체 칩(120) 사이의 공간을 충전하여 반도체 칩(120)을 안정적으로 지지할 수 있다.
예를 들어, 봉합재(150)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지 등이 사용될 수 있다. 구체적인 예에서, 봉합재(150)로 프리프레그, ABF, FR-4, BT 또는 PID를 사용할 수 있다.
본 실시예에 따른 반도체 패키지(100)는 상기 봉합재(150)의 상면에 배치된 제2 차폐층(149)을 더 포함할 수 있다. 상기 제2 차폐층(149)은 제1 차폐층(147)과 연결될 수 있다("C2" 참조). 본 실시예에서는, 도 9에 도시된 바와 같이, 상기 제2 차폐층(149)은 상기 수지체(131)의 측면을 따라 연장되어 상기 수지체(131)의 측면에서 상기 제1 차폐층(147)에 연결될 수 있다.
상기 제2 연결 부재(140B)는, 제2 절연층(141b)의 모서리를 따라 배치된 차폐용 트렌치 스택(TS)을 더 포함할 수 있다. 차폐용 트렌치 스택(TS)은 제2 재배선 비아(143b)와 유사하게 제2 절연층(141b)의 각 레벨에 위치한 트렌치를 포함하며, 각 레벨의 트렌치(본 실시예는 2개의 레벨)가 중첩된 위치에서 연결된 스택구조체를 갖는다. 상기 차폐용 트렌치 스택(TS)은 평면에서 볼 때에 제2 절연층(141b)의 모서리를 둘러싸는 형상을 가질 수 있다. 차폐용 트렌치 스택(TS)은 제2 재배선층 형성과정에서 함께 형성될 수 있다.
도 9에 도시된 바와 같이, 상기 제2 차폐층(149)은 상기 수지체(131)의 측면을 따라 연장되며 상기 제1 차폐층(147)과 상기 차폐용 트렌치 스택(TS)에 연결될 수 있다("C3" 참조). 이러한 연결을 통해서 상기 제2 차폐층(149)은 제2 재배선층(141b)에 접지될 수 있다. 상기 제2 차폐층(149)은 도금 공정 외에도 스퍼터링과 같은 증착공정으로 형성될 수 있다. 예를 들어, 제2 차폐층(149)은 구리 또는 SUS와 같은 합금일 수 있다.
본 실시예에 따른 반도체 패키지(100)는 제2 연결 부재(140) 하면에 배치된 패시베이션층(160)을 포함할 수 있다. 상기 패시베이션층(160)은 제2 재배선층(145b)의 일부를 노출하는 복수의 개구를 갖는다. 언더범프 금속(UBM, Under Bump Metallurgy)층(170)은 패시베이션층(160)의 개구에 배치되며 제2 재배선층(145b)과 연결되며, UBM 층은 패시베이션층(160) 상에 배치된 UBM 패드와 UBM 패드와 제2 재배선층(145b)의 일부를 연결하는 UBM 비아(173)를 포함할 수 있다(도 11 참조). 언더범프 금속층(170) 상에는 전기연결 구조체(180)를 형성되어 마더보드 등과 같은 외부 회로와 연결될 수 있다.
이하, 본 실시예에 따른 반도체 패키지(100)의 주요 구성에 대하여 더 상세하게 설명한다.
상기 반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 상기 반도체 칩(120)의 바디는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다. 접속패드(120P)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로서, 알루미늄(Al)과 같은 금속을 사용할 수 있다. 바디 상에는 접속패드(120P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막(미도시)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 예를 들면, 반도체 칩(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩, 또는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리와 같은 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
복수의 수동부품(135)은 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), 파워 인덕터(Power Inductor), 비즈(Bead)와 같은 디스크리트 부품일 수 있다. 앞서 설명한 바와 같이, 상기 복수의 수동부품(135A,135B,135C)은 서로 다른 두께를 가질 수 있으며, 반도체 칩(120)과도 다른 두께를 가질 수 있다. 수동 부품(135)의 종류는 물론 수는 특별히 한정되지 않는다. 또한, 수동 부품(135)은 다양한 배열을 가질 수 있으며, 도 10에 도시된 배열보다 더 조밀하거나 덜 조밀하게 배열될 수 있다.
상기 제1 및 제2 연결 부재에 도입되는 제1 및 제2 재배선 패턴(142a,142b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 제1 및 제2 재배선 패턴(142a,142b)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 비아패드 패턴, 전기연결 구조체 패드 패턴 등을 포함할 수 있다. 예를 들어, 제1 및 제2 재배선 패턴(142a,142b)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 재배선 패턴(142a,142b)의 두께는 약 0.5㎛ 내지 약 15㎛ 정도일 수 있다.
제1 및 제2 재배선 비아(143a,143b)은 다른 레벨에 위치한 요소(예, 전도성 트레이스와 재배선패턴들 또는 다른 절연층의 재배선패턴들)를 수직방향으로 연결하는 요소(층간 연결 요소)로 사용된다. 예를 들어, 제1 및 제2 재배선 비아(143a,143b)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
제1 및 제2 재배선 비아(143a,143b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제1 및 제2 재배선 비아(143a,143b)는 테이퍼 형상 또는 원통형상과 같은 다양한 다른 형상을 가질 수 있다.
언더범프금속(UBM)층(170)은 전기연결 구조체(180)의 접속 신뢰성을 향상시켜 반도체 패키지(100)의 보드 레벨 신뢰성을 개선할 수 있다. 앞서 설명한 바와 같이, UBM 층(170)은 페시베이션층(160)에 배치되며 제2 연결 부재(140B)의 제2 재배선 패턴(142b)과 연결된다. 전기연결 구조체(180)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 반도체 패키지(100)는 전기연결 구조체(180)를 통하여 전자기기의 메인보드에 실장될 수 있다.
전기연결 구조체(180)는 도전성 물질, 예를 들면, Sn-Al-Cu와 같은 저융점 합금으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 또한, 전기연결 구조체(180)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있으며, 다중층 또는 단일층으로 형성될 수 있다.
이하, 첨부된 도면(도 12 내지 도 19)을 참조하여, 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 설명한다.
본 제조방법을 설명하는 과정에서, 본 실시예에 따른 반도체 패키지의 다양한 특징들 및 장점들이 구체적으로 이해될 수 있을 것이다. 본 실시예에 따른 반도체 패키지의 제조방법은 크게 지지 부재의 형성과정(도 13a 내지 도 13f 참조)과, 연결 부재 형성과정(도 17a 내지 도 17f 참조)으로 구분하여 설명할 수 있다.
도 13a 내지 도 13f는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법 중 지지 부재 형성과정을 나타내는 주요한 공정들의 단면도들이며, 도 14 내지 도 16은 각각 도 13b, 도 13d 및 도 13f의 결과물의 평면도들이다.
도 13a를 참조하면, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 갖는 코어 부재(110)를 마련한다.
코어 부재(110)의 제1 및 제2 면(110A,110B)을 각각 배치된 금속층(112a,112b)을 갖는 동박 적층판(CCL: Copper Clad Laminate)일 수 있다. 도 13a에 도시된 코어 부재(110)는 도 12에 도시된 대형 판넬의 유닛에 해당된다. 즉, 도 12에 도시된 판넬(500)의 각각의 유닛은 도13에 도시된 개별 패키지에 관련된 코어 부재(110)로 이해될 수 있다. 이와 같이, 대면적 판넬(500)을 사용함으로써 1회 공정을 통해서도 대량의 반도체 패키지를 제조할 수 있으며, 최종적으로 도 18에 도시된 절단 공정을 통해서 개별 패키지로 얻어질 수 있다.
이어, 도 13b를 참조하면, 코어 부재(110)에 패키지용 캐비티(110H)를 형성한 후에 코어 부재(110)를 제1 캐리어 필름(210)에 부착한다.
패키지용 캐비티(110H) 형성과정은 레이저 드릴 및/또는 기계적 드릴 및/또는 샌드 블라스트 등을 이용하여 수행될 수 있다. 패키지용 캐비티(110H)는 도 14에 도시된 바와 같이, 제조할 반도체 패키지를 정의하는 캐비티이며, 실제로는 절단 마진을 고려하여 제조할 반도체 패키지의 크기보다 다소 크게 형성될 수 있다. 다음으로, 상기 코어 부재(110)의 제1 면(110A)을 점착성을 갖는 제1 캐리어 필름(210)에 부착시킨다. 예를 들어, 제1 캐리어 필름(210)은 에폭시 수지를 포함하는 점착성 테이프일 수 있다.
다음으로, 도 13c를 참조하면, 패키지용 캐비티(110H) 내에 복수의 수동 부품(135)을 배열하고 수지체(130)를 적용하여 배열된 수동 부품(135)을 봉합할 수 있다.
복수의 수동 부품(135)은 캐비티(130H)가 형성될 영역을 제외한 영역에, 수지체(131)에서의 최종 배열형태(도 10 참조)로 배치될 수 있다. 구체적으로, 도 15에 도시된 바와 같이, 복수의 수동 부품(135)은 캐비티(130H)의 가장 자리 영역, 즉 지지 부재(또는 수지체)가 형성될 영역에 배열될 수 있으며, 후속 공정에서는 제1 절단선(CL1)을 따라 정의되는 캐비티(130H)가 형성될 수 있다. 본 공정에서 형성되는 수지체(131)는 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성하거나, 액상 수지를 도포한 후 경화하는 방법으로 형성할 수도 있다. 본 실시예에서, 수지체(131)는 코어 부재(110)의 제2 면(110B)을 덮도록 형성될 수 있으나, 다른 실시예에서, 수지체(131)는 코어 부재(110)의 두께에 대응되거나 그보다 낮은 높이로 형성될 수도 있다.
이어, 도 13d를 참조하면, 제1 캐리어 필름(210)을 제거하고, 제거된 면에 제1 절연층(141a)을 형성한 후에 제1 절단선(CL)으로 정의되는 캐비티(130H)를 형성할 수 있다.
제1 캐리어 필름(210)의 제거는 공지된 기계적인 방법을 이용할 수 있다. 제1 캐리어 필름(210)을 제거한 면에 라미네이션 공정 등을 이용하여 제1 절연층(141a)을 형성할 수 있다. 예를 들어, 라미네이션 공정에는 ABF 또는 RCF(resin coated film)와 같은 빌드업 수지 필름이 사용될 수 있다. 또한, 캐비티(130H)의 형성은 앞선 패키지용 캐비티(110H)와 유사하게 레이저 드릴 및/또는 기계적 드릴 및/또는 샌드 블라스트 등을 이용하여 수행될 수 있다. 그 결과, 도 16에 도시된 바와 같이, 캐비티(130H)가 형성된 수지체(131)는 그 내부에 임베디드된 다수의 수동 부품(135)을 구비하며, 그 외곽 라인은 코어 부재에 의해 둘러싸인 형태를 가질 수 있다.
다음으로, 도 13e를 참조하면, 제1 절연층(141a)에 임베디드된 수동 부품(135)의 접속단자(135T)와 연결되는 제1 재배선층(145a)을 형성할 수 있다.
제1 재배선층(145a)의 형성은 제1 절연층(141a)에 각각의 수동 부품(135)의 접속단자(135T)가 노출되도록 비아홀을 형성하고, 도금 공정을 이용하여 제1 재배선 패턴(142a) 및 제1 재배선 비아(143a)를 형성할 수 있다. 이러한 공정으로, 수지체(131)에 임베디드된 수동 부품(135)을 위한 제1 재배선층(145a)을 제공할 수 있다. 비아홀 형성은 레이저 등을 이용하거나 포토 리소그래피를 이용한 공정에 의해 수행될 수 있다. 필요에 따라 비아홀을 형성한 후에 디스미어(dismear) 공정을 적용할 수도 있다.
또한, 본 도금 공정에서 수지체(131)의 제2 면 및 캐비티(130H)의 내부 측면(130S)에도 도금 공정을 함께 적용함으로써 제1 차폐층(147)을 동시에 형성할 수 있다. 적어도 상기 수지체(131)의 제2 면(131B)에 배치된 제1 부분(147a)은 제1 재배선 패턴(142a)의 두께와 실질적으로 동일한 두께로 도금될 수 있다. 예를 들어, 제1 재배선층(145a)과 제1 차폐층(147)은 구리와 같은 금속을 포함할 수 있다. 상기 제1 차폐층(147)의 부분(147b)은 상기 캐비티(130H)의 내부 측벽(130S)에 따라 연장되어 상기 제1 재배선층(145a)에 접지 연결될 수 있다. 본 도금 공정에서, 최종 패키지에서 제거될 코어 부재(110)의 표면에는 시드층을 형성하지 않음으로써 도 13e에 도시된 바와 같이, 코어 부재(110)에는 도금층을 형성하지 않을 수 있다.
도 17a 내지 도 17e는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법 중 연결 부재 형성과정을 나타내는 주요한 공정들의 단면도들이며, 도 18 및 도 19는 각각 도 17f 및 도 17e의 결과물의 평면도들이다. 본 공정에서 형성되는 연결 부재는 제2 연결 부재에 해당된다.
도 17a를 참조하면, 도 13e에 도시된 결과물을 제2 캐리어 필름(220) 상에 부착한다.
본 부착 공정에서, 수지체(131)의 제1 면(131A)에 형성된 제1 연결 부재(140A)는 제2 캐리어 필름(220)과 마주하여 제2 캐리어 필름(220)에 부착될 수 있다. 상기 제2 캐리어 필름(220)은 제1 캐리어 필름(210)과 유사한 점착성을 갖는 수지 필름일 수 있다. 예를 들어, 제2 캐리어 필름(220)은 에폭시 수지를 포함하는 점착성 테이프일 수 있다.
이어, 도 17b를 참조하면, 캐비티(130H) 내에 반도체 칩(120)이 배치하고, 반도체 칩(120)을 봉합하도록 봉합재(150)를 형성한다.
캐비티(130H) 내에 위치한 제2 캐리어 필름(220) 상에 반도체 칩(120)을 페이스-다운 형태로 부착한다. 반도체 칩(120)의 활성면, 즉 접속패드(120P)가 형성된 면은 제2 캐리어 필름(220)에 부착될 수 있다. 다음으로, 캐비티(130H) 내에 배치된 반도체 칩(120)을 봉합하도록 봉합재(150)를 형성한다. 본 공정에서 형성되는 봉합재(150)는 수지체(131)의 제2 면(131B)과 코어 부재(110)의 제2 면(110B)을 덮을 수 있다. 봉합재(150)는 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성되거나, 액상 수지를 도포한 후 경화하는 방법으로 형성될 수도 있다
다음으로, 도 17c를 참조하면, 제2 캐리어 필름(220)을 제거하고 제2 연결 부재(140B)를 형성한다.
제2 캐리어 필름(220)이 제거된 면은 제1 연결 부재(140A)와 반도체 칩(120)의 활성면이 노출될 수 있다. 노출된 표면에 제2 연결 부재(140B)를 형성하여 제1 연결 부재(140A)의 제1 재배선층(145a)과 반도체 칩(120)의 접속패드(120P)를 재배선하는 제2 재배선층(145b)을 제공할 수 있다. 본 공정에서는, 상기 노출된 표면에 감광성 절연물질(PID)을 도포하여 제2 절연층(141b)을 형성한다. 이어, 포토리소그래피 공정을 이용하여 제1 연결 부재(140A)의 제1 재배선층(145a)과 반도체 칩(120)의 접속패드(120P)를 노출하는 비아홀을 형성한다. 다음으로, 전해 도금이나 무전해 도금으로 제1 재배선 패턴(142a) 및 제1 재배선 비아(143a)로 구성된 제1 재배선층(145a)을 형성할 수 있다. 본 실시예에서는, 상술된 공정을 추가 수행하여 2레벨로 구성된 제2 재배선층(145b)을 제공할 수 있다. 물론, 상기한 제2 연결 부재(140B)의 형성공정은 제2 캐리어 필름(220)을 제거한 후에 봉합재(150)가 형성된 면에 추가적인 캐리어 필름(미도시)을 부착한 상태에서 수행될 수 있다.
이어, 도 17d를 참조하면, 제2 연결 부재(140B)의 하면에 패시베이션층(160)은 형성하고, 패시베이션층(160) 상에 제2 재배선층(145b)에 연결된 UBM 층(170)과 전기연결 구조체(180)를 형성한다.
상술된 라미네이션 방법 또는 도포 방법으로 제2 연결 부재(140B) 상에 패시베이션층(160)을 형성한다. 패시베이션층(160)에는 제2 재배선층(145b)(특히, 제2 재배선 패턴(142b))의 일부를 노출시키는 개구를 형성하고, 제2 재배선 패턴(142b)의 노출된 영역과 접속되도록 패시베이션층(160)의 개구에 언더범프금속층(170)을 형성하고, 언더범프금속층(170) 상에 전기연결 구조체(180)를 형성한다.
다음으로, 도 17d 및 도 18에 도시된 바와 같이 제2 절단선(CL2)을 따라 절단하여 코어 부재(110)를 제거함으로써 도 17e 및 도 19에 도시된 반도체 패키지를 얻을 수 있다.
제2 절단선(CL2)은 코어 부재(110)에 인접한 수지체(131) 영역에 위치할 수 있다. 제2 차폐층(149)을 형성하는 과정(도 13e 참조)에서 제2 절단선(CL2)이 위치하는 영역까지 코어 부재(110)의 표면과 같이 도금되지 않을 수 있다(즉, 시드층 미형성). 그 결과, 본 절단 공정은 금속층 없이 수지체(131)와 제1 연결 부재(140A)의 제1 절연층(141a)으로 구성된 부분을 따라 이루어지므로, 용이하게 수행될 수 있다.
본 개별화 공정 후에, 봉합재(150)의 표면에 제2 차폐층(149)을 추가로 형성함으로써 도 9 및 도 10에 도시된 반도체 패키지를 제조할 수 있다. 제2 차폐층(149) 형성공정은 스퍼터링와 같은 증착 공정에 의해 수행될 수 있다.
본 발명에 따른 실시예는 다양한 형태로 변경되어 구현될 수 있다. 예를 들어, 제2 차폐층(149)을 포함한 차폐 구조를 달리 설계할 수 있으며, 추가적인 방열 수단을 도입하는 방식으로 구현될 수도 있다.
이하, 도 20 내지 도 23을 참조하여 본 발명의 다양한 실시예를 설명하기로 한다.
도 20 및 도 21은 각각 본 개시의 다양한 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 20을 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 제2 차폐층의 구조가 상이한 점을 제외하고, 도 9 및 도 10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100A)는, 봉합재(150)의 상면에 형성된 제2 차폐층(149')과, 상기 제1 및 제2 차폐층(147,149')이 연결되도록 상기 봉합재(150)를 관통하는 메탈 트렌치(148)를 포함할 수 있다. 상기 메탈 트렌치(148)는 충분한 차폐 효과를 위해서 상기 반도체 패키지(100A)를 평면에서 볼 때에 상기 캐비티(130H)를 둘러싸는 형상을 가질 수 있다.
본 실시예에서는, 개별화 공정(도 17e 참조) 전에, 판넬 레벨에서 봉합재의 상면에 메탈 트랜치(148)와 제2 차폐층(149')을 형성할 수 있으며, 개별화 공정은 제2 차폐층(149')을 형성한 후에 수행될 수 있다. 그 결과, 본 실시예에 따른 반도체 패키지(100A)의 측면은 상기 수지체(131)의 측면(131S)에 의해 제공될 수 있다. 물론, 필요에 따라, 개별화 공정 후에, 수지체(131)의 측면(131S)에는 다른 추가적인 보호층(미도시)이 형성될 수 있다.
도 21을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 방열체(195)를 구비한 점과 UBM 비아 구조가 상이한 점을 제외하고, 도 9 및 도 10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100B)는 상기 반도체 칩(120)의 상면에 배치된 방열체(195)를 더 포함할 수 있다. 본 실시예에서, 상기 방열체(195)는 봉합재(150)를 관통하는 메탈 비아(198)에 의해 상기 제2 차폐층(149)에 연결될 수 있다. 이러한 연결을 통해서 방열체(195)의 방열성능을 향상시킬 수 있다. 또한, 방열체(195)과 메탈 비아(198)은 제2 차폐층(149)을 위한 접지로 활용될 수도 있다.
예를 들어, 방열체(195)과 메탈 비아(198)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 또한, 본 실시예에 채용된 개별 UBM 층(170')은 복수(예, 2개)의 UBM 비아를 포함할 수 있다.
도 22는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이며, 도 23은 도 22의 반도체 패키지를 Ⅱ-Ⅱ' 선으로 절단하여 본 평면도이다
도 22 및 도 23을 참조하면, 본 실시예에 따른 반도체 패키지(100C)는, 복수의 캐비티를 구비한 점을 제외하고, 도 9 및 도 10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100C)는 제1 및 제2 캐비티(130HA,130HB)를 갖는 수지체(131')를 포함할 수 있다. 상기 제1 및 제2 캐비티(130HA,130HB)에는 각각 제1 및 제2 반도체 칩(120A,120B)이 포함될 수 있다. 제1 차폐층(147)은 앞선 실시예와 유사하게, 상기 수지체(131')의 제2 면(131B)과 상기 제1 및 제2 캐비티(130HA,130HB)의 내부 측벽 모두에 배치될 수 있다. 또한, 제1 차폐층(147)은 상기 제1 및 제2 캐비티(130HA,130HB)의 내부 측벽의 하단에서 상기 제1 재배선층(145a)에 연결될 수 있다.
본 실시예에서는, 하나의 수지체(131')에 2개의 캐비티(130HA,130HB)를 포함하는 형태를 예시하였으나, 필요에 따라 3개 이상의 캐비티를 포함할 수 있다. 또한, 추가적인 캐비티에 추가적인 반도체 칩이 배치되는 형태를 예시하였으나, 다른 수동 부품(예, 비교적 큰 크기의 수동 부품)이 배치될 수도 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (20)

  1. 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 관통하는 캐비티를 갖는 수지체와, 상기 수지체에 임베디드되며 상기 제1 면에 노출된 접속 단자를 갖는 적어도 하나의 수동 부품을 포함하는 지지 부재;
    상기 수지체의 제1 면에 배치된 제1 절연층과, 상기 제1 절연층에 배치되어 상기 접속 단자에 연결된 제1 재배선층을 갖는 제1 연결 부재;
    상기 캐비티의 일 면을 덮도록 상기 제1 연결 부재에 배치된 제2 절연층과, 상기 제2 절연층에 배치되며 상기 제1 재배선층에 연결된 제2 재배선층을 포함하는 제2 연결 부재;
    상기 캐비티 내에서 상기 제2 연결 부재 상에 배치되며 상기 제2 재배선층에 연결된 접속패드를 갖는 반도체 칩; 및
    상기 캐비티 내에 위치한 상기 반도체 칩을 봉합하며 상기 수지체의 제2 면을 덮는 봉합재;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 수지체의 제2 면과 상기 캐비티의 내부 측벽에 배치되며, 상기 제1 재배선층에 연결된 제1 차폐층을 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 봉합재의 상면에 배치되며, 상기 제1 차폐층에 연결된 제2 차폐층을 더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제2 차폐층은 상기 수지체의 측면을 따라 연장되며, 상기 수지체의 측면에서 상기 제1 차폐층에 연결되는 반도체 패키지.
  5. 제3항에 있어서,
    상기 제2 차폐층은 상기 봉합재를 관통하는 메탈 트렌치에 의해 상기 제1 차폐층에 연결되는 반도체 패키지.
  6. 제3항에 있어서,
    상기 반도체 칩의 상면에 배치된 방열체를 더 포함하며,
    상기 방열체는 상기 봉합재를 관통하는 메탈 비아에 의해 상기 제2 차폐층에 연결되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 수지체의 제1 면은 상기 반도체 칩의 상기 접속패드가 형성된 면보다 높은 레벨에 위치하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 연결 부재의 하면은 상기 반도체 칩의 상기 접속패드가 형성된 면과 실질적으로 평탄한 공면을 갖는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 서로 다른 절연물질을 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 절연층은 비감광성 절연물질을 포함하며, 상기 제2 절연층은 감광성 절연물질을 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제2 연결 부재는 상기 제2 절연층에서 상기 제2 재배선층과 다른 레벨에 배치되며 상기 제2 재배선층에 연결된 추가적인 제2 재배선층을 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제2 연결 부재는 그 모서리를 따라 배치된 차폐용 트렌치 스택을 더 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 수지체의 제2 면과 상기 캐비티의 내부 측벽에 배치되며 상기 제1 재배선층에 연결된 제1 차폐층과,
    상기 봉합재의 상면에 배치되고, 상기 수지체의 측면을 따라 연장되며 상기 제1 차폐층과 상기 차폐용 트렌치 스택에 연결된 제2 차폐층을 더 포함하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 제2 연결 부재의 하면에 배치되며, 상기 제2 재배선층의 일부를 노출시키는 복수의 개구를 갖는 패시베이션층과,
    상기 패시베이션층의 복수의 개구에 배치되며, 상기 제2 재배선층의 노출된 일부에 연결된 전기연결 구조체를 더 포함하는 반도체 패키지.
  15. 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 관통하는 적어도 하나의 캐비티를 갖는 수지체와, 상기 수지체에 임베디드되며 상기 제1 면에 노출된 접속 단자를 갖는 복수의 수동 부품을 포함하는 지지 부재;
    상기 수지체의 제1 면에 배치된 제1 절연층과, 상기 제1 절연층에 배치되어 상기 접속 단자에 연결된 제1 재배선층을 갖는 제1 연결 부재;
    상기 적어도 하나의 캐비티의 일 면을 덮도록 상기 제1 연결 부재의 하면에 배치된 제2 절연층과, 상기 제2 절연층에서 서로 다른 레벨에 배치된 복수의 제2 재배선층을 포함하고, 상기 복수의 제2 재배선층은 상기 제1 재배선층 또는 인접한 다른 제2 재배선층에 연결되는 제2 연결 부재;
    상기 적어도 하나의 캐비티 내에서 상기 제2 연결 부재 상에 배치되며 상기 제2 재배선층에 연결된 접속패드를 갖는 반도체 칩;
    상기 수지체의 제2 면과 상기 적어도 하나의 캐비티의 내부 측벽에 배치되며 상기 제1 재배선층에 연결된 제1 차폐층;
    상기 적어도 하나의 캐비티 내에 위치한 상기 반도체 칩을 봉합하며 상기 수지체의 제2 면을 덮는 봉합재; 및
    상기 봉합재의 상면에 배치되며 상기 제1 차폐층에 연결된 제2 차폐층을 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 적어도 하나의 캐비티는 상기 반도체 칩이 각각 배치된 복수의 캐비티를 포함하며, 상기 제1 차폐층은 상기 복수의 캐비티 각각의 내부 측벽을 따라 연장되는 반도체 패키지.
  17. 제15항에 있어서,
    상기 봉합재의 상면 및 상기 수지체의 측면에 배치되며, 상기 수지체의 측면에서 상기 제1 차폐층에 연결된 제2 차폐층을 더 포함하는 반도체 패키지.
  18. 제15항에 있어서,
    상기 봉합재의 상면에 배치되며, 상기 봉합재를 관통하는 메탈 트렌치에 의해 상기 제1 차폐층에 연결된 제2 차폐층을 더 포함하고,
    상기 반도체 패키지의 측면은 상기 수지체의 측면에 의해 제공되는 반도체 패키지.
  19. 제15항에 있어서,
    상기 수지체의 제2 면에 위치한 상기 제1 차폐층 부분은, 상기 제1 절연층 상에 위치한 상기 제1 재배선층 부분의 두께와 실질적으로 동일한 두께를 갖는 반도체 패키지.
  20. 제15항에 있어서,
    상기 수지체는 단일한 조성의 수지로 실질적으로 전체 영역에서 균질하게 구성되는 반도체 패키지.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107993991A (zh) * 2017-12-20 2018-05-04 合肥矽迈微电子科技有限公司 一种芯片封装结构及其制造方法
US10757813B2 (en) 2018-10-12 2020-08-25 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
KR102570902B1 (ko) * 2018-11-23 2023-08-25 삼성전자주식회사 반도체 패키지
US11302650B2 (en) 2020-01-21 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
DE102021100220B4 (de) 2020-01-21 2024-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Package-Struktur und deren Herstellungsverfahren
TWI831241B (zh) * 2022-06-14 2024-02-01 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013105992A (ja) * 2011-11-16 2013-05-30 Casio Comput Co Ltd 半導体装置内蔵基板モジュール及びその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
JP5826532B2 (ja) 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
JP2014072279A (ja) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd 部品内蔵配線基板の製造方法
US8736033B1 (en) 2013-03-13 2014-05-27 Unimicron Technology Corp. Embedded electronic device package structure
TWI517341B (zh) * 2013-05-10 2016-01-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US9263425B2 (en) * 2013-12-11 2016-02-16 Infineon Technologies Austria Ag Semiconductor device including multiple semiconductor chips and a laminate
JP2015115558A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
US9984979B2 (en) * 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
KR102021886B1 (ko) * 2015-05-15 2019-09-18 삼성전자주식회사 전자부품 패키지 및 패키지 온 패키지 구조
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
JP2016219535A (ja) * 2015-05-18 2016-12-22 太陽誘電株式会社 電子回路装置
US9847269B2 (en) 2015-07-31 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming same
KR20170043427A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US9721903B2 (en) * 2015-12-21 2017-08-01 Apple Inc. Vertical interconnects for self shielded system in package (SiP) modules
KR102045235B1 (ko) * 2016-03-31 2019-11-15 삼성전자주식회사 전자부품 패키지 및 그 제조방법
KR102016492B1 (ko) * 2016-04-25 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US9875970B2 (en) 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
WO2018004618A1 (en) * 2016-06-30 2018-01-04 Chavali Sri Chaitra Jyotsna High density organic interconnect structures
KR101994752B1 (ko) * 2016-07-26 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지
US9853003B1 (en) 2016-07-26 2017-12-26 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10163860B2 (en) * 2016-07-29 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
KR101983185B1 (ko) * 2016-08-19 2019-05-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10332843B2 (en) 2016-08-19 2019-06-25 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10061967B2 (en) * 2016-08-22 2018-08-28 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101982044B1 (ko) * 2016-08-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US10068855B2 (en) 2016-09-12 2018-09-04 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, method of manufacturing the same, and electronic device module
KR102041666B1 (ko) * 2016-09-12 2019-11-07 삼성전기주식회사 반도체 패키지 및 이의 제조방법, 전자소자 모듈
KR101952864B1 (ko) * 2016-09-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
US9953931B1 (en) * 2016-10-25 2018-04-24 Advanced Semiconductor Engineering, Inc Semiconductor device package and a method of manufacturing the same
KR102004801B1 (ko) * 2016-11-17 2019-07-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR101999608B1 (ko) * 2016-11-23 2019-07-18 삼성전자주식회사 팬-아웃 반도체 패키지
KR101982061B1 (ko) 2017-12-19 2019-05-24 삼성전기주식회사 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013105992A (ja) * 2011-11-16 2013-05-30 Casio Comput Co Ltd 半導体装置内蔵基板モジュール及びその製造方法

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