TWI689057B - 半導體封裝 - Google Patents

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TWI689057B
TWI689057B TW108106193A TW108106193A TWI689057B TW I689057 B TWI689057 B TW I689057B TW 108106193 A TW108106193 A TW 108106193A TW 108106193 A TW108106193 A TW 108106193A TW I689057 B TWI689057 B TW I689057B
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朴智恩
朴美珍
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝包括：支撐框架，包括空腔；半導體晶 片，配置於空腔中且具有上面排列有接觸墊的主動面；以及連接構件，位於支撐框架上及半導體晶片的主動面上。半導體晶片包括：第一絕緣膜，配置於主動面上且暴露出接觸墊；第二絕緣膜，配置於第一絕緣膜上且包括暴露出接觸墊的連接區域的第一開口；以及導電防裂層，配置於連接區域上且具有延伸至第一開口周圍的第二絕緣膜的一部分的外部周邊區域。連接構件包括：絕緣層，包括暴露出連接區域的開口；以及重佈線層，經由第二開口連接至接觸墊。

Description

半導體封裝
本揭露是有關於一種半導體封裝。
[相關申請案的交叉參考]
本申請案主張2018年8月10日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0093929號的優先權的權益，所述申請案的揭露內容全文併入本案供參考。
已積極地研究了一種用於達成裝置重量輕、纖薄性及緊湊性的封裝技術。就此而言，在製造製程或使用環境中確保封裝抵抗熱應力的可靠性是非常重要的。
此種熱應力可能在不同材料之間的接觸點處密集地發生。特別是，在重佈線層與半導體晶片的鈍化膜彼此接觸的點處發生的應力可能造成嚴重的可靠性問題，例如造成裂縫。
本揭露的態樣是提供一種其中可減少由於熱應力而引起的可靠性降低的半導體封裝。
根據本揭露的態樣，一種半導體封裝包括：支撐框架，具有彼此相對的第一表面及第二表面，且包括連接所述第一表面 與所述第二表面的空腔；半導體晶片，配置於所述空腔中，且具有上面排列有接觸墊的主動面；以及連接構件，配置於所述支撐框架的所述第二表面上及所述半導體晶片的所述主動面上。所述半導體晶片包括：第一絕緣膜，配置於所述主動面上且暴露出所述接觸墊；重佈線層(redistribution layer，RDL)圖案，連接至所述接觸墊以延伸至所述第一絕緣膜上；第二絕緣膜，配置於所述主動面上且包括暴露出所述重佈線層圖案的連接區域的第一開口；以及導電防裂層(conductive crack preventing layer)，配置於所述連接區域上且具有延伸至所述第一開口周圍的所述第二絕緣膜的一部分的外部周邊區域。所述連接構件包括：絕緣層，配置於所述支撐框架的所述第二表面上及所述半導體晶片的所述主動面上，且包括暴露出所述連接區域的第二開口；以及重佈線層，經由所述第二開口連接至所述連接區域。
根據本揭露的態樣，一種半導體封裝包括：支撐框架，具有彼此相對的第一表面及第二表面，且包括連接所述第一表面與所述第二表面的空腔；半導體晶片，配置於所述空腔中，且具有上面排列有接觸墊的主動面；連接構件，配置於所述支撐框架的所述第二表面上及所述半導體晶片的所述主動面上；以及包封體，包封配置於所述空腔中的所述半導體晶片。所述半導體晶片包括：第一絕緣膜，配置於所述主動面上且暴露出所述接觸墊；第二絕緣膜，配置於所述第一絕緣膜上且包括暴露出所述接觸墊的連接區域的第一開口；以及導電防裂層，配置於所述連接區域 上且延伸至所述第一開口周圍的所述第二絕緣膜的一部分。所述連接構件包括：絕緣層，配置於所述支撐框架的所述第二表面上及所述半導體晶片的所述主動面上，且包括暴露出所述連接區域的第二開口，所述第二開口大於所述第一開口；以及重佈線層，經由所述第二開口連接至所述連接區域。
100、100A、100B:半導體封裝
110、110':支撐框架
110A:第一表面
110B:第二表面
110H:空腔
111a:第一絕緣層/絕緣層
111b:第二絕緣層/絕緣層
111c:第三絕緣層
112a:第一配線圖案/配線圖案
112b:第二配線圖案/配線圖案
112c:第三配線圖案/配線圖案
112d:第四配線圖案
113a、143a:第一通孔
113b、143b:第二通孔
113c:第三通孔
120、120'、2120、2220:半導體晶片
122、2122、2222:接觸墊
123、141a:第一絕緣膜
124、141b:第二絕緣膜
125、142:重佈線層圖案
131、2130、2290:包封體
135:導電防裂層
135R:外部周邊區域
140、140'、2140、2240:連接構件
141、2141、2241:絕緣層
142a:第一重佈線層圖案
142b:第二重佈線層圖案
143:重佈線層通孔
145、2142:重佈線層
145a:第一重佈線層
145b:第二重佈線層
145P:鍍覆層
145S:晶種層
150、2150、2223、2250:鈍化層
160、2160、2260:凸塊下金屬層
170:電性連接結構
200:黏合膜
1000:電子裝置
1010、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050、1130:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101、2121、2221:本體
1110:母板
1120:電子組件
2100:扇出型半導體封裝
2143、2243:通孔
2170、2270:焊球
2200:扇入型半導體封裝
2242:配線圖案
2243h:通孔孔洞
2251:開口
2280:底部填充樹脂
2301、2302:中介基板
A:部分
B:方向
C:裂縫
C1、C2:中心
CA:連接區域
d:寬度
I-I':線
O1:第一開口
O2:第二開口
t:厚度
TP:接觸點
藉由結合附圖閱讀以下詳細說明，將更清晰理解本揭露的以上及其他態樣、特徵以及優點，在附圖中： 圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為電子裝置的實例的立體示意圖。
圖3A及圖3B為示意性地示出封裝前及封裝後的扇入型半導體封裝的剖面圖。
圖4為扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示意地示出扇入型半導體封裝安裝於中介基板上以最終安裝於電子裝置的主板上之情形的剖面圖。
圖6為示意地示出扇入型半導體封裝嵌入中介基板中以最終安裝於電子裝置的主板上之情形的剖面圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為根據本揭露中的例示性實施例的半導體封裝的剖面示意圖。
圖10為沿圖9中的I-I'線截取的半導體封裝的平面圖。
圖11為示出圖9所示半導體封裝的部分A的放大剖面圖。
圖12為當在方向B上觀察時圖11所示半導體封裝的一部分的平面圖。
圖13A至圖13F為用於闡釋根據本揭露例示性實施例的製造半導體封裝的方法的主要製程的剖面圖。
圖14及圖15為根據本揭露各種實施例的半導體封裝的剖面示意圖。
在下文中，將參照所附圖式闡述本揭露的例示性實施例。為清晰起見，可誇大或減小圖式中的構成元件的形狀及尺寸。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖 形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下組件實施協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access plus，HSPA+)、高速下行封包存取+(high speed downlink packet access plus，HSDPA+)、高速上行封包存取+(high speed uplink packet access plus，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電 訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不限於此，而是可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所闡述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如，硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk， DVD)驅動機(圖中未示出)等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000的類型等亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置不必受限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然 而，半導體晶片自身可能無法充當半導體製成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片可能無法單獨使用，而是被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
通常利用半導體封裝的原因在於：一般半導體晶片與電子裝置的主板之間會存在電性連接方面的電路寬度差異。詳言之，半導體晶片的接觸墊的尺寸及半導體晶片的接觸墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的各組件安裝墊之間的間隔顯著大於半導體晶片的接觸墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且因此使用用於緩衝半導體與主板之間的電路寬度差異的封裝技術是有利的。
端視半導體封裝的結構及目的而定，藉由封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出封裝前及封裝後的扇入型半導體封裝的剖面示意圖，且圖4示出扇入型半導體封裝的封裝製程的一系列剖面示意圖。
參照圖3A、圖3B及圖4，半導體晶片2220可例如是處 於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；接觸墊2222，形成於本體2221的一個表面上且包含例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜、氮化物膜等，且形成於本體2221的一個表面上且覆蓋接觸墊2222的至少部分。在此種情形中，由於接觸墊2222為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，端視半導體晶片2220的尺寸而定，可在半導體晶片2220上形成連接構件2240以對接觸墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimageable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成通往接觸墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，且可形成開口2251以具有延伸穿過其的凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有接觸墊(例如，輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安 裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件，以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子一般都需要配置於半導體晶片內，因此扇入型半導體封裝具有大的空間限制。因此，可能難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安置於電子裝置的主板上。
圖5為示出最終安裝於電子裝置的主板上的安裝於中介基板上的扇入型半導體封裝的剖面示意圖，且圖6為示出最終安裝於電子裝置的主板上的嵌入中介基板中的扇入型半導體封裝的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的接觸墊2222(即，輸入/輸出端子)可經由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等， 且半導體晶片2220的外表面可以包封體2290等覆蓋。或者，如圖6所示，扇入型半導體封裝2200可嵌入中介基板2302中。半導體晶片2220的接觸墊2222(即，輸入/輸出端子)可在其中扇入型半導體封裝2200嵌入中介基板2302中的狀態下藉由中介基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板(例如，2500)上直接安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板(即，2301或2302)上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在其中扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝及使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可由包封體2130保護，且半導體晶片2120的接觸墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、接觸墊2122、鈍化層(圖中未示出)等的積體電路(IC)。連接構件2140可包括：絕緣層2141；重佈 線層2142，形成於絕緣層2141上；及通孔2143，將接觸墊2122與重佈線層2142彼此電性連接。
在本製造製程中，可在半導體晶片2120之外形成包封體2130之後形成連接構件2140。在此種情形中，執行用於形成連接構件2140的製程以形成將重佈線層與半導體晶片2120的接觸墊2122彼此連接的通孔以及重佈線層2142，且因此通孔2143可具有朝向半導體晶片2120減小的寬度(參見放大區域)。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片2120上的連接構件2140朝半導體晶片2120之外進行重佈線並配置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子一般都需要配置於半導體晶片內(例如，配置於封裝上的半導體晶片的覆蓋區(footprint)內)。因此，當半導體晶片的尺寸減小時，一般需減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片2120的輸入/輸出端子藉由形成於半導體晶片上的連接構件2140朝半導體晶片2120之外(例如，朝半導體晶片的覆蓋區之外)進行重佈線並配置的形式。因此，即使在半導體晶片2120的尺寸減小的情形中，標準化球佈局亦可照樣在扇出型半導體封裝中使用，進而使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將接觸墊2122重佈線至半導體晶片2120的面積/覆蓋區之外的扇出區域，進而使得標準化球佈局可照樣在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施成具有較使用中介基板的扇入型半導體封裝的厚度小的厚度。因此，扇出型半導體封裝可小型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型的形式更緊湊的形式實施，且可解決由翹曲(warpage)現象出現而造成的問題。
同時，扇出型半導體封裝是指如上所述用於將半導體晶片安裝於電子裝置的主板等上，並保護半導體晶片免於外部影響的封裝技術。扇出型半導體封裝是與例如中介基板等印刷電路板(PCB)的概念不同的概念，所述印刷電路板具有與扇出型半導體 封裝的規格、目的等不同的規格、目的等並具有扇入型半導體封裝嵌入其中。
圖9為根據本揭露中的例示性實施例的半導體封裝的剖面示意圖，且圖10為沿圖9中的I-I'線截取的半導體封裝的平面圖。
參照圖9及圖10，根據例示性實施例的半導體封裝100可包括：支撐框架110，具有彼此相對的第一表面110A及第二表面110B，且包括連接第一表面110A與第二表面110B的空腔110H；半導體晶片120，配置於空腔110H中，且具有上面排列有接觸墊122的主動面；連接構件140，配置於支撐框架110的第二表面110B及半導體晶片120的主動面上；以及包封體131，包封配置於空腔110H中的半導體晶片120。
在例示性實施例中所採用的半導體晶片120可包括自接觸墊122延伸的重佈線層圖案125以及鈍化結構中的第一絕緣膜123及第二絕緣膜124。重佈線層圖案125可為對連接至外部電路(例如，重佈線層145)的連接區域CA進行重新定位的導電圖案。 重佈線層圖案125以及第一絕緣膜123及第二絕緣膜124可在用於製造半導體晶片120的晶圓級製程中形成。
圖11為示出圖9所示半導體封裝的部分A的放大剖面圖。
一起參照圖11及圖9，第一絕緣膜123可配置於半導體晶片120的主動面上，且可被配置成暴露出接觸墊122。第一絕緣 膜123可包含氧化物及氮化物中的至少一者。在一些實施例中，第一絕緣膜123可為氧化矽膜或氮化矽膜。在一些其他實施例中，第一絕緣膜123可包括由氧化矽膜或氮化矽膜形成的第一膜以及由例如聚醯亞胺(polyimide，PI)等有機絕緣材料形成的第二膜。
重佈線層圖案125可連接至接觸墊122且可延伸至第一絕緣膜123上。此重佈線層圖案125使得待連接至重佈線層145的連接區域CA能夠重新定位於半導體晶片120的主動面的另一所需位置上。舉例而言，重佈線層圖案125可由銅(Cu)形成。第二絕緣膜124可配置於主動面上，且可具有自圖11所示方向B所觀察(即，自鈍化層150所觀察)的第一開口O1，第一開口O1界定重佈線層圖案125的連接區域CA。第一開口O1可為第二絕緣膜124與連接至第二絕緣膜124的另一層之間的邊界線，且藉由暴露出連接區域CA而形成，其中另一層是沈積於第二絕緣膜124的一個表面上且面對鈍化層150的層。第二絕緣膜124可包含例如聚醯亞胺(PI)等有機絕緣材料。
根據此實施例的半導體封裝100可更包括導電防裂層135，導電防裂層135配置於連接區域CA上且延伸至第一開口O1周圍的第二絕緣膜124的一部分。在本說明書中，導電防裂層135的延伸至第一開口O1周圍的第二絕緣膜124的所述部分的一部分可被稱為「外部周邊區域135R」。
連接構件140可配置於支撐框架110的第二表面110B上及半導體晶片120的主動面上，且可更包括絕緣層141，絕緣層 141具有自圖11所示方向B所觀察(即，自鈍化層150所觀察)的暴露出連接區域CA的第二開口O2，並且重佈線層145可經由第二開口O2連接至連接區域CA。第二開口O2可為絕緣層141與連接至絕緣層141的另一層之間的邊界線，且藉由暴露出連接區域CA而形成，其中另一層是沈積於絕緣層141的一個表面上且面對鈍化層150的層。重佈線層145可包括配置於絕緣層141上的重佈線層圖案142、以及貫穿絕緣層141以連接至連接區域CA等的重佈線層通孔143。
絕緣層141可由各種絕緣材料形成。舉例而言，絕緣層141可包含例如環氧樹脂等熱固性樹脂或例如聚醯亞胺等熱塑性樹脂。在具體實例中，絕緣層141可包含預浸體樹脂、味之素構成膜(Ajinomoto Build-up Film，ABF)、FR-4樹脂、雙馬來醯亞胺三嗪(bismaleimide-triazine，BT)樹脂或例如聚苯并噁唑等感光成像介電(PID)樹脂。
絕緣層141可由與第二絕緣膜124的絕緣材料不同的絕緣材料形成。舉例而言，第二絕緣膜124可包含非感光成像介電材料，且絕緣層141可包含感光成像介電材料。在另一實例中，第二絕緣膜124可包含感光成像介電材料，且絕緣層141可包含非感光成像介電材料。
導電防裂層135的外部周邊區域135R可位於絕緣層141與第二絕緣膜124之間。導電防裂層135的佈置可防止裂縫擴展以提高半導體封裝100的可靠性。
詳言之，參照圖11，在由「TP」表示的點處，例如Cu等金屬(例如，重佈線層145)可接觸絕緣材料(例如，第二絕緣膜124及絕緣層141)。在該些不同材料的接觸點處，由於熱膨脹係數差而引起的應力可被集中，且因此，可能出現裂縫C。然而，導電防裂層135可防止此種裂縫C在朝向半導體晶片120的方向上擴展，並防止裂縫C損壞重佈線層圖案125或半導體晶片120。
導電防裂層135可由具有優異黏附性的例如金屬等導電材料形成。舉例而言，導電防裂層135可包含鈦(Ti)或鎢(W)中的至少一者。
在此實施例中，如圖11所示，在其中重佈線層145包括晶種層145S及配置於晶種層145S上的鍍覆層145P的情形中，導電防裂層135可由與晶種層145S的材料相同的材料形成。舉例而言，導電防裂層135及晶種層145S可為Ti/W層或Ti/Cu層。
導電防裂層135的厚度「t」可為50奈米或大於50奈米，詳言之為100奈米或大於100奈米，以獲得足夠的應力及裂縫擴展防止效果，且類似於晶種層145S的厚度，導電防裂層135可被形成為具有1微米或小於1微米的厚度，但其厚度不限於此。在一個實施例中，導電防裂層135的厚度可為200奈米、300奈米、400奈米、500奈米、600奈米、700奈米、800奈米或900奈米。
圖12為當在方向B上觀察時圖11所示半導體封裝的一部分的平面圖。
參照圖12的平面圖，絕緣層141的第二開口O2的面積 大於第一開口O1的面積，且第二開口O2可圍繞第一開口O1配置，以使得導電防裂層135的外部周邊區域(圖12所示陰影部分)可被暴露出。
此種佈置是為了精確地對準絕緣層的第二開口O2，以使得第一開口O1的連接區域CA被充分地暴露出。因此，可能不可避免地出現上述接觸點TP，且導電防裂層135可防止在接觸點TP處出現的應力或裂縫的不利擴展。
如圖12所示，第一開口O1的中心C1與第二開口O2的中心C2可能不會彼此完全重合。慮及此種對準誤差，外部周邊區域可被設計成具有足夠的寬度「d」。寬度d是沿著穿過C1及C2的線量測的導電防裂層135的邊緣與O1之間的距離。舉例而言，外部周邊區域的寬度「d」可為至少5微米。在一個實施例中，外部周邊區域的寬度為10微米、20微米、30微米、40微米或50微米。
導電防裂層135的外部周邊區域可被形成以防止延伸至重佈線層圖案125的另一連接區域。舉例而言，導電防裂層135可藉由以下方式來形成：在整個表面上執行沈積，且接著藉由使用微影法執行選擇性蝕刻製程，以使得可僅保留所需區域(例如，連接區域及其周邊)。
如圖9所示，根據此實施例的半導體封裝100可包括配置於連接構件140的下表面上的鈍化層150。鈍化層150可具有暴露出重佈線層145的一部分的多個開口。凸塊下金屬(underbump metallurgy，UBM)層160可配置於鈍化層150的開口中，且可連接至重佈線層145。可在凸塊下金屬層160上形成電性連接結構170，以連接至例如母板等外部電路。
在下文中，將更詳細闡述根據例示性實施例的半導體封裝100的主要組件。
半導體晶片120可基於主動晶圓而形成。半導體晶片120的本體可包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。接觸墊122用於將半導體晶片120電性連接至其他組件，且可使用例如鋁(Al)等金屬作為接觸墊122的材料。如上所述，可在本體上形成對接觸墊122進行重佈線的重佈線層圖案125以及具有第一絕緣膜123及第二絕緣膜124的鈍化結構。
半導體晶片120可為其中數百至數百萬個裝置整合於一個晶片中的積體電路(IC)。舉例而言，半導體晶片120可為處理器，例如中央處理器(例如，中央處理單元)、圖形處理器(例如，圖形處理單元)、現場可編程閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之可為應用處理器(application processor，AP)，但不限於此。舉例而言，半導體晶片120可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體)、非揮發性記憶體(例如，唯讀記憶體)、快閃記憶體等。此外，該些裝置亦可被配置成彼此組合。
支撐框架110可根據詳細材料而維持封裝的剛性，且可用於確保包封體131的厚度均勻性。支撐框架110可以疊層封裝(POP)結構來使用所述封裝。支撐框架110包括多個配線圖案112a、112b及112c，可以各種方式對半導體晶片120的接觸墊122進行重佈線，且可簡化另一區域(例如，連接構件140)的重佈線層。在空腔110H中，半導體晶片120被配置成與支撐框架110間隔開預定距離。半導體晶片120的側表面可被支撐框架110環繞。
可根據需要在空腔110H中進一步配置例如電容器或電感器等單獨的被動組件，且所述單獨的被動組件可藉由重佈線層145等電性連接至半導體晶片120。
在此實施例中所採用的支撐框架110可包括：第一絕緣層111a；第一配線圖案112a，連接至連接構件140的重佈線層145，且嵌入第一絕緣層111a中；第二配線圖案112b，配置於第一絕緣層111a的與第一絕緣層111a的其中嵌有第一配線圖案112a的一側相對的一側上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第二配線圖案112b；以及第三配線圖案112c，配置於第二絕緣層111b上。第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c可電性連接至接觸墊122。分別而言，第一配線圖案112a與第二配線圖案112b可經由貫穿第一絕緣層111a的第一通孔113a而彼此電性連接，而第二配線圖案112b與第三配線圖案112c可經由貫穿第二絕緣層111b的第二通孔113b而彼此電性連接。
如上所述，藉由在支撐框架110中實施多層配線圖案112a、112b及112c，可進一步簡化連接構件140的重佈線層145。 因此，不僅可減少由在連接構件140的複雜重佈線層形成製程中出現的缺陷而引起的良率下降，且亦可減小封裝的厚度。如圖9所示，第一配線圖案112a可凹進至第一絕緣層111a中，以使得第一絕緣層111a的下表面與第一配線圖案112a的下表面可具有台階。舉例而言，在此實施例中，藉由所述台階，在形成包封體131的製程中，可防止包封體131的材料滲漏及污染第一配線圖案112a。
支撐框架110可被形成為具有與半導體晶片120的厚度實質上對應的厚度，且支撐框架110的第二配線圖案112b可位於半導體晶片120的主動面與非主動面之間。
支撐框架110可藉由一般基板製程來形成，此乃因支撐框架110的厚度可對應於半導體晶片120的厚度而無任何限制，而連接構件140的重佈線層145可藉由使用微影法的精密圖案形成技術來形成以進一步薄化。因此，支撐框架110的第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c的厚度可大於連接構件140的重佈線層145的厚度。
作為支撐框架110的第一絕緣層111a及第二絕緣層111b的材料，例如，可使用與無機填料混合的絕緣樹脂。舉例而言，可使用含有例如無機填料即二氧化矽、氧化鋁等加強材料的樹脂以及例如環氧樹脂等熱固性樹脂或例如聚醯亞胺等熱塑性樹脂。 詳言之，支撐框架110的絕緣層111a及111b可使用味之素構成膜(ABM)、FR-4樹脂、雙馬來醯亞胺三嗪(BT)樹脂、感光成像介電(PID)樹脂、BT樹脂等來形成，且根據需要可使用其中熱固性樹脂或熱塑性樹脂與無機填料一起被浸漬以例如玻璃纖維(玻璃布、玻璃纖維布)等核心填料的材料(例如預浸體樹脂等)形成。
支撐框架110的第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、其合金等。第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c可根據相關層的設計而執行各種功能。舉例而言，可使用接地(GND)圖案、電源(PoWeR：PWR)圖案及訊號(S)圖案。 在此種情形中，訊號S圖案可包括除了接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。此外，可使用通孔接墊圖案、連接端子墊圖案等。
作為支撐框架110的第一通孔113a及第二通孔113b的材料，可使用導電材料。第一通孔113a及第二通孔113b可利用導電材料完全填充，或者可被形成為導電材料沿著通孔孔洞的壁表面形成。第一配線圖案112a及第二配線圖案112b的接墊圖案的一部分可在形成第一通孔113a及第二通孔113b的孔洞時用作終止元件，且第一通孔113a及第二通孔113b可具有上表面的寬度大於下表面的寬度的錐形形狀。在此種情形中，第一通孔113a及 第二通孔113b可與第二配線圖案112b及第三配線圖案112c的一部分整合。
儘管圖式中未示出，然而根據需要，可在空腔110H的側壁上進一步配置金屬層。所述金屬層可用於有效地驅散自半導體晶片120產生的熱量及/或屏蔽電磁波。空腔110H可為多個空腔110H，且半導體晶片120或被動組件可被配置於所述多個空腔110H中的每一者中。另外，亦可應用此項技術中已知的結構。
包封體131可保護半導體晶片120。包封方法不受特別限制，而是可使用任何方法，只要可覆蓋半導體晶片120的至少一部分即可。舉例而言，包封體131可覆蓋半導體晶片120的非主動面及支撐框架110的第一表面110A的至少一部分，且可填充空腔110H的側表面與半導體晶片120的側表面之間的空間的至少一部分。包封體131的詳細材料不受特別限制，且例如可使用絕緣材料。作為所述絕緣材料，可使用熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或者其中該些樹脂與例如無機填料等加強材料混合的樹脂，例如味之素構成膜、FR-4樹脂、BT樹脂、PID樹脂等。可使用例如環氧模製化合物(epoxy molding compound，EMC)等已知的模製材料作為包封體131。根據需要，可使用其中熱固性樹脂或熱塑性樹脂與無機填料一起被浸漬以玻璃纖維等的核心材料的樹脂。
連接構件140可對半導體晶片120的接觸墊122進行重佈線。具有各種功能的數十至數百個接觸墊122可藉由連接構件 140進行重佈線，且可根據其功能而藉由電性連接結構170與外部進行物理連接及/或電性連接。連接構件140包括連接至半導體晶片120的連接區域CA且延伸至支撐框架110的下表面的重佈線層145。
連接構件140的重佈線層145可連接至半導體晶片120的連接區域CA以及配置於支撐框架110的凹進部分中的第一配線圖案112a，以電性連接半導體晶片120與支撐框架110的配線結構。
重佈線層145可包含銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。類似於第一配線圖案112a、第二配線圖案112b以及第三配線圖案112c，重佈線層145可根據相關層的設計而執行各種功能。舉例而言，重佈線層145可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。
鈍化層150可被配置成保護連接構件140不受外部物理化學損害等。鈍化層150可具有暴露出連接構件140的重佈線層145的至少部分的數十至數千個開口。鈍化層150的材料不受特別限制，且例如，可使用例如感光成像介電樹脂或阻焊劑等感光成像介電材料。或者，鈍化層150可使用與無機填料混合的絕緣樹脂(例如，味之素構成膜等)形成。在此種情形中，連接構件140的絕緣層141亦可包含與無機填料混合的絕緣樹脂。
電性連接結構170可用作連接端子以將半導體封裝100 物理及/或電性連接至外部。電性連接結構170可使用以下導電材料形成，例如低熔點合金(例如Sn-Al-Cu)。電性連接結構170可為接腳、球或引腳等。電性連接結構170可由多層或單層形成。
電性連接結構170的數目、間隔、佈置類型等不受特別限制，且可由此項技術中的工程師根據設計規格進行充分修改。 舉例而言，電性連接結構170的數目可端視半導體晶片120的接觸墊122的數目而被設置成數十至數千個的數量，且可為更多或更少。
電性連接結構170中的至少一者配置於扇出區域中。所述扇出區域指示其中配置有半導體晶片120的區域之外的區域。 此種扇出型封裝相較於扇入型封裝而言可更可靠，可實施多個輸入/輸出端子，且可有利於三維(3D)內連線。與球柵陣列(ball grid array，BGA)封裝及接腳柵陣列(land grid array，LGA)封裝不同，扇出型封裝無需單獨的中介基板即可安裝於電子裝置上，且因此在纖薄及價格競爭力方面具有積極的屬性。
以下，參照圖13A至圖13F，將闡述根據本揭露例示性實施例的製造半導體封裝的方法。
在闡述製造半導體封裝的方法時可詳細地理解根據例示性實施例的半導體封裝的各種特徵及優點。
參照圖13A，可製備支撐框架110，支撐框架110具有彼此相對的第一表面110A及第二表面110B且具有貫穿第一表面110A及第二表面110B的空腔110H。
詳言之，藉由以下方式來製備支撐框架110：製備上面形成有金屬膜的載體膜(圖中未示出)，使用金屬膜作為晶種層來形成第一配線圖案112a，在金屬膜上形成第一絕緣層111a以覆蓋第一配線圖案112a，在第一絕緣層111a上形成第二配線圖案112b，在第一絕緣層111a上形成第二絕緣層111b以覆蓋第二配線圖案112b，以及在第二絕緣層111b上形成第三配線圖案112c。接下來，在將支撐框架110與載體膜分離之後，可移除第一配線圖案112a上剩餘的金屬膜以獲得圖13A所示支撐框架110。當移除金屬膜時，可在支撐框架110中形成凹進部分。第一配線圖案112a、第二配線圖案112b及第三配線圖案112c可藉由使用乾膜等執行圖案化並接著以此項技術中已知的鍍覆製程填充圖案來形成。第一絕緣層111a及第二絕緣層111b可藉由已知的層疊方法或者塗佈及固化方法來形成。空腔110H的形成可使用雷射鑽孔及/或機械鑽孔及/或噴砂方法等來執行。
隨後，參照圖13B，可將支撐框架110的第二表面110B貼附至黏合膜200，且可在支撐框架110的空腔110H中配置半導體晶片120。
作為黏合膜200，可使用任何材料，只要所述材料可固定支撐框架110即可，且在不受限制的實例中，可使用已知膠帶等。 已知膠帶的實例包括熱固性黏合膠帶、紫外射線可固化黏合膠帶等。
半導體晶片120可貼附至空腔110H中的黏合膜200上。 半導體晶片120可以面朝下的方式配置，以使得上面配置有接觸墊122的主動面貼附至黏合膜200。半導體晶片120包括連接至接觸墊122的重佈線層圖案125以及配置於主動面上的第一絕緣膜123及第二絕緣膜124。半導體晶片120可具有經由第二絕緣膜124的開口而被暴露出的連接區域。
接下來，參照圖13C，使用包封體131來包封半導體晶片120。
可配置包封體131以包封配置於空腔110H中半導體晶片120。在例示性實施例中，包封體131可覆蓋支撐框架110的第一表面110A以及半導體晶片120的非主動面，且可填充空腔110H中的空間的至少一部分。包封體131可藉由此項技術中已知的方法來形成。舉例而言，包封體131可藉由對前驅物進行層疊並接著固化來形成。或者，可將用於包封體131的液體樹脂塗佈於黏合膜200上，以包封半導體晶片120，然後進行固化。
參照圖13D，可移除黏合膜200，且可在半導體晶片120的第二絕緣膜124上形成導電防裂層135。
在端視黏合膜200的種類施加熱處理或施加紫外線照射以降低黏合力之後，可剝離黏合膜200。可在連接區域CA上形成延伸至第一開口O1周圍的第二絕緣膜124的一部分的導電防裂層135。
導電防裂層135可藉由以下方式來形成：在整個表面上沈積所需金屬，且接著藉由使用微影法選擇性地蝕刻除連接區域 及其周邊上的第二絕緣膜的一部分之外的剩餘區域。為了得到足夠的應力及裂縫擴展防止效果，導電防裂層135的厚度可介於50奈米至1微米的範圍內。在一個實施例中，導電防裂層135的厚度為100奈米、200奈米、300奈米、400奈米、500奈米、600奈米、700奈米、800奈米或900奈米。
導電防裂層135可由具有優異黏附性的例如金屬等導電材料形成。舉例而言，導電防裂層135可包含鈦(Ti)或鎢(W)中的至少一者。在具體實例中，導電防裂層135可由與將在後續製程中形成的重佈線層145的晶種層的材料相同的材料形成。舉例而言，導電防裂層135可為Ti/W層或Ti/Cu層。
接下來，參照圖13E，可在支撐框架110的黏合膜200已被移除的第二表面110B上以及半導體晶片120的主動面上形成連接構件140。
可在支撐框架110的第二表面110B以及半導體晶片120的主動面上形成絕緣層，且可形成第二開口O2以暴露出連接區域CA。慮及對準誤差，第二開口O2可被形成為具有較第一開口O1的面積大的面積，以使得連接區域CA被暴露出。導電防裂層135可被第二開口暴露出。絕緣層141可由各種絕緣材料形成。舉例而言，絕緣層141可包含例如環氧樹脂等熱固性樹脂、例如聚醯亞胺等熱塑性樹脂。在具體實例中，絕緣層141可包含預浸體樹脂、味之素構成膜(ABF)、FR-4樹脂、BT樹脂或感光成像介電(PID)樹脂。絕緣層141可由與第二絕緣膜124的材料不同的絕 緣材料形成。舉例而言，第二絕緣膜124可包含非感光成像介電材料，且絕緣層141可包含感光成像介電材料。
可形成重佈線層145以經由被第二開口O2暴露出的導電防裂層135電性連接至連接區域CA。重佈線層145可形成於支撐框架110的凹進部分中以連接至支撐框架110的第一配線圖案112a。上述重佈線層145可藉由形成晶種層並接著在晶種層上形成例如Cu層等鍍覆層來形成。在結構態樣中，重佈線層145可包括彼此不同的配置於絕緣層141上的重佈線層圖案142、以及貫穿絕緣層141以連接至連接區域CA等的重佈線層通孔143。
參照圖13F，可在連接構件140上形成鈍化層150，且形成連接至重佈線層145的凸塊下金屬層160、及電性連接結構170。
鈍化層150可藉由對前驅物進行層疊並接著對所述前驅物進行固化來形成，或者藉由塗敷液體樹脂並接著對液體樹脂進行固化來形成。鈍化層150可形成有將連接構件140的重佈線層145的一部分暴露出的開口。凸塊下金屬層160可藉由此項技術中已知的金屬化方法而形成於重佈線層145的被暴露區域上，且電性連接結構170可形成於凸塊下金屬層160上。上述製程是在大型面板單元中執行，且在上述製程完成之後，可使用切割製程將封裝單體化成各別半導體封裝。
本揭露的例示性實施例可以各種形式來修改及實施。圖14及圖15為根據各種實施例的半導體封裝的剖面示意圖。
參照圖14，除了支撐框架110'的配線結構以及連接構件 140'的重佈線層結構以外，根據例示性實施例的半導體封裝100A可具有與圖9及圖10所示結構相似的結構。除非另外詳細闡釋，否則對此例示性實施例的組件的說明可參照對圖9及圖10所示半導體封裝100的相同或相似組件的說明。
在例示性實施例中所採用的支撐框架110'的配線結構可包括：第一配線圖案112a及第二配線圖案112b，分別配置於第一絕緣層111a的兩個表面上；第三配線圖案112c，配置於第二絕緣層111b上；第四配線圖案112d，配置於第三絕緣層111c上；第一通孔113a，貫穿第一絕緣層111a以連接第一配線圖案112a與第二配線圖案112b；第二通孔113b，貫穿第二絕緣層111b以連接第一配線圖案112a與第三配線圖案112c；以及第三通孔113c，貫穿第三絕緣層111c以連接第二配線圖案112b與第四配線圖案112d。
在例示性實施例中所採用的連接構件140'具有兩級重佈線結構，例如包括分別配置於第一絕緣膜141a及第二絕緣膜141b上的第一重佈線層145a及第二重佈線層145b。第一重佈線層145a包括：第一重佈線層圖案142a，配置於第一絕緣膜141a上；以及第一通孔143a，貫穿第一絕緣膜141a以連接至第一重佈線層圖案142a及連接區域。第二重佈線層145b包括：第二重佈線層圖案142b，配置於第二絕緣膜141b上；以及第二通孔143b，貫穿第二絕緣膜141b以連接第一重佈線層圖案142a與第二重佈線層圖案142b。如上所述，儘管連接構件140'以舉例方式被示出為具有包 含第一重佈線層145a及第二重佈線層145b的兩級重佈線結構，然而其例示性實施例不限於此。舉例而言，連接構件140'可由具有三或更多個重佈線層的結構來實施。
參照圖15，除了重佈線層圖案不被引入半導體晶片120'的鈍化結構以外，根據例示性實施例的半導體封裝100B可具有與圖9及圖10所示結構相似的結構。除非另外詳細闡釋，否則對此例示性實施例的組件的說明可參照對圖9及圖10所示半導體封裝100的相同或相似組件的說明。
在本實施例中所採用的半導體晶片120'可包括：第一絕緣膜123，配置於主動面上且暴露出接觸墊122；以及第二絕緣膜124，配置於第一絕緣膜123上且具有暴露出接觸墊122的連接區域CA的第一開口O1。導電防裂層135可配置於連接區域CA上，且延伸至第一開口O1周圍的第二絕緣膜124的一部分。
連接構件140可配置於支撐框架110的第二表面110B上及半導體晶片120'的主動面上。連接構件140的絕緣層141可具有第二開口O2，第二開口O2暴露出連接區域CA且具有較第一開口O1的開口尺寸大的開口尺寸。重佈線層145可經由第二開口O2連接至連接區域CA。
當自上方觀察時，第二開口O2的面積可大於第一開口O1的面積，且導電防裂層135可在絕緣層141與第二絕緣膜124之間延伸。即使在其中在沿著第二開口O2的邊沿定位的不同材料之間的接觸點(絕緣層141及重佈線層145以及第二絕緣膜124) 處出現高應力或裂縫的情形中，導電防裂層135亦可防止應力或裂縫在朝向半導體晶片120'的方向上擴展，由此顯著增加封裝的可靠性。
如上所述，根據例示性實施例，藉由將導電防裂層引入半導體晶片的鈍化結構，可有效地防止由與形成於半導體晶片的接墊區域上的重佈線層的熱膨脹係數差而造成的應力及裂縫的出現。
本揭露中的進行連接的意義不僅囊括直接連接，且亦包括經由黏合層等的間接連接。另外，用語「電性連接」是包括物理連接及非連接二者的概念。此外，使用第一、第二等的表達是為了區分各個組件，而不限制所述組件的次序及/或重要性。在一些情形中，在不背離本揭露的範圍的條件下，第一組件可被稱為第二組件，且相似地，第二組件亦可被稱為第一組件。
在本揭露中使用的表達「實例」並不意指同一實施例，而是為強調並闡釋不同的獨特特徵而提供。然而，上述實例並不排除與其他實例的特徵相組合而實施。舉例而言，儘管在具體實例中的說明在另一實例中並未闡述，然而除非所述另一實例另外闡述或相矛盾，否則上述說明可被理解為與另一實例相關的闡釋。
本文中所使用的術語僅是為了闡述各種實例，而並不用於限制本揭露。除非上下文另外清晰地指明，否則單數形式包括多數表達。
儘管以上已示出並闡述了例示性實施例，然而對於熟習 此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100:半導體封裝
110:支撐框架
110A:第一表面
110B:第二表面
110H:空腔
111a:第一絕緣層/絕緣層
111b:第二絕緣層/絕緣層
112a:第一配線圖案/配線圖案
112b:第二配線圖案/配線圖案
112c:第三配線圖案/配線圖案
113a:第一通孔
113b:第二通孔
120:半導體晶片
122:接觸墊
123:第一絕緣膜
124:第二絕緣膜
125、142:重佈線層圖案
131:包封體
135:導電防裂層
140:連接構件
141:絕緣層
143:重佈線層通孔
145:重佈線層
150:鈍化層
160:凸塊下金屬層
170:電性連接結構
A:部分
I-I':線

Claims (16)

  1. 一種半導體封裝，包括：支撐框架，具有彼此相對的第一表面及第二表面，且包括連接所述第一表面與所述第二表面的空腔；半導體晶片，配置於所述空腔中，且具有上面排列有接觸墊的主動面；以及連接構件，配置於所述支撐框架的所述第二表面上及所述半導體晶片的所述主動面上，其中所述半導體晶片包括：第一絕緣膜，配置於所述主動面上且暴露出所述接觸墊；重佈線層圖案，連接至所述接觸墊並延伸至所述第一絕緣膜上；第二絕緣膜，配置於所述主動面上且包括暴露出所述重佈線層圖案的連接區域的第一開口；以及導電防裂層，配置於所述連接區域上且具有延伸至所述第一開口周圍的所述第二絕緣膜的一部分的外部周邊區域，且所述連接構件包括：絕緣層，配置於所述支撐框架的所述第二表面上及所述半導體晶片的所述主動面上，且包括暴露出所述連接區域的第二開口；以及重佈線層，經由所述第二開口連接至所述連接區域。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述導電防裂層的所述外部周邊區域配置於所述絕緣層與所述第二絕緣膜之間。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述導電防裂層的所述外部周邊區域具有至少5微米的寬度。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述導電防裂層具有等於1微米或小於1微米的厚度。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述導電防裂層包含鈦或鎢中的至少一者。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述第二開口的面積大於所述第一開口的面積，且所述第二開口局部地暴露出所述導電防裂層的所述外部周邊區域。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述重佈線層包括晶種層及配置於所述晶種層上的鍍覆層。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述導電防裂層是由與所述晶種層的材料相同的材料形成。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述導電防裂層及所述晶種層為鈦/鎢層或鈦/銅層。
  10. 如申請專利範圍第1項所述的半導體封裝，其中所述第一絕緣膜包含氧化物及氮化物中的至少一者。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述第二絕緣膜包含有機絕緣材料。
  12. 如申請專利範圍第1項所述的半導體封裝，其中所述第二絕緣膜包含非感光成像介電材料，且所述絕緣層包含感光成像介電材料。
  13. 如申請專利範圍第11項所述的半導體封裝，其中所述連接構件包括：附加絕緣層，配置於所述重佈線層上；以及附加重佈線層，經由所述附加絕緣層連接至所述重佈線層。
  14. 如申請專利範圍第3項所述的半導體封裝，其中所述導電防裂層的外部周邊區域的所述寬度是沿著穿過所述第一開口的中心及所述第二開口的中心的線量測的所述導電防裂層的邊緣與所述第一開口之間的距離。
  15. 一種半導體封裝，包括：支撐框架，具有彼此相對的第一表面及第二表面，且包括連接所述第一表面與所述第二表面的空腔；半導體晶片，配置於所述空腔中，且具有上面排列有接觸墊的主動面；連接構件，配置於所述支撐框架的所述第二表面上及所述半導體晶片的所述主動面上；以及包封體，包封配置於所述空腔中的所述半導體晶片，其中所述半導體晶片包括：第一絕緣膜，配置於所述主動面上且暴露出所述接觸墊；第二絕緣膜，配置於所述第一絕緣膜上且包括暴露出所述接觸墊的連接區域的第一開口；以及導電防裂層，配置於所述連接區域上且延伸至所述第一開口周圍的所述第二絕緣膜的一部分，且其中所述連接構件包括：絕緣層，配置於所述支撐框架的所述第二表面上及所述半導 體晶片的所述主動面上，且包括暴露出所述連接區域的第二開口，所述第二開口大於所述第一開口；以及重佈線層，經由所述第二開口連接至所述連接區域。
  16. 如申請專利範圍第15項所述的半導體封裝，其中所述第二開口的面積大於所述第一開口的面積，且所述所述導電防裂層延伸至所述絕緣層與所述第二絕緣膜之間。
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