KR20190122345A - 수직형 메모리 장치 - Google Patents
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Abstract
본 발명의 예시적인 실시예에 따른 수직형 메모리 장치는, 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 가지는 기판, 및 상기 기판의 상기 제1 영역 및 상기 제2 영역 상에 순차로 적층된 제1 도전층 및 제2 도전층을 포함한다. 여기서, 상기 기판의 상면은 상기 제1 영역과 상기 제2 영역의 경계에서 단차를 가지고, 상기 제1 영역에서의 상기 기판의 상면이 상기 제2 영역에서의 상기 기판의 상면보다 더 낮을 수 있다.
Description
본 발명은 수직형 메모리 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 셀들이 적층된 수직형 메모리 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 수직형 메모리 장치를 제공하는 것이다.
본 발명의 예시적인 실시예에 따른 수직형 메모리 장치는, 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 가지는 기판, 및 상기 기판의 상기 제1 영역 및 상기 제2 영역 상에 순차로 적층된 제1 도전층 및 제2 도전층을 포함한다. 여기서, 상기 기판의 상면은 상기 제1 영역과 상기 제2 영역의 경계에서 단차를 가지고, 상기 제1 영역에서의 상기 기판의 상면이 상기 제2 영역에서의 상기 기판의 상면보다 더 낮을 수 있다.
본 발명의 예시적인 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들, 및 상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 복수의 더미 채널 구조체들을 포함한다. 여기서, 상기 기판의 상면은 상기 셀 어레이 영역과 상기 연결 영역의 경계에서 단차를 가지고, 상기 복수의 채널 구조체들의 수직 길이가 상기 복수의 더미 채널 구조체들의 수직 길이보다 길 수 있다.
본 발명의 예시적인 실시예에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 상기 셀 어레이 영역에 인접한 연결 영역을 가지는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 연결 영역 상에 적층되고, 상기 연결 영역에서 계단 구조를 이루는 복수의 게이트 전극층들, 상기 셀 어레이 영역에 배치되며, 상기 복수의 게이트 전극층들을 관통하는 복수의 채널 구조체들, 및 상기 연결 영역에 배치되며, 상기 복수의 게이트 전극층들 중 적어도 하나를 관통하는 복수의 더미 채널 구조체들을 포함한다. 여기서, 상기 기판의 상면은 상기 셀 어레이 영역과 상기 연결 영역의 경계에서 단차를 가지고, 상기 복수의 채널 구조체들 각각은 상기 기판에 접하는 제1 에피택셜층을 포함하고, 상기 복수의 더미 채널 구조체들 각각은 상기 기판에 접하는 제2 에피택셜층을 포함하고, 상기 제1 에피택셜층의 상면의 높이와 상기 제2 에피택셜층의 높이는 서로 다를 수 있다. .
본 발명의 예시적인 실시예에 의하면, 안정적으로 에피택셜층들의 상면들을 접지 선택 라인(최하부의 게이트 전극층)의 상면보다 높게 형성함으로써, 연결 영역에 배치된 더미 채널 구조체를 통한 누설 전류가 개선되고, 신뢰성이 향상된 수직형 메모리 장치를 얻을 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 도 1의 셀 어레이 영역을 설명하기 위한 개념적인 회로도이다.
도 3은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 4, 도 5 및 도 6은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예에 따른 반도체 장치의 게이트 유전층을 설명하기 위한 도면들이다.
도 8은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도이다.
도 9는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도이다.
도 10은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도이다.
도 11a 및 도 11b는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 주변 회로 영역을 나타내는 도면들이다.
도 12 내지 도 16은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 도면들이다.
도 17 내지 도 19는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 도면들이다.
도 2는 도 1의 셀 어레이 영역을 설명하기 위한 개념적인 회로도이다.
도 3은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 평면도이다.
도 4, 도 5 및 도 6은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도들이다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예에 따른 반도체 장치의 게이트 유전층을 설명하기 위한 도면들이다.
도 8은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도이다.
도 9는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도이다.
도 10은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 개략적인 단면도이다.
도 11a 및 도 11b는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 주변 회로 영역을 나타내는 도면들이다.
도 12 내지 도 16은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 도면들이다.
도 17 내지 도 19는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치의 제조 방법을 개략적으로 나타내는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 상기 수직형 메모리 장치는 메모리 셀 영역 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR) 등을 포함할 수 있다. 메모리 셀 영역은 셀 어레이 영역(CAR)과 연결 영역(CNR)을 포함할 수 있다. 예시적인 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 예시적인 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 콘택 플러그들 및 배선들을 포함하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드 시에 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드 시에 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트 라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
셀 어레이 영역(CAR)은 복수 개의 셀 어레이 블록들(BLK)을 포함할 수 있다. 셀 어레이 블록들(BLK) 각각은 3차원적으로 배열된 메모리 셀들을 구성하기 위해 기판 상에 적층된 게이트 전극층들과, 채널 및 게이트 유전층을 포함하는 채널 구조체들을 포함할 수 있다. 셀 어레이 블록들(BLK) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 2는 도 1의 셀 어레이 영역(CAR)을 설명하기 위한 개념적인 회로도이다.
도 2를 참조하면, 셀 어레이 영역(CAR)에 배치되는 상기 메모리 셀 어레이는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0, BL1, BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10)의 개략적인 평면도이다. 도 4는 도 3의 I-I'선을 따라 절단한 단면도 및 도 1의 II-II'선을 따라 절단한 단면도를 나타낸다. 도 5는 도 1의 III-III'선을 따라 절단한 단면도를 나타낸다. 도 6은 도 1의 IV-IV'선을 따라 절단한 단면도이다.
도 3을 참조하면, 예시적인 실시예에 따른 수직형 메모리 장치(10)는 메모리 셀 영역(CR) 및 주변 회로 영역(PCR)을 포함한다.
메모리 셀 영역(CR)은 메모리 셀들이 형성되는 셀 어레이 영역(CAR), 상기 메모리 셀들의 게이트 전극들에 배선들을 연결하기 위한 연결 영역(CNR)을 포함한다. 주변 회로 영역(PCR)은 고전압 영역(HVR) 및 저전압 영역(LVR)을 포함한다.
셀 어레이 영역(CAR) 및 연결 영역(CNR)에는 제1 방향(D1)으로 연장되는 적층 구조체(GS)가 배치될 수 있다. 적층 구조체(GS)는 상기 기판 상에 교대로 적층된 복수의 게이트 전극층들을 포함할 수 있다. 적층 구조체(GS)는 복수의 분리 패턴들(180)에 의해 복수의 셀 어레이 블록들(BLK)로 분할될 수 있다. 복수의 분리 패턴들(180)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 제1 방향(D1)으로 연속적으로 연장될 수 있다. 복수의 분리 패턴들(180)은 상기 기판과 전기적으로 연결될 수 있다. 복수의 분리 패턴들(180)은 도전성 물질로 이루어질 수 있다. 예를 들어, 복수의 분리 패턴들(180)은 텅스텐, 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체 물질, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 복수의 분리 패턴들(180)은 공통 소스 라인들일 수 있다. 복수의 분리 패턴들(180)은 적층 구조체(GS)의 상기 복수의 게이트 전극층들과 전기적으로 절연될 수 있다. 복수의 분리 패턴들(180)과 적층 구조체(GS) 사이에는 절연층(182)이 배치될 수 있다. 절연층(182)은 절연 물질로 이루어질 수 있다. 예를 들어, 절연층(182)는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 선택적으로, 연결 영역(CNR)에는 분리 패턴들(180) 사이에 보조 분리 패턴(183)이 배치될 수 있다. 보조 분리 패턴(183)은 절연층(182)에 의해 상기 복수의 게이트 전극층들과 전기적으로 절연될 수 있다.
셀 어레이 영역(CAR)에는 적층 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 채널 구조체들(CHS)이 배치되고, 스트링 절연층(185)을 관통하는 복수의 제2 더미 채널 구조체들(DCS2)이 배치될 수 있다. 연결 영역(CNR)에는 적층 구조체(GS)를 관통하여 상기 기판에 연결되는 복수의 제2 더미 채널 구조체들(DCS1)과 상기 복수의 게이트 전극층들에 연결되는 복수의 콘택 플러그들(171)이 배치될 수 있다.
복수의 채널 구조체들(CHS)은 복수의 행과 열로 배치될 수 있다. 복수의 채널 구조체들(CHS)은 육방 조밀 격자 형태로 배치되거나 지그재그 형태로 배치될 수 있다. 인접한 3개의 채널 구조체들(CHS)는 정삼각형의 꼭짓점에 배치될 수 있다. 인접한 3개의 채널 구조체들(CHS)의 중심들을 연결한 선분들이 정삼각형을 이룰 수 있다. 예를 들어, 채널 구조체(CHS)는 원형의 단면을 가질 수 있다. 복수의 채널 구조체들(CHS)의 배치 형태는 도 3에 도시된 바에 한정되지 않으며, 다양하게 변형될 수 있다.
적층 구조체(GS)는 연결 영역(CNR)에서 복수의 계단층들을 포함하는 계단 구조를 형성할 수 있다. 적층 구조체(GS)의 상기 복수의 게이트 전극층들이 서로 다른 길이로 연장됨으로써, 상기 계단 구조가 형성될 수 있다. 상기 복수의 계단층들은 복수의 콘택 플러그들(171)이 배치되는 패드 영역들로 제공될 수 있다.
복수의 제1 더미 채널 구조체들(DCS1)은 상기 복수의 계단층들을 관통하도록 배치될 수 있다. 인접한 4개의 제1 더미 채널 구조체들(DCS1)는 사각형의 꼭짓점에 배치될 수 있다. 인접한 4개의 제1 더미 채널 구조체들(DCS1) 사이에 콘택 플러그(171)이 배치될 수 있다. 예를 들어, 제1 더미 채널 구조체(DCS1)는 타원형의 단면을 가질 수 있다. 제1 더미 채널 구조체(DCS1)의 단면적은 채널 구조체(CHS)의 단면적보다 클 수 있다. 예를 들어, 제1 더미 채널 구조체(DCS1)가 원형의 단면을 가질 수 있고, 채널 구조체(CHS)의 직경은 제1 더미 채널 구조체(DCS1)의 직경보다 작을 수 있다. 복수의 더미 채널 구조체들(DCS)의 배치 형태는 도시된 바에 한정되지 않는다.
복수의 채널 구조체들(CHS)은 읽기/쓰기 동작을 위해 비트 라인에 연결되지만, 복수의 제1 및 제2 더미 채널 구조체들(DCS1, DCS2)은 비트 라인에 연결되지 않는다. 따라서, 복수의 제1 더미 채널 구조체들(DCS1)은 연결 영역(CNR)에서 적층 구조체(GS)를 지지하는 역할을 할 수 있다.
고전압 영역(HVR)에는 고전압 트랜지스터(HVT)가 배치되고, 저전압 영역(LVR)에는 저전압 트랜지스터(LVT)가 배치될 수 있다.
도 4, 도 5 및 도 6을 참조하면, 상기 수직형 메모리 장치(10)는 기판(101), 적층 구조체(GS), 채널 구조체들(CHS), 제1 더미 채널 구조체들(DCS1), 고전압 트랜지스터(HVT) 및 저전압 트랜지스터(LVT) 등을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 적층 구조체(GS)는 기판(101) 상에 교대로 적층된 복수의 게이트 전극층들(131)을 포함할 수 있다. 복수의 게이트 전극층들(131)은 기판(101)의 상면에 수직한 제3 방향(Z 방향)으로 서로 이격되어 기판(101) 상에 적층될 수 있다. 복수의 게이트 전극층들(131)은 상기 제3 방향(Z 방향)과 교차하는 제1 방향(X 방향)으로 연장되며 셀 어레이 영역(CAR) 및 연결 영역(CNR)에 배치될 수 있다. 복수의 게이트 전극층들(131)은 상기 제3 방향(Z 방향) 및 상기 제1 방향(X 방향)과 교차하는 제2 방향(Y 방향)으로 연장될 수 있다. 적층 구조체(GS)는 연결 영역(CNR)에서 복수의 계단층들을 포함하는 계단 구조를 가질 수 있다. 복수의 게이트 전극층들(131)은 상기 제1 방향(X 방향)으로 서로 다른 길이로 연장되어 연결 영역(CNR)에서 계단 구조를 이룰 수 있다. 복수의 몰드 절연층들(116)이 복수의 게이트 전극층들(131) 사이에 또는 복수의 게이트 전극층들(131) 사이에 상에 배치될 수 있다. 복수의 몰드 절연층들(116)도 서로 다른 길이로 연장되어 게이트 전극층들(131)과 함께 계단 구조를 이룰 수 있다. 복수의 게이트 전극층들(131)의 일부는 동일한 길이로 연장될 수 있다. 복수의 몰드 절연층들(116)의 일부는 동일한 길이로 연장될 수 있다. 복수의 게이트 전극층들(131)의 개수는 도 4 및 도 5에 도시된 바에 한정되지 않는다. 상기 수직형 메모리 장치(10)의 저장 용량을 증가시키기 위해 메모리 셀들을 구성하는 게이트 전극층들(131)의 개수가 증가될 수 있으며, 예를 들어, 수 십층 내지 수 백층의 게이트 전극층들(131)이 기판(101) 상에 적층될 수 있다.
기판(101)에 가장 가까이 배치된 게이트 전극층(131), 즉, 최하부의 게이트 전극층(131)은 접지 선택 라인 또는 하부 선택 라인으로 제공되고, 적층 구조체(GS)의 최상부에 배치된 하나 또는 두 개의 게이트 전극층(131)는 스트링 선택 라인 또는 상부 선택 라인으로 제공될 수 있다. 적층 구조체(GS)의 나머지 게이트 전극층(131)는 워드 라인들로 제공될 수 있다. 최하부의 게이트 전극층(131)과 기판(101) 사이에 버퍼 절연층(112)이 배치될 수 있다. 최하부의 게이트 전극층(131)과 이에 인접한 게이트 전극층(131) 사이에 제1 층간 절연층(114)이 배치될 수 있다. 상기 접지 선택 라인과 상기 워드 라인 사이에 제1 층간 절연층(114)가 배치될 수 있다. 제1 층간 절연층(114)는 고전압 트랜지스터(HVT) 및 저전압 트랜지스터(LVT)를 덮도록 배치될 수 있다. 제2 층간 절연층(125)이 연결 영역(CNR)의 적층 구조체(GS) 상에 배치되고, 고전압 영역(HVR) 및 저전압 영역(LVR)의 제1 층간 절연층(114) 상에 배치될 수 있다.
기판(101)의 상면은 셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 단차를 가질 수 있다.
버퍼 절연층(112)은 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 기판(101)의 상면에 균일한 두께로 형성될 수 있다. 버퍼 절연층(112)은 셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 기판(101)의 상면을 따라 꺾어진 굴곡부를 가질 수 있다.
최하부의 게이트 전극층(131)은 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 버퍼 절연층(112) 상에 균일한 두께로 형성될 수 있다. 최하부의 게이트 전극층(131)은 셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 기판(101)의 상면을 따라 꺾어진 굴곡부를 가질 수 있다.
최하부의 게이트 전극층(131) 상에 형성된 제1 층간 절연층(114)의 두께는 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 동일하지 않다. 셀 어레이 영역(CAR)에 배치된 제1 층간 절연층(114)의 두께가 연결 영역(CNR)에 배치된 제1 층간 절연층(114)의 두께보다 더 두껍다.
기판(101)의 상면은 고전압 영역(HVR)과 저전압 영역(LVR)에서 다른 레벨을 가질 수 있다. 고전압 영역(HVR)에서의 기판(101)의 상면은 저전압 영역(LVR)에서의 기판(101)의 상면보다 낮은 레벨이 위치할 수 있다. 예시적인 실시예에서, 고전압 영역(HVR)과 저전압 영역(LVR)에서 기판(101)의 상면은 동일한 레벨에 위치할 수 있다.
고전압 트랜지스터(HVT)는 고전압 게이트 절연층(212a) 및 게이트 전극(214)을 포함하고, 저전압 트랜지스터(LVT)는 저전압 게이트 절연층(212b) 및 게이트 전극(214)을 포함할 수 있다. 저전압 게이트 절연층(212b)는 고전압 게이트 절연층(212a)보다 얇을 수 있다. 게이트 전극(214) 상에는 캡핑층(216)이 배치되고, 게이트 전극(214)의 측벽에는 스페이서(220)가 배치될 수 있다. 고전압 트랜지스터(HVT)와 저전압 트랜지스터(LVT) 사이에 소자 분리층(205)이 배치될 수 있다. 고전압 영역(HVR)과 저전압 영역(LVR)의 경계에 소자 분리층(205)이 형성될 수 있고, 고전압 트랜지스터(HVT)와 저전압 트랜지스터(LVT) 사이에 배치된 소자 분리층(205)의 하부는 단차를 가질 수 있다. 이와 달리, 고전압 영역(HVR)과 저전압 영역(LVR)의 경계에 인접한 저전압 영역(LVR)에 소자 분리층(205)이 형성되는 경우(도 11a 참조)나 고전압 영역(HVR)과 저전압 영역(LVR)의 경계에 인접한 고전압 영역(HVR)에 소자 분리층(205)이 형성되는 경우(도 11b 참조)에는, 고전압 트랜지스터(HVT)와 저전압 트랜지스터(LVT) 사이에 배치된 소자 분리층(205)의 하부에 단차가 형성되지 않을 수 있다. 예시적인 실시예에서, 고전압 영역(HVR)과 저전압 영역(LVR)의 경계에 인접한 저전압 영역(LVR) 및 고전압 영역(HVR) 모두에 각각 소자 분리층(205)이 형성될 수 있다.
고전압 트랜지스터(HVT)와 저전압 트랜지스터(LVT)를 덮는 제1 절연층(222) 및 제2 절연층(224)이 배치될 수 있다.
셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 기판(101)의 상면에 형성된 상기 단차의 높이는 고전압 영역(HVR)의 기판(101)의 상면과 저전압 영역(LVR)의 기판(101)의 상면의 레벨 차이보다 클 수 있다.
셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 기판(101)의 상면에 형성된 상기 단차의 높이는 고전압 트랜지스터(HVT)의 고전압 게이트 절연층(212a)의 두께보다 클 수 있다.
게이트 전극층들(131)은 금속 물질, 금속 질화물, 금속 실리사이드 물질, 다결정질 실리콘 또는 이들의 조합을 포함할 수 있다. 상기 금속 물질은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 또는 이들의 조합을 포함할 수 있다. 상기 금속 실리사이드는 예를 들어, 코발트(Co), 니켈(Ni), 하프늄(Hf), 백금(Pt), 텅스텐(W), 티타늄(Ti) 또는 이들의 조합 중에서 선택되는 금속을 포함하는 실리사이드 물질을 포함할 수 있다. 상기 금속 질화물은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 버퍼 절연층(112), 제1 층간 절연층(114) 및 몰드 절연층(116)은 실리콘 산화물을 포함할 수 있다. 제2 층간 절연층(125)은 실리콘 산화물 또는 저유전 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전율을 가지는 절연 물질일 수 있다.
셀 어레이 영역(CAR)에는 복수의 게이트 전극층들(131)을 관통하는 복수의 채널 구조체들(CHS)이 배치될 수 있다. 복수의 채널 구조체들(CHS)의 직경은 기판(101)에 가까워질수록 점점 작아질 수 있다. 연결 영역(CNR)에는 복수의 게이트 전극층들(131) 중 적어도 일부를 관통하는 복수의 제1 더미 채널 구조체들(DCS1)이 배치될 수 있다. 복수의 채널 구조체들(CHS)의 수직 길이가 복수의 더미 채널 구조체들(DCS1)의 수직 길이보다 길 수 있다. 상기 수직 길이는 상기 제3 방향(Z 방향)의 길이를 의미한다.
셀 어레이 영역(CAR)에 배치되는 복수의 채널 구조체들(CHS)은 각각 에피택셜층(151), 게이트 유전층(161), 채널층(165), 절연층(167) 및 콘택 패드(169)를 포함할 수 있다. 복수의 제1 더미 채널 구조체들(DCS1)은 복수의 채널 구조체들(CHS)과 동일한 구조를 가질 수 있다. 복수의 제1 더미 채널 구조체들(DCS1)의 수평 단면은 복수의 채널 구조체들(CHS)의 수평 단면과 다른 형상을 가질 수 있다. 상기 수평 단면은 기판(101)의 상면에 평행한 방향으로 절단된 단면을 의미한다. 복수의 제1 더미 채널 구조체들(DCS1)의 수평 단면은 타원형이고, 복수의 채널 구조체들(CHS)의 수평 단면은 원형일 수 있다. 예시적인 실시예에서, 복수의 제1 더미 채널 구조체들(DCS1)의 수평 단면 및 복수의 채널 구조체들(CHS)의 수평 단면은 원형일 수 있다. 제1 더미 채널 구조체(DCS1)는 채널 구조체(CHS)보다 큰 직경을 가지거나 넓은 단면적을 가질 수 있다.
에피택셜층(151)은 채널층(165)과 기판(101) 사이에 배치되고, 채널층(165)과 기판(101)을 전기적으로 연결시킨다. 에피택셜층(151)의 상면의 높이는 최하부의 게이트 전극층(131)의 상면보다 높을 수 있다. 도 4에서 셀 어레이 영역(CAR)에 형성된 에피택셜층(151)의 상면의 높이는 연결 영역(CNR)에 형성된 에피택셜층(151)의 상면의 높이와 같은 것으로 도시되어 있으나, 이에 한정되지 않는다. 예시적인 실시예에서, 셀 어레이 영역(CAR)에 형성된 에피택셜층(151)의 상면의 높이는 연결 영역(CNR)에 형성된 에피택셜층(151)의 상면의 높이와 다를 수 있다. 예시적인 실시예에서, 셀 어레이 영역(CAR)에 형성된 에피택셜층(151)의 상면의 높이가 연결 영역(CNR)에 형성된 에피택셜층(151)의 상면의 높이보다 높을 수 있다. 예시적인 실시예에서 셀 어레이 영역(CAR)에 형성된 에피택셜층(151)의 상면의 높이가 연결 영역(CNR)에 형성된 에피택셜층(151)의 상면의 높이보다 높을 수 있다(도 8 참조). 에피택셜층(151)은 선택적 에피택셜 성장(selective epitaxial growth) 공정에 의해 형성될 수 있다. 에피택셜층들(151)은 단결정질 실리콘 등의 반도체 물질을 포함할 수 있다. 에피택셜층들(151)은 n형 또는 p형 불순물로 도핑될 수 있다.
에피택셜층들(151)과 최하부의 게이트 전극층(131) 사이에 국부적으로 절연층들(155)이 배치될 수 있다.
채널층(165)은 기판(101)의 상면에 수직하게 연장되고, 채널층(165)은 내부 공간을 가질 수 있다. 채널층(165)의 내부 공간은 절연층(167)으로 채워질 수 있다. 채널층(165)은 다결정질 실리콘, 단결정질 실리콘 등의 반도체 물질을 포함할 수 있다. 절연층(167)은 예를 들어, 실리콘 산화물 등의 절연 물질을 포함할 수 있다. 콘택 패드(169)는 예를 들어, 다결정질 실리콘 등의 반도체 물질을 포함할 수 있다.
게이트 유전층(161)은 적어도 게이트 전극층(131)과 채널층(165) 사이에 배치될 수 있다. 게이트 유전층(161)은 채널층(165)의 외측면을 둘러싸도록 형성될 수 있다.
도 7a를 참조하면, 게이트 유전층(161)은 채널층(165)의 외측면으로부터 순차로 배치되는 터널링층(162), 전하 트랩층(163), 및 블록킹층(164)을 포함할 수 있다. 터널링층(162), 전하 트랩층(163) 및 블록킹층(164)이 모두 채널층(165)을 따라 수직하게 연장되도록 배치될 수 있다. 터널링층(162)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 트랩층(163)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블록킹층(164)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율(high-k) 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 7b를 참조하면, 게이트 유전층(161)은 채널층(165)의 외측면으로부터 순차로 배치되는 터널링층(162), 전하 트랩층(163), 제1 블록킹층(164a) 및 제2 블록킹층(164b)을 포함할 수 있다.
터널링층(162), 전하 트랩층(163) 및 제1 블록킹층(164a)이 채널층(165)을 따라 수직하게 연장되도록 배치될 수 있다. 제2 블록킹층(164b)는 게이트 전극층(131)을 둘러싸도록 배치될 수 있다. 제1 블록킹층(164a)은 상대적으로 저유전율층이고, 제2 블록킹층(164b)은 고유전율(high-k) 유전 물질로 이루어지고, 제1 블록킹층(164a)은 제2 블록킹층(164b)보다 저유전율을 가지는 물질로 이루어질 수 있다.
도 5 및 도 6을 참조하면, 분리 패턴(180)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 제1 방향(X 방향)으로 연속적으로 연장될 수 있다. 복수의 분리 패턴들(180)은 복수의 게이트 전극층들(131)을 복수의 영역으로 분할할 수 있다. 복수의 분리 패턴들(180)은 절연층(182)에 의해 복수의 게이트 전극층들(131)과 절연될 수 있다. 복수의 분리 패턴들(180)은 복수의 게이트 전극층들(131)을 관통하여 기판(101)에 전기적으로 연결될 수 있다. 복수의 분리 패턴들(180)은 기판(101)의 상부에 형성된 불순물 영역(108)에 접속할 수 있다. 기판(101)의 형상에 대응하여, 분리 패턴(180)의 하면은 셀 어레이 영역(CAR) 및 연결 영역(CNR)의 경계에서 단차를 가질 수 있다. 분리 패턴(180)은 도전성 물질로 이루어질 수 있다. 예를 들어, 분리 패턴(180)은 텅스텐, 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체 물질, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 분리 패턴(180)은 공통 소스 라인일 수 있다.
도 9는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10B)의 개략적인 단면도이다. 도 9는 도 4에 대응되는 단면도이고, 도 4와 동일한 부분에 대한 설명은 생략하고, 다른 부분 위주로 설명한다.
도 9를 참조하면, 기판(101)의 상면은 셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 단차를 가질 수 있다.
기판(101)의 상면에 배치되는 버퍼 절연층(112')은 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 기판(101)의 상면에 서로 다른 두께로 형성될 수 있다. 버퍼 절연층(112')은 연결 영역(CNR)에 비해 셀 어레이 영역(CAR)에서 더 두꺼울 수 있다. 버퍼 절연층(112')은 제1 버퍼 절연층(112a)와 제2 버퍼 절연층(112b)를 포함할 수 있다. 셀 어레이 영역(CAR)에는 제1 버퍼 절연층(112a)와 제2 버퍼 절연층(112b)가 배치되고, 연결 영역(CNR)에는 제2 버퍼 절연층(112b)만이 배치될 수 있다. 제1 버퍼 절연층(112a)은 셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 두께가 점점 얇아지는 부분을 가질 수 있다. 제1 버퍼 절연층(112a)의 두께는 고전압 게이트 절연층(212a)의 두께와 동일할 수 있다. 버퍼 절연층(112')의 상면은 평평하고, 버퍼 절연층(112')의 하면은 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 단차를 가질 수 있다.
최하부의 게이트 전극층(131)은 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 버퍼 절연층(112') 상에 균일한 두께로 형성될 수 있다. 도 4와 달리, 최하부의 게이트 전극층(131)은 셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 굴곡부를 가지지 않을 수 있다.
도 4와 달리, 최하부의 게이트 전극층(131) 상에 형성된 제1 층간 절연층(114)의 두께는 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 동일하다.
셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 기판(101)의 상면에 형성된 상기 단차의 높이는 고전압 영역(HVR)의 기판(101)의 상면과 저전압 영역(LVR)의 기판(101)의 상면의 레벨 차이와 동일할 수 있다.
도 10은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10C)의 개략적인 단면도이다. 이하에서, 도 4와 동일한 부분에 대한 설명은 생략하고, 다른 부분 위주로 설명한다.
도 10을 참조하면, 수직형 메모리 장치(10C)는 수직으로 배치된 메모리 셀 영역(CR) 및 주변 회로 영역(PCR)을 포함할 수 있다. 메모리 셀 영역(CR)은 주변 회로 영역(PCR) 상에 배치될 수 있다. 이와 달리, 예시적인 실시예에서, 셀 영역(CR)은 주변 회로 영역(PCR) 아래에 배치될 수도 있다.
메모리 셀 영역(CR)은, 도 4을 참조하여 상술한 것과 유사하게, 기판(101'), 기판(101') 상에 적층된 게이트 전극층들(131), 채널 구조체들(CHS), 제1 더미 채널 구조체들(DCS1) 등을 포함할 수 있다. 기판(101')은 다결정질 실리콘을 포함할 수 있다. 기판(101')은 셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 단차를 가질 수 있다.
주변 회로 영역(PCR)은 기저 기판(201), 기저 기판(201) 상에 배치된 고전압 트랜지스터(HVT) 및 저전압 트랜지스터(LVT)을 포함할 수 있다. 주변 회로 영역(PCR)은 고전압 트랜지스터(HVT)와 저전압 트랜지스터(LVT)에 연결되는 콘택 플러그들 및 배선들을 포함할 수 있다.
기저 기판(201)에는 고전압 트랜지스터(HVT) 및 저전압 트랜지스터(LVT)의 활성 영역들을 정의하는 소자 분리층들(205)이 형성될 수 있다. 기저 기판(301)은 반도체 물질, 예컨대 족 반도체, -Ⅴ족 화합물 반도체 또는 -Ⅵ족 산화물 반도체를 포함할 수 있다. 기저 층간 절연층(250)이 고전압 트랜지스터(HVT) 및 저전압 트랜지스터(LVT)을 덮도록 배치될 수 있다. 기저 층간 절연층(250) 상에 기판(101')이 배치될 수 있다.
기판(101')은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 메모리 셀 영역(CR) 및 주변 회로 영역(PCR)은 도시되지 않은 영역에서 전기적으로 서로 연결될 수 있다
도 12 내지 도 17은 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10)의 제조 방법을 개략적으로 나타내는 도면들이다.
도 12를 참조하면, 기판(101)의 고전압 영역(HVR) 및 저전압 영역(LVR)에 각각 고전압 트랜지스터(HVT) 및 저전압 트랜지스터(LVT)가 형성될 수 있다.
고전압 영역(HVR)에서의 기판(101)의 상면은 저전압 영역(LVR)에서의 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 이와 달리, 예시적인 실시예에서, 고전압 영역(HVR)과 저전압 영역(LVR)에서 기판(101)의 상면은 동일한 레벨에 위치할 수 있다.
고전압 트랜지스터(HVT)는 고전압 게이트 절연층(212a) 및 게이트 전극(214)을 포함하고, 저전압 트랜지스터(LVT)는 저전압 게이트 절연층(212b) 및 게이트 전극(214)을 포함할 수 있다. 게이트 전극(214) 상에는 캡핑층(216)이 배치되고, 게이트 전극(214)의 측벽에는 스페이서(220)가 배치될 수 있다. 고전압 트랜지스터(HVT)와 저전압 트랜지스터(LVT) 사이에 소자 분리층(205)이 배치될 수 있다. 소자 분리층(205)은 예를 들어, 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정 또는 딥 트렌치 소자 분리(deep trench isolation, DTI) 공정에 의하여 형성될 수 있다.
도 13을 참조하면, 기판(101)의 셀 어레이 영역(CAR)을 부분적으로 제거할 수 있다. 셀 어레이 영역(CAR)만을 노출시키는 마스크 패턴(270)을 형성한 후, 식각 공정을 수행할 수 있다. 마스크 패턴(270)은 포토레지스트 패턴일 수 있고, 식각 공정이 완료된 후에 제거될 수 있다. 본 공정에 의해, 셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 기판(101)의 상면에 단차가 형성될 수 있다.
도 14를 참조하면, 기판(101)의 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 버퍼 절연층(112) 및 희생층(121)이 형성될 수 있다. 기판(101)의 고전압 영역(HVR) 및 저전압 영역(LVR) 상에 제1 절연층(222) 및 제2 절연층(224)이 에 형성될 수 있다. 버퍼 절연층(112)과 제1 절연층(222)은 하나의 증착 공정에 의해 동시에 형성될 수 있다. 그리고, 희생층(121)과 제2 절연층(224)은 하나의 증착 공정에 의해 동시에 형성될 수 있다. 희생층들(121)은 버퍼 절연층(112)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들어, 버퍼 절연층(112) 과 제1 절연층(222)은 실리콘 산화물로 이루어지고, 희생층(121)과 제2 절연층(24)은 실리콘 질화물로 이루어질 수 있다.
제1 층간 절연층(114)이 희생층(121) 및 제2 절연층(224)을 덮도록 형성될 수 있다. 제1 층간 절연층(114)은 희생층(121)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 제1 층간 절연층(114)을 형성하는 공정은 기판(101) 상에 실리콘 산화막을 증착하는 공정 및 평탄화 공정 예를 들어, 화학적 기계적 연마(Chemical Mechnical Polishing; CMP) 공정을 포함할 수 있다. 제1 층간 절연층(114)의 높이는 제2 절연층(224)이 노출되지 않도록 조절될 수 있다.
도 15를 참조하면, 먼저 제1 층간 절연층(114) 상에 교대로 적층된 희생층들(121) 및 몰드 절연층들(116)이 형성될 수 있다. 희생층들(121)은 몰드 절연층들(116)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 몰드 절연층들(116)은 실리콘 산화물로 이루어지고, 희생층들(121)은 실리콘 질화물로 이루어질 수 있다.
다음으로, 연결 영역(CNR)의 몰드 절연층들(116) 및 희생층들(121)을 패터닝하여 계단 구조가 형성될 수 있다. 상기 계단 구조는 몰드 절연층들(116) 및 희생층들(121)을 다수 회 패터닝함으로써, 형성될 수 있다. 상기 계단 구조를 이루는 각 계단층은 2개의 몰드 절연층들(116) 및 2개의 희생층들(121)을 포함할 수 있다. 예시적인 실시예에서, 상기 각 계단층은 3개 이상의 몰드 절연층들(116) 및 3개 이상의 희생층들(121)을 포함할 수 있다. 기판(101)으로부터 멀어질수록 몰드 절연층들(116) 및 희생층들(121)의 상기 제1 방향(X 방향)의 길이가 짧아질 수 있다.
다음으로, 기판(101) 상에 제2 층간 절연층(125)이 형성될 수 있다. 제2 층간 절연층(125)은 연결 영역(CNR)의 게이트 전극층들(131)을 덮도록 충분한 두께로 형성될 수 있다. 제2 층간 절연층(125)을 형성하는 공정은 실리콘 산화물 또는 저유전 유전물질을 증착하는 공정 및 평탄화 공정(예를 들어, CMP 공정)을 포함할 수 있다.
도 16을 참조하면, 셀 어레이 영역(CAR)에 채널 구조체들(CHS)이 형성되고, 연결 영역(CNR)에 제1 더미 채널 구조체들(DCS1)이 형성될 수 있다.
먼저, 이방성 식각 공정에 의해 셀 어레이 영역(CAR)에 채널홀들이 형성되고, 연결 영역(CNR)에 더미 채널홀들이 형성될 수 있다. 상기 채널홀들 및 상기 더미 채널홀들은 몰드 절연층들(116), 희생층들(121), 제1 층간 절연층(114) 등을 관통하여 기판(101)을 노출시킨다.
다음으로, 상기 채널홀들의 하부 및 상기 더미 채널홀들의 하부에 에피택셜층들(151)이 형성될 수 있다. 에피택셜층들(151)은 기판(101)을 시드(seed)로 이용하여 선택적 에피택셜 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 에피택셜층들(151)은 실리콘 등의 반도체 물질로 이루어질 수 있다. 에피택셜층들(151)은 불순물로 도핑될 수 있다. 상기 불순물의 도핑은 선택적 에피택셜 공정 동안에 이루어질 수 있다. 상기 불순물은 기판(101) 내의 불순물과 동일한 도전형의 불순물이거나 반대의 도전형의 불순물일 수 있다.
상기 채널홀들 및 상기 더미 채널홀들의 측벽들을 덮는 게이트 유전층들(161)이 형성될 수 있다. 게이트 유전층(161)은 순차로 형성된 블록킹층, 전하 저장층, 및 터널링층을 포함할 수 있다. 게이트 유전층(161)은 증착 공정에 의해 형성될 수 있다.
상기 채널홀들 및 상기 더미 채널홀들 내에 게이트 유전층(161)을 덮는 채널층들(165)이 형성될 수 있다. 채널층들(165)은 다결정질 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다.
그리고, 상기 채널홀들 및 상기 더미 채널홀들의 나머지 공간을 채우는 절연층들(167)이 형성될 수 있다. 채널층들(165) 상에는 콘택 패드들(169)이 형성될 수 있다. 절연층들(167)은 실리콘 산화물 등의 절연 물질로 이루어질 수 있다. 콘택 패드들(169)은 도핑된 반도체 물질일 수 있다.
다시 도 4를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 희생층들(121)이 습식 식각 공정에 의해 제거된 후, 게이트 전극층들(131)이 형성될 수 있다. 게이트 전극층들(131)이 형성되기 전에 에피택셜층들(151)의 측벽 상에 절연층들(155)이 산화 공정에 의해 먼저 형성될 수 있다.
도 17 내지 도 19는 본 발명의 예시적인 실시예에 따른 수직형 메모리 장치(10B)의 제조 방법을 개략적으로 나타내는 도면들이다.
도 17을 참조하면, 기판(101)의 셀 어레이 영역(CAR) 및 고전압 영역(HVR)을 부분적으로 제거할 수 있다.
셀 어레이 영역(CAR) 및 고전압 영역(HVR)만을 노출시키는 마스크 패턴(271)을 형성한 후, 식각 공정을 수행할 수 있다. 마스크 패턴(271)은 포토레지스트 패턴일 수 있고, 식각 공정이 완료된 후에 제거될 수 있다. 본 공정에 의해, 셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 기판(101)의 상면에 단차가 형성될 수 있다. 셀 어레이 영역(CAR)에서의 기판(101)의 상면은 연결 영역(CNR)에서의 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다. 그리고, 본 공정에 의해 고전압 영역(HVR)과 저전압 영역(LVR)의 경계에서 기판(101)의 상면에 단차가 형성될 수 있다. 고전압 영역(HVR)에서의 기판(101)의 상면은 저전압 영역(LVR)에서의 기판(101)의 상면보다 낮은 레벨에 위치할 수 있다.
셀 어레이 영역(CAR)과 연결 영역(CNR)의 경계에서 기판(101)의 상면에 형성된 단차의 높이는 고전압 영역(HVR)과 저전압 영역(LVR)의 경계에서 기판(101)의 상면에 형성된 단차의 높이와 동일할 수 있다.
도 18을 참조하면, 기판(101)의 고전압 영역(HVR) 및 저전압 영역(LVR)에 각각 고전압 트랜지스터(HVT) 및 저전압 트랜지스터(LVT)가 형성될 수 있다. 그리고, 기판(101)의 셀 어레이 영역(CAR)에 제1 버퍼 절연층(112a)이 형성될 수 있다.
고전압 트랜지스터(HVT)는 고전압 게이트 절연층(212a) 및 게이트 전극(214)을 포함하고, 저전압 트랜지스터(LVT)는 저전압 게이트 절연층(212b) 및 게이트 전극(214)을 포함할 수 있다. 게이트 전극(214) 상에는 캡핑층(216)이 배치되고, 게이트 전극(214)의 측벽에는 스페이서(220)이 배치될 수 있다.
제1 버퍼 절연층(112a)는 고전압 게이트 절연층(212a)를 형성하는 공정에 의해 동시에 형성될 수 있다. 고전압 게이트 절연층(212a)와 제1 버퍼 절연층(112a)을 형성하는 공정은 기판(101)을 산화시키는 공정을 포함할 수 있다.
도 19를 참조하면, 기판(101)의 셀 어레이 영역(CAR) 및 연결 영역(CNR) 상에 제2 버퍼 절연층(112b) 및 희생층(121)이 형성될 수 있다. 제2 버퍼 절연층(112b)는 제1 버퍼 절연층(112a)와 함께 버퍼 절연층(112')를 구성할 수 있다. 기판(101)의 고전압 영역(HVR) 및 저전압 영역(LVR) 상에 제1 절연층(222) 및 제2 절연층(224)이 형성될 수 있다. 다음으로, 제1 층간 절연층(114)이 희생층(121) 및 제2 절연층(224)을 덮도록 형성될 수 있다. 제1 층간 절연층(114)은 희생층(121)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 제1 층간 절연층(114)을 형성하는 공정은 기판(101) 상에 실리콘 산화막을 증착하는 공정 및 평탄화 공정 예를 들어, 화학적 기계적 연마(Chemical Mechnical Polishing; CMP) 공정을 포함할 수 있다. 제1 층간 절연층(114)의 높이는 제2 절연층(224)이 노출되지 않도록 조절될 수 있다.
다음으로, 도 13 및 도 14를 참조하여 상술한 공정들을 수행할 수 있다.
그리고, 다시 도 8을 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 희생층들(121)이 습식 식각 공정에 의해 제거된 후, 게이트 전극층들(131)이 형성될 수 있다. 게이트 전극층들(131)이 형성되기 전에 에피택셜층들(151)의 측벽 상에 절연층들(155)이 산화 공정에 의해 먼저 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
BLK: 블록, CAR: 셀 어레이 영역, CNR: 연결 영역, CR: 메모리 셀 영역, PCR: 주변 회로 영역, CHS: 채널 구조체, DCS1: 제1 더미 채널 구조체, DCS2: 제2 더미 채널 구조체, GS: 적층 구조체, 101: 기판, 112: 버퍼 절연층, 114: 제1 층간 절연층, 116: 몰드 절연층, 121: 희생층, 125: 제2 층간 절연층, 131: 게이트 전극층, 151: 에피택셜층, 155: 절연층, 161: 게이트 유전층, 165: 채널층, 167: 절연층, 169: 콘택 패드, 171: 콘택 플러그, 180: 분리 패턴, 182: 절연층, 188: 스트링 절연층
Claims (10)
- 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 가지는 기판; 및
상기 기판의 상기 제1 영역 및 상기 제2 영역 상에 순차로 적층된 제1 도전층 및 제2 도전층; 을 포함하고,
상기 기판의 상면은 상기 제1 영역과 상기 제2 영역의 경계에서 단차를 가지고, 상기 제1 영역에서의 상기 기판의 상면이 상기 제2 영역에서의 상기 기판의 상면보다 더 낮은 수직형 메모리 장치.
- 제1 항에 있어서,
상기 제1 도전층은 상기 기판의 상면을 따라 꺾어진 굴곡부를 가지는 수직형 메모리 장치.
- 제2 항에 있어서,
상기 제1 영역에서의 상기 제2 도전층의 하면과 상기 제1 도전층의 상면 사이의 제1 간격은 상기 제2 영역에서의 상기 제2 도전층의 하면과 상기 제1 도전층의 상면 사이의 제2 간격보다 넓은 수직형 메모리 장치.
- 제3 항에 있어서,
상기 제1 간격과 상기 제2 간격의 차이는 상기 단차의 높이와 동일한 수직형 메모리 장치.
- 제1 항에 있어서,
상기 제1 영역에서의 상기 제1 도전층의 하면과 상기 기판의 상면 사이의 제1 간격은 상기 제2 영역에서의 상기 제1 도전층의 하면과 상기 기판의 상면 사이의 제2 간격보다 넓은 수직형 메모리 장치.
- 제5 항에 있어서,
상기 제1 간격과 상기 제2 간격의 차이는 상기 단차의 높이와 동일한 수직형 메모리 장치.
- 제1 항에 있어서,
상기 제1 도전층 및 상기 제2 도전층을 분할하면서 상기 기판의 상기 제1 영역 및 상기 제2 영역 상에 배치되는 분리 패턴을 더 포함하고,
상기 분리 패턴의 하면은 상기 제1 영역 및 상기 제2 영역의 경계에서 단차를 가지는 수직형 메모리 장치.
- 제1 항에 있어서,
상기 제1 영역에 배치되며, 상기 제1 도전층 및 상기 제2 도전층을 관통하는 적어도 하나의 채널 구조체; 및
상기 제2 영역에 배치되며, 상기 제1 도전층 및 상기 제2 도전층 중 적어도 하나를 관통하는 적어도 하나의 더미 채널 구조체;를 더 포함하고,
상기 적어도 하나의 채널 구조체의 수직 길이가 상기 적어도 하나의 더미 채널 구조체의 수직 길이보다 긴 수직형 메모리 장치.
- 제8 항에 있어서,
상기 적어도 하나의 채널 구조체 및 상기 적어도 하나의 더미 채널 구조체 각각은 상기 기판의 상면에 수직하게 연장되는 채널층 및 상기 채널층과 상기 기판 사이에 배치되는 에피택셜층을 포함하고,
상기 제1 영역에 배치된 상기 에피택셜층의 상면의 높이는 상기 제2 영역에 배치된 상기 에피택셜층의 상면의 높이와 다른 수직형 메모리 장치.
- 제1 항에 있어서,
상기 기판은 상기 제2 영역에 인접한 제3 영역을 더 포함하고,
상기 제3 영역은 고전압 게이트 절연층을 포함하는 고전압 트랜지스터 및 상기 고전압 게이트 절연층보다 얇은 저전압 게이트 절연층을 포함하는 저전압 트랜지스터를 포함하고,
상기 제1 영역과 상기 제2 영역의 경계에서 상기 단차의 높이는 상기 고전압 게이트 절연층의 두께와 동일한 수직형 메모리 장치.
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