KR20210022797A - 반도체 장치 - Google Patents

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KR20210022797A
KR20210022797A KR1020190101591A KR20190101591A KR20210022797A KR 20210022797 A KR20210022797 A KR 20210022797A KR 1020190101591 A KR1020190101591 A KR 1020190101591A KR 20190101591 A KR20190101591 A KR 20190101591A KR 20210022797 A KR20210022797 A KR 20210022797A
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박주원
이웅섭
정의완
천지성
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들을 포함하는 메모리 셀 영역, 및 상기 게이트 전극들과 상기 회로 소자들을 전기적으로 연결하는 관통 배선 영역을 포함한다. 상기 관통 배선 영역은, 상기 메모리 셀 영역을 관통하여 상기 제1 방향으로 연장되며 상기 메모리 셀 영역과 상기 회로 소자들을 전기적으로 연결하는 관통 콘택 플러그들, 상기 관통 콘택 플러그들을 둘러싸며, 상기 제2 기판과 나란하게 배치되는 제1 절연층 및 상기 제1 절연층 상에 교대로 적층되는 제2 및 제3 절연층들을 포함하는 절연 영역, 및 상기 제2 및 제3 절연층들을 관통하며 상기 채널층을 포함하고, 인접하는 상기 관통 콘택 플러그들의 사이에 적어도 하나가 위치하도록 열과 행을 이루어 배열되는 더미 채널 구조물들을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들을 포함하는 메모리 셀 영역, 및 상기 게이트 전극들과 상기 회로 소자들을 전기적으로 연결하는 관통 배선 영역을 포함하고, 상기 관통 배선 영역은, 상기 메모리 셀 영역을 관통하여 상기 제1 방향으로 연장되며 상기 메모리 셀 영역과 상기 회로 소자들을 전기적으로 연결하는 관통 콘택 플러그들, 상기 관통 콘택 플러그들을 둘러싸며, 상기 제2 기판과 나란하게 배치되는 제1 절연층 및 상기 제1 절연층 상에 교대로 적층되는 제2 및 제3 절연층들을 포함하는 절연 영역, 및 상기 제2 및 제3 절연층들을 관통하며 상기 채널층을 포함하고, 인접하는 상기 관통 콘택 플러그들의 사이에 적어도 하나가 위치하도록 열과 행을 이루어 배열되는 더미 채널 구조물들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역, 상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들을 포함하는 메모리 셀 영역, 및 상기 제1 방향으로 연장되며 상기 메모리 셀 영역과 상기 주변 회로 영역을 전기적으로 연결하는 관통 콘택 플러그들 및 상기 관통 콘택 플러그들을 둘러싸는 절연 영역을 포함하는 관통 배선 영역을 포함하고, 상기 관통 배선 영역은, 상기 관통 배선 영역 전체에서 규칙적으로 배열되며 상기 채널층을 포함하는 더미 채널 구조물들을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상에 배치되는 회로 소자들, 상기 회로 소자들 상의 제2 기판, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들, 상기 게이트 전극들을 관통하며 상기 제1 방향에 수직한 제2 방향을 따라 연장되고, 서로 평행하게 이격되어 배치되는 분리 영역들, 및 서로 인접하는 상기 분리 영역들의 사이에서 상기 분리 영역들로부터 이격되어 위치하며, 상기 회로 소자들과 상기 게이트 전극들을 전기적으로 연결하는 관통 콘택 플러그들, 상기 관통 콘택 플러그들을 둘러싸는 절연 영역, 및 상기 채널층을 포함하며 상기 관통 콘택 플러그들과 동일하거나 많은 개수로 배열되는 더미 채널 구조물들을 포함하는 관통 배선 영역을 포함할 수 있다.
관통 배선 영역들에도 더미 채널 구조물들을 규칙적으로 배치함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 장치의 평면도들이다
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 13a 내지 도 13e는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 14a 내지 도 14f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)는 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 배치를 설명하기 위한 개략적인 레이아웃도이다.
도 3을 참조하면, 반도체 장치(10A)는 수직 방향으로 적층된 제1 및 제2 영역들(R1, R2)을 포함할 수 있다. 제1 영역(R1)은 도 1의 주변 회로(30)를 구성하고, 제2 영역(R2)은 메모리 셀 어레이(20)를 구성할 수 있다.
제1 영역(R1)은 로우 디코더(DEC), 페이지 버퍼(PB), 및 기타 주변 회로(PERI)를 포함할 수 있다. 제2 영역(R2)은 메모리 셀 어레이들(MCA1, MCA2) 및 제1 및 제2 관통 배선 영역들(TB1, TB2)을 포함할 수 있다.
제1 영역(R1)에서, 로우 디코더(DEC)는 도 1을 참조하여 상술한 로우 디코더(32)에 해당하고, 페이지 버퍼(PB)는 페이지 버퍼(34)에 해당하는 영역일 수 있다. 또한, 기타 주변 회로(PERI)는 도 1의 제어 로직(36) 및 전압 발생기(37)를 포함하는 영역일 수 있으며, 예컨대, 래치 회로(latch circuit), 캐시 회로(cache circuit), 및/또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 제1 영역(R1)은 별도의 패드 영역을 더 포함할 수도 있으며, 이 경우 상기 패드 영역은 도 1의 입출력 버퍼(35)를 포함하는 영역일 수 있으며, ESD(Electrostatic discharge) 소자 또는 데이터 입출력 회로를 포함할 수 있다.
제1 영역(R1)에서 이와 같은 다양한 회로 영역들(DEC, PB, PERI) 중 적어도 일부는 제2 영역(R2)의 메모리 셀 어레이들(MCA1, MCA2)의 하부에 배치될 수 있다. 예를 들어, 페이지 버퍼(PB)가 메모리 셀 어레이들(MCA1, MCA2)의 하부에서 메모리 셀 어레이들(MCA1, MCA2)과 중첩되도록 배치될 수 있다. 다만, 실시예들에서 제1 영역(R1)에 포함되는 회로들 및 배치 형태는 다양하게 변경될 수 있으며, 이에 따라 메모리 셀 어레이들(MCA1, MCA2)의과 중첩되어 배치되는 회로들도 다양하게 변경될 수 있다.
제2 영역(R2)에서, 메모리 셀 어레이들(MCA1, MCA2)은 서로 이격되어 나란하게 배치될 수 있다. 다만, 실시예들에서 제2 영역(R2)에 배치되는 메모리 셀 어레이들(MCA1, MCA2)의 개수 및 배치 형태는 다양하게 변경될 수 있으며, 예를 들어, 본 실시예의 메모리 셀 어레이들(MCA1, MCA2)이 연속적으로 반복하여 배치되는 형태를 가질 수 있다.
제1 및 제2 관통 배선 영역들(TB1, TB2)은 제2 영역(R2)을 관통하여 제1 영역(R1)과 연결되는 배선 구조물을 포함하는 영역일 수 있다. 제1 관통 배선 영역들(TB1)은 메모리 셀 어레이들(MCA1, MCA2)의 적어도 일 측에 배치될 수 있으며, 예를 들어 제1 영역(R1)의 로우 디코더(DEC)와 전기적으로 연결되는 콘택 플러그 등의 배선 구조물을 포함할 수 있다. 제2 관통 배선 영역들(TB2)은 메모리 셀 어레이들(MCA1, MCA2) 내에 일정 간격으로 배치될 수 있으며, 예를 들어 제1 영역(R1)의 페이지 버퍼(PB)와 전기적으로 연결되는 배선 구조물을 포함할 수 있다. 제1 관통 배선 영역들(TB1)은 제2 관통 배선 영역들(TB2)보다 많은 개수로 배치될 수 있으나, 제1 및 제2 관통 배선 영역들(TB1, TB2)의 형상, 개수, 배치 위치 등은 실시예들에서 다양하게 변경될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 5a 및 도 5b에서는 각각 도 4의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도이다. 도 6에서는 도 4의 'C' 영역을 확대하여 도시한다.
도 4 내지 도 6을 참조하면, 반도체 장치(100)는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 제1 영역(A) 및 제2 영역(A)을 갖는 기판(101), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)의 적층 구조물(GS)을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2), 적층 구조물(GS)의 일부를 관통하는 상부 분리 영역들(SS), 적층 구조물(GS)을 관통하도록 배치되는 채널 구조물들(CH), 및 적층 구조물(GS)과 기판(101)을 관통하여 주변 회로 영역(PERI)과 연결되는 제1 및 제2 관통 배선 영역들(TB1, TB2)을 포함한다. 메모리 셀 영역(CELL)은 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 배선 라인들(175), 및 셀 영역 절연층(190)을 더 포함할 수 있다.
기판(101)의 제1 영역(A)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20) 및 도 3의 메모리 셀 어레이들(MCA1, MCA2)에 해당하는 영역일 수 있으며, 제2 영역(B)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 도 1의 메모리 셀 어레이(20)와 주변 회로(30)를 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(A)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(A)의 적어도 일 단에 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
게이트 전극들(130)은 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 도 2의 접지 선택 트랜지스터(GST)의 게이트를 이루는 하부 게이트 전극(130G), 복수의 메모리 셀(MC)을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트를 이루는 상부 게이트 전극들(130S)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC)을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST)의 상부 및 하부 게이트 전극들(130S, 130G)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극(130S, 130G)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(A) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(A)으로부터 제2 영역(B)으로 서로 다른 길이로 연장되어 계단 형상의 단차를 이룰 수 있다. 게이트 전극들(130)은 x 방향을 따라 도 5a에 도시된 희생 절연층(180)과 같은 단차를 이루며, y 방향에서도 단차를 이루도록 배치될 수 있다. 상기 단차에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어 상부로 노출된 패드 영역들을 제공할 수 있다. 게이트 전극들(130)은 상기 패드 영역들에서 별도의 콘택 플러그들과 연결되어 상부의 배선 라인들(175)에 연결될 수 있다. 게이트 전극들(130) 중, 상부 및 하부의 게이트 전극들(130S, 130G)을 제외하고, 메모리 게이트 전극들(130M) 중 적어도 일부는 일정 개수, 예를 들어 네 개가 하나의 적층체를 이루어 상기 적층체들 사이에서 단차를 이룰 수 있다. 하나의 상기 적층체를 이루는 네 개의 메모리 게이트 전극들(130M)은 y 방향에서 서로 단차를 가지도록 배치될 수 있다.
도 4에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 제1 분리 영역(MS1)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)은 제1 영역(A) 및 제2 영역(B)에서 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 제1 영역(A) 및 제2 영역(B)을 따라 하나로 연장되고, 제2 분리 영역들(MS2)은 단속적으로 연장되거나, 일부 영역에만 배치될 수 있다. 또한, 제1 및 제2 분리 영역들(MS1, MS2)은 제1 및 제2 관통 배선 영역들(TB1, TB2)과는 중첩되어 배치되지 않으며, 제1 및 제2 관통 배선 영역들(TB1, TB2)로부터 이격되어 배치될 수 있다. 다만, 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2)의 배치 순서, 개수 등은 도 4에 도시된 것에 한정되지는 않는다.
도 5a에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2) 중 적어도 일부에는 분리 절연층(107) 및 분리 절연층(107)에 의해 게이트 전극들(130)과 절연되는 도전층(110)이 배치될 수 있다. 도전층(110)은 높은 종횡비로 인하여 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 기판(101)의 상면에 수직한 측면을 가질 수도 있다. 예시적인 실시예들에서, 도전층(110)과 접하는 기판(101)에는 불순물 영역이 배치될 수 있다.
예시적인 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2) 모두에 도전층(110)이 배치될 수 있다. 이 경우, 제1 분리 영역들(MS1)의 도전층(110)은 도 2를 참조하여 설명한 공통 소스 라인(CSL)에 해당할 수 있으며, 제2 분리 영역들(MS2)의 도전층(110)은 더미 공통 소스 라인에 해당할 수 있다. 따라서, 제2 분리 영역들(MS2)을 이루는 도전층(110)은 반도체 장치(100)를 구동하는 소자들에 연결되지 않거나 전기적 신호가 인가되지 않는 플로팅(floating)된 상태일 수 있다. 실시예들에 따라, 도전층(110)은 생략될 수 있다. 이 경우, 공통 소스 라인(CSL)은 기판(101) 내의 도핑층 또는 기판(101) 상의 도전층으로 구성될 수 있으며, 제1 및 제2 분리 영역들(MS1, MS2)은 절연 물질로만 채워질 수 있다.
상부 분리 영역들(SS)은 제1 분리 영역들(MS1)과 제2 분리 영역(MS2)의 사이에서 x 방향으로 연장될 수 있다. 제1 및 제2 관통 배선 영역들(TB1, TB2)이 배치되지 않은 영역에서, 상부 분리 영역들(SS)은 제2 분리 영역(MS2)의 일부와 나란하게 배치될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극들(130S)을 포함한 게이트 전극들(130)의 일부를 관통하도록, 제2 영역(B)의 일부와 제1 영역(A)에 배치될 수 있다. 상부 분리 영역들(SS)은 예를 들어, 상부 게이트 전극들(130S)을 포함하여 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 상부 게이트 전극들(130S)은 서로 다른 스트링 선택 라인(SSL1_1, SSL1_2, SSL1_3, SSL2_1, SSL2_2, SSL2_3)(도 2 참조)을 이룰 수 있다. 상부 분리 영역들(SS)은 절연층을 포함할 수 있다.
예시적인 실시예들에서, 반도체 장치(100)는 게이트 전극들(130) 중 하부 게이트 전극들(130G)을 분리하는 절연층들을 더 포함할 수 있다. 예를 들어, 상기 절연층은 제2 분리 영역들(MS2)이 x 방향으로의 일직선 상에 이격되어 배치되는 영역에서, 제2 분리 영역들(MS2)의 사이에서 하부 게이트 전극들(130G)을 분리하도록 배치될 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링(S)(도 2 참조)을 이루며, 제1 영역(A) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제2 영역(B)과 인접한 제1 영역(A)의 단부의 채널 구조물들(CH) 및 제1 및 제2 관통 배선 영역들(TB1, TB2)과 인접한 채널 구조물들(CH)은 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들일 수 있다. 또한, 게이트 전극들(130)의 패드 영역에도 채널 구조물들(CH)과 동일한 구조를 갖는 패드 채널 구조물들(DCH')이 더 배치될 수 있다. 패드 채널 구조물들(DCH')은 채널 구조물들(CH)과 동일하거나 큰 크기를 가질 수 있다. 패드 채널 구조물들(DCH')은 예를 들어, 하나의 패드 영역 당 네 개씩 배치될 수 있으나, 이에 한정되지는 않는다.
채널 구조물들(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 에피택셜층(105)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 제1 또는 제2 분리 영역들(MS1, MS2)과 상부 분리 영역(SS)의 사이에서 y 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인(BL0-BL2)(도 2 참조)에 각각 연결될 수 있다.
채널 구조물들(CH)에서 채널층(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(105)은 채널 구조물들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(105)의 상부면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(105)은 생략될 수도 있으며, 이 경우, 채널층(140)은 기판(101)과 직접 연결되거나 기판(101) 상의 다른 도전층과 연결될 수 있다.
제1 및 제2 관통 배선 영역들(TB1, TB2)은 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 서로 전기적으로 연결하기 위한 배선 구조물을 포함하는 영역일 수 있다. 제1 및 제2 관통 배선 영역들(TB1, TB2)은, 게이트 전극들(130)의 적층 구조물(GS) 및 기판(101)을 관통하여 z 방향으로 연장되는 관통 콘택 플러그들(170), 관통 콘택 플러그들(170)을 둘러싸는 절연 영역(IR), 및 절연 영역(IR)의 일부를 관통하도록 배치되는 더미 채널 구조물들(DCH)을 포함할 수 있다. 제1 관통 배선 영역(TB1)은 제2 영역(B) 내에 배치될 수 있으며, 예를 들어, 하나 이상의 메모리 블록 당 하나씩 배치될 수 있다. 제2 관통 배선 영역(TB2)은 제1 영역(A) 내에 배치될 수 있으며, 복수의 메모리 블록 당 하나씩 배치될 수 있다. 다만, 도 4에 도시된 제1 및 제2 관통 배선 영역들(TB1, TB2)의 개수, 크기, 배치 형태, 및 형상 등은 실시예들에서 다양하게 변경될 수 있다.
제1 및 제2 관통 배선 영역들(TB1, TB2)은 제1 및 제2 분리 영역들(MS1, MS2)로부터 이격되어 배치될 수 있다. 예를 들어, 제1 및 제2 관통 배선 영역들(TB1, TB2)은 y 방향을 따라 인접하는 제1 및 제2 분리 영역들(MS1, MS2)로부터 이격되어 인접하는 제1 및 제2 분리 영역들(MS1, MS2)의 중앙에 배치될 수 있다. 이와 같은 배치에 의해, 제1 및 제2 관통 배선 영역들(TB1, TB2)의 절연 영역(IR)이 형성될 수 있다. 이에 대해서는, 하기에 도 13c를 참조하여 더욱 상세히 설명한다.
절연 영역(IR)은 게이트 전극(130)이 연장되거나 배치되지 않으며, 절연 물질로 이루어진 영역일 수 있다. 절연 영역(IR)은 기판(101)과 나란하게 기판(101)과 동일 레벨로 배치되는 제1 절연층인 기판 절연층(160), 기판(101)의 상면에 교대로 적층되는 제2 및 제3 절연층인 층간 절연층들(120) 및 희생 절연층들(180)을 포함할 수 있다.
기판 절연층(160)은 기판(101)의 일부를 제거한 영역에 배치되어, 기판(101)으로 둘러싸이도록 배치될 수 있다. 기판 절연층(160)은 기판(101)의 상면과 실질적으로 공면인 상면을 가질 수 있으며, 하면은 기판(101)의 하면과 공면이거나 기판(101)의 하면보다 낮은 레벨에 위치할 수 있다. 층간 절연층들(120)은 게이트 전극들(130)과 적층 구조물(GS)을 이루면서, 제1 및 제2 관통 배선 영역들(TB1, TB2)에서 절연 영역(IR)을 구성할 수 있다. 희생 절연층들(180)은 게이트 전극들(130)과 동일 레벨에 위치하며, 제1 및 제2 관통 배선 영역들(TB1, TB2)의 경계에서 게이트 전극들(130)과 측면이 접하도록 배치될 수 있다.
절연 영역(IR)을 이루는 기판 절연층(160), 층간 절연층들(120), 및 희생 절연층들(180)은 절연 물질로 이루어질 수 있다. 예를 들어, 기판 절연층(160), 층간 절연층들(120), 및 희생 절연층들(180)은 각각 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 예를 들어, 기판 절연층(160), 층간 절연층들(120), 및 희생 절연층들(180) 중 일부가 동일한 물질로 이루어지는 경우에도, 형성 공정, 조성 등에 따라 물성이 다를 수 있으며, 이에 의해 경계가 서로 구분될 수 있다. 기판 절연층(160) 및 희생 절연층들(180)은 서로 동일하거나 다른 폭을 가질 수 있다.
관통 콘택 플러그들(170)은 절연 영역(IR)을 관통하여 기판(101)의 상면에 수직하게 연장되며, 메모리 셀 영역(CELL)과 주변 회로 영역(PERI)의 회로 소자들(220)을 전기적으로 연결할 수 있다. 예를 들어, 관통 콘택 플러그들(170)은 메모리 셀 영역(CELL)의 게이트 전극들(130) 및 채널 구조물들(CH)과 주변 회로 영역(PERI)의 회로 소자들(220)을 전기적으로 연결할 수 있다. 다만, 메모리 셀 영역(CELL)과 주변 회로 영역(PERI)의 회로 소자들(220)을 전기적으로 연결하는 배선 구조물이 제1 및 제2 관통 배선 영역들(TB1, TB2) 내의 관통 콘택 플러그들(170)에 한정되는 것은 아니며, 예를 들어, 제2 영역(B)의 외측 영역 등에 추가적인 배선 구조물이 더 배치될 수 있다. 관통 콘택 플러그들(170)은 상부에서 배선 라인들(175)과 연결될 수 있으나, 실시예들에 따라 별도의 콘택 플러그와 연결될 수도 있다. 관통 콘택 플러그들(170)은 하부에서 회로 배선 라인들(280)과 연결될 수 있다.
관통 콘택 플러그들(170)은 절연 영역(IR)의 층간 절연층들(120) 및 희생 절연층들(180)을 관통하고, 하부에서 기판 절연층(160)을 관통할 수 있다. 하나의 절연 영역(IR)을 관통하여 배치되는 관통 콘택 플러그들(170)의 개수, 형태, 및 형상은 실시예들에서 다양하게 변경될 수 있다. 실시예들에 따라, 관통 콘택 플러그들(170)은 복수의 층들이 연결된 형태를 가질 수도 있다. 또한, 실시예들에 따라, 절연 영역(IR) 내에는 관통 콘택 플러그들(170) 외에, 배선 라인 형태의 배선 구조물들이 더 배치될 수도 있다. 관통 콘택 플러그들(170)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
더미 채널 구조물들(DCH)은 제1 및 제2 관통 배선 영역들(TB1, TB2)에서, 관통 콘택 플러그들(170)의 사이에 규칙적으로 배열될 수 있다. 더미 채널 구조물들(DCH)은 각각의 제1 및 제2 관통 배선 영역들(TB1, TB2)에서, 특정 영역에 국한되지 않고, 전체에 걸쳐 규칙적으로 고르게 배치될 수 있다. 도 4에 도시된 것과 같이, 더미 채널 구조물들(DCH)은 인접하는 두 개의 관통 콘택 플러그들(170)의 사이에 적어도 하나가 위치하도록 열과 행을 이루어 배열될 수 있다. 구체적으로, 더미 채널 구조물(DCH)은 x 방향 및 y 방향을 따라 인접한 두 개의 관통 콘택 플러그들(170)의 중앙에 배치될 수 있다. 이 경우, 관통 콘택 플러그들(170)의 전기적 기능이 저하되지 않으면서, 더미 채널 구조물들(DCH)이 배치될 수 있다.
본 실시예에서와 같이, 더미 채널 구조물(DCH)은 관통 콘택 플러그들(170)과 실질적으로 동일한 패턴으로 배치될 수 있다. 또한, 더미 채널 구조물(DCH)은 관통 콘택 플러그들(170)과 동일하거나 높은 밀도, 즉 단위 면적 당 동일 개수로 배열될 수 있다. 예를 들어, 더미 채널 구조물(DCH)의 크기가 상대적으로 작은 경우, 더미 채널 구조물(DCH)은 관통 콘택 플러그들(170)보다 높은 밀도로 배열될 수 있다. 더미 채널 구조물(DCH)은 채널 구조물들(CH)과 다른 패턴으로 배치될 수 있으며, 상대적으로 낮은 밀도로 배치될 수 있다. 또는, 실시예들에 따라, 더미 채널 구조물(DCH)은 채널 구조물들(CH)과 동일한 패턴 및 동일한 밀도로 배치될 수도 있다. 이 경우, 더미 채널 구조물(DCH)은 채널 구조물들(CH)로부터 연속적인 패턴으로 배치될 수 있다. 더미 채널 구조물(DCH)은 상부의 배선 구조물들과 전기적으로 연결되지 않거나, 반도체 장치(100) 내에서 채널 구조물들(CH)과 달리 메모리 셀 스트링(S)(도 2 참조)을 이루지 않을 수 있다.
도 6의 확대도에 도시된 것과 같이, 관통 콘택 플러그(170)는 제1 최대 직경(D1)을 갖고, 더미 채널 구조물(DCH)은 제1 최대 직경(D1)보다 작은 제2 최대 직경(D2)을 가질 수 있다. 제1 최대 직경(D1)은 약 250 nm 내지 약 350 nm의 범위일 수 있으며, 제2 최대 직경(D2)은 약 70 nm 내지 약 130 nm의 범위일 수 있다. 제2 최대 직경(D2)은 채널 구조물들(CH)의 최대 직경과 동일하거나 작을 수 있으나, 이에 한정되지는 않는다. 더미 채널 구조물들(DCH)이 채널 구조물들(CH)의 최대 직경보다 작은 직경을 갖는 경우, 더미 채널 구조물들(DCH)은 관통 콘택 플러그들(170)로부터 안정적으로 이격되어 배치될 수 있다. 또한, 관통 콘택 플러그(170)는 제1 피치(P1)로 배열될 수 있으며, 더미 채널 구조물(DCH)은 제2 피치(P2)로 배열될 수 있으며, 제2 피치(P2)는 본 실시예에서 제1 피치(P1)와 동일할 수 있으나, 이에 한정되지는 않는다. 본 명세서에서, "피치(pitch)"는 하나의 구성에 대해서 중심으로부터 중심까지의 길이 또는 일단으로부터 일단까지의 길이를 의미한다.
더미 채널 구조물들(DCH)은 적어도 일부가 채널 구조물들(CH)과 대응되는 구조를 가질 수 있다. 즉, 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 동일한 구성을 대응되는 위치에 포함할 수 있다. 더미 채널 구조물들(DCH) 내에는 채널층(140)이 배치될 수 있으며, 더미 채널 구조물(DCH)은 채널층(140) 외에, 게이트 유전층(145), 채널 절연층(150), 및 채널 패드(155)를 포함할 수 있다. 다만, 더미 채널 구조물(DCH) 내에는 에피택셜층(105)이 배치되지 않을 수 있다. 예시적인 실시예들에서, 채널 구조물들(CH)이 에피택셜층(105)을 포함하지 않는 구조를 갖는 경우, 더미 채널 구조물(DCH)은 채널 구조물들(CH)과 동일한 구조를 가질 수 있다.
더미 채널 구조물들(DCH) 및 관통 콘택 플러그들(170)의 배치는 제1 관통 배선 영역(TB1)과 제2 관통 배선 영역(TB2)에서 서로 동일하거나 다를 수 있다. 예를 들어, 도 4에 도시된 것과 같이 더미 채널 구조물(DCH) 및 관통 콘택 플러그들(170)은 제1 관통 배선 영역(TB1)과 제2 관통 배선 영역(TB2)에서 서로 다른 패턴 및 밀도로 배치될 수 있다. 제1 및 제2 관통 배선 영역들(TB1, TB2)에 더미 채널 구조물들(DCH)이 배치됨으로써, 제1 영역(A)에서는 채널 구조물들(CH)의 배치의 연속성이 보장될 수 있고, 제2 영역(B)에서는 패드 채널 구조물들(DCH')의 배치의 연속성이 보장될 수 있다. 따라서, 채널 구조물들(CH) 및 패드 채널 구조물들(DCH')이 제1 및 제2 관통 배선 영역들(TB1, TB2)에 인접한 영역에서도 균일한 크기 및 형상을 갖도록 형성될 수 있다.
배선 라인(175)은 메모리 셀 영역(CELL) 내의 메모리 셀들과 전기적으로 연결되는 배선 구조물을 구성할 수 있다. 배선 라인(175)은 예를 들어, 게이트 전극들(130) 또는 채널 구조물들(CH)과 전기적으로 연결될 수 있다. 상기 배선 구조물을 구성하는 콘택 플러그들 및 배선 라인들의 개수는 실시예들에서 다양하게 변경될 수 있다. 배선 라인(175)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
셀 영역 절연층(190)은 기판(101), 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연층(290)을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 장치의 평면도들이다. 도 7a 및 도 7b는 도 4의 'C' 영역에 대응되는 영역을 확대하여 도시하고, 도 7c는 도 4의 'TB1'에 해당하는 영역을 도시한다.
도 7a를 참조하면, 제2 관통 배선 영역(TB2)에서, 관통 콘택 플러그들(170) 및 더미 채널 구조물들(DCH)은 도 4 및 도 6의 실시예에서와 다른 패턴으로 배치될 수 있다. 예를 들어, 더미 채널 구조물(DCH)은 x 방향 및 y 방향을 따라 인접한 두 개의 관통 콘택 플러그들(170)의 중앙에 배치되지 않고, 각각의 관통 콘택 플러그들(170)의 y "?항?* 따른 일 측에 배치될 수 있다. 이와 같이, 실시예들에서, 더미 채널 구조물들(DCH)이 배치되는 패턴은 다양하게 변경될 수 있다.
도 7b를 참조하면, 제2 관통 배선 영역(TB2)에서, 더미 채널 구조물들(DCH)은, 도 4 및 도 6의 실시예에서와 달리, 일 방향에서 관통 콘택 플러그(170)와의 이격거리가 서로 다른 더미 채널 구조물들(DCH)을 포함할 수 있다. 구체적으로, 제2 관통 배선 영역(TB2)은, 관통 콘택 플러그(170)와의 이격거리가 제1 길이(L1)인 더미 채널 구조물(DCH) 및 관통 콘택 플러그(170)와의 이격거리가 제1 길이(L1)보다 작은 제2 길이(L2)인 더미 채널 구조물(DCH)을 포함할 수 있다. 또한, 적어도 하나의 더미 채널 구조물(DCH)은 관통 콘택 플러그(170)와 중첩되어 배치될 수 있다. 이 경우, 더미 채널 구조물(DCH)이 먼저 형성된 후, 관통 콘택 플러그(170)가 형성되므로, 관통 콘택 플러그(170)가 더미 채널 구조물(DCH)을 관통하여 배치된 형태를 이룰 수 있다. 이러한 구조는, 반도체 장치(100)에서, 패턴 밀도의 차이, 공정 상의 오차 발생 등의 원인으로 오정렬(mis-align)이 발생하는 경우 형성될 수 있다. 다만, 이 경우에도, 더미 채널 구조물들(DCH) 및 관통 콘택 플러그들(170)은 절연 영역(IR)으로 둘러싸여 배치되므로, 전기적 특성의 저하가 발생하지 않을 수 있다.
도 7c를 참조하면, 제1 관통 배선 영역(TB1)에서, 더미 채널 구조물들(DCH)은 도 4의 실시예에서보다 많은 개수로 배치될 수 있다. 예를 들어, 더미 채널 구조물(DCH)은 x 방향을 따라 인접한 두 개의 관통 콘택 플러그들(170)의 사이뿐 아니라, y 방향을 따른 콘택 플러그들(170)의 외측 및 y 방향을 따른 콘택 플러그들(170)의 사이에도 행을 이루어 배치될 수 있다. 추가적으로 배치되는 더미 채널 구조물(DCH)은 콘택 플러그들(170)과 지그재그 형태로 배치될 수 있다.
도 7c에서, 더미 채널 구조물들(DCH)은 x 방향을 따른 세 개의 행으로 더 배치되는 것으로 도시되었으나, 더미 채널 구조물들(DCH)의 추가된 행의 개수는 도시된 것에 한정되지 않는다. 예를 들어, 일부 실시예들에서, y 방향을 따른 콘택 플러그들(170)의 사이에 배치된 더미 채널 구조물들(DCH)의 행은 생략되는 것도 가능할 것이다. 이와 같이, 실시예들에서, 제1 관통 배선 영역(TB1)에서 더미 채널 구조물들(DCH)이 배치되는 형태 및 패턴은 다양하게 변경될 수 있다.
도 8 및 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 9는 도 8의 절단선 Ⅲ-Ⅲ'를 따른 단면을 도시한다.
도 8 및 도 9를 참조하면, 반도체 장치(100a)에서는, 도 4 내지 도 6의 실시예에서와 달리, 제1 및 제2 관통 배선 영역들(TB1a, TB2a) 내의 더미 채널 구조물들(DCHa) 각각이 관통 콘택 플러그들(170) 각각과 중첩되어 배치될 수 있다. 따라서, 도 9에 도시된 것과 같이, 관통 콘택 플러그들(170) 내에 더미 채널 구조물들(DCHa)이 배치될 수 있다. 이 경우, 더미 채널 구조물(DCHa)이 인접하는 두 개 이상의 관통 콘택 플러그들(170)과 접촉되어, 관통 콘택 플러그들(170) 사이에서 전기적 단락이 발생하는 불량을 방지할 수 있다. 다만, 본 실시예의 경우도, 도 7b의 실시예에서와 유사하게, 더미 채널 구조물들(DCHa) 중 일부는 완전히 관통 콘택 플러그(170) 내에 배치되지 않고, 일부가 중첩되도록 배치되는 것도 가능할 것이다.
관통 콘택 플러그들(170) 내에서, 더미 채널 구조물들(DCHa)은 채널 구조물들(CH)과 대응되는 구조를 가질 수 있다. 예를 들어, 더미 채널 구조물들(DCHa)은 에피택셜층(105)을 제외하고, 채널 구조물들(CH)과 동일한 구조를 가질 수 있다. 다만, 실시예들에 따라, 더미 채널 구조물들(DCHa)은 하단이 채널 구조물들(CH)의 하단보다 낮거나 높을 수도 있을 것이다.
도 10a 및 도 10b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 10a 및 도 10b는 도 9의 'D' 영역에 대응되는 영역을 확대하여 도시한다.
도 10a를 참조하면, 반도체 장치(100b)에서, 관통 콘택 플러그(170) 내의 더미 채널 구조물(DCHb)은 일부 구성, 예를 들어 게이트 유전층(145)을 포함하지 않을 수 있다. 이에 따라, 더미 채널 구조물(DCHb)은 채널층(140), 채널 절연층(150), 및 채널 패드(155)만 포함할 수 있다. 이러한 구조는, 관통 콘택 플러그(170)를 형성하기 위한 콘택 홀의 형성 시, 게이트 유전층(145)의 물질이 함께 제거되어 형성될 수 있다.
도 10b를 참조하면, 반도체 장치(100c)에서, 관통 콘택 플러그(170) 내의 더미 채널 구조물(DCHc)은 일부 구성, 예를 들어 채널 절연층(150) 및 채널 패드(155)를 포함하지 않을 수 있다. 이에 따라, 더미 채널 구조물(DCHb)은 채널층(140) 및 게이트 유전층(145)만 포함할 수 있다. 이러한 구조는, 관통 콘택 플러그(170)를 형성하기 위한 콘택 홀의 형성 시, 채널 패드(155)가 제거되고, 하부의 채널 절연층(150)도 함께 제거되어 형성될 수 있다. 실시예들에 따라, 더미 채널 구조물(DCHc)은 채널층(140)만을 포함할 수도 있으며, 이는 상기 콘택 홀의 식각제 및 식각 조건에 따라 변경될 수 있을 것이다.
도 11은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 11에서는 도 5b에 대응되는 단면을 도시한다.
도 11을 참조하면, 반도체 장치(100d)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 제1 및 제2 적층 구조물들(GS)을 포함하고, 채널 구조물들(CHd) 및 더미 채널 구조물들(DCHd)이 각각 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2) 및 제1 및 제2 더미 채널 구조물들(DCH1, DCH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHd) 및 더미 채널 구조물들(DCHd)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHd)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CHd)은 제1 적층 구조물(GS1)의 제1 채널 구조물들(CH1)과 제2 적층 구조물(GS2)의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부의 제1 채널 구조물(CH1)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(155)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 채널 구조물들(CHd)은 도 5a 및 도 5b의 실시예에서와 달리 에피택셜층(105)을 포함하지 않을 수 있으나, 이에 한정되지는 않는다.
더미 채널 구조물들(DCHd)은 채널 구조물들(CHd)과 실질적으로 동일한 구조를 가질 수 있다. 즉, 더미 채널 구조물들(채널 구조물들(CHd))도 제1 더미 채널 구조물들(DCH1)과 제2 더미 채널 구조물들(DCH2)이 연결된 형태를 가질 수 있다. 또한, 제1 적층 구조물(GS1)의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다. 그 외의 구성들에 대해서는 도 4 내지 도 6을 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 12a 내지 도 12c에서는 도 5b에 대응되는 단면들을 도시한다.
도 12a를 참조하면, 반도체 장치(100e)에서, 더미 채널 구조물들(DCHe) 중 적어도 일부는 제1 더미 채널 구조물(DCH1)과 제2 더미 채널 구조물(DCH2)이 수평 방향, 예를 들어 y 방향을 따라 쉬프트된 형태를 가질 수 있다. 이는 더미 채널 구조물들(DCHe)의 형성 공정 시의 공정 상의 오차에 의해 발생할 수 있다. 특히, 채널 구조물들(CHd)의 형성에 우선을 두어 공정 조건을 결정하는 경우, 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널 구조물들(DCHe)에서 이와 같은 구조가 형성될 수 있다.
도 12b를 참조하면, 반도체 장치(100f)에서, 더미 채널 구조물들(DCHf) 중 적어도 일부는 제1 더미 채널 구조물(DCH1)과 제2 더미 채널 구조물(DCH2)이 수직 방향, 예를 들어 y 방향을 따라 이격된 형태를 가질 수 있다. 제1 더미 채널 구조물(DCH1)과 제2 더미 채널 구조물(DCH2)은 소정 길이(L3)만큼 이격되어 서로 연결되지 못한 형태를 가질 수 있다. 상기 길이(L3)는 실시예들에서 다양하게 변경될 수 있으며, 두 개 이상의 더미 채널 구조물들(DCHf)에서 서로 다를 수도 있을 것이다.
하부의 제1 더미 채널 구조물(DCH1)은 상부의 제2 더미 채널 구조물(DCH2)과 다른 구조를 가질 수 있다. 구체적으로, 제1 더미 채널 구조물(DCH1)은 채널 희생층(185)이 채워진 구조를 가질 수 있다. 이는, 더미 채널 구조물들(DCHf)의 제조 시에, 제2 더미 채널 구조물(DCH2)을 이루는 채널 홀을 통해 채널 희생층(185)이 제거되지 못하고 잔존하여 형성된 구조일 수 있다.
도 12c를 참조하면, 반도체 장치(100g)에서, 더미 채널 구조물들(DCHg) 중 적어도 일부는 하부의 제1 더미 채널 구조물(DCH1)과 상부의 제2 더미 채널 구조물(DCH2)이 서로 다른 구조를 가질 수 있다. 도 12b를 상술한 실시예에서와 유사하게, 제1 더미 채널 구조물들(DCH1) 중 적어도 하나는 채널 희생층(185)이 채워진 구조를 가질 수 있다. 다만, 도 12b를 상술한 실시예에서와 달리, 제1 더미 채널 구조물(DCH1)과 제2 더미 채널 구조물(DCH2)이 서로 연결된 경우에도, 제1 더미 채널 구조물(DCH1)이 이와 같은 구조를 가질 수 있다. 이는, 제1 더미 채널 구조물(DCH1)의 폭이 상대적으로 작은 경우, 더미 채널 구조물들(DCHg)의 제조 시에, 제2 더미 채널 구조물(DCH2)을 이루는 채널 홀을 통해 채널 희생층(185)이 제거되지 못하고 잔존하여 형성된 구조일 수 있다.
도 13a 내지 도 13e는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 13a 내지 도 13e에서는, 도 5a에 도시된 영역에 대응되는 영역들이 도시된다.
도 13a를 참조하면, 베이스 기판(201) 상에 회로 소자들(220) 및 하부 배선 구조물들을 포함하는 주변 회로 영역(PERI)을 형성하고, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역이 제공되는 기판(101) 및 기판 절연층(160)을 형성한 후, 희생 절연층들(180) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
먼저, 회로 게이트 유전층(222)과 회로 게이트 전극(225)이 베이스 기판(201) 상에 순차적으로 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224) 및 소스/드레인 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 소스/드레인 영역들(205)을 형성할 수 있다.
상기 하부 배선 구조물들 중 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
주변 영역 절연층(290)은 복수 개의 절연층들로 이루어질 수 있다. 주변 영역 절연층(290)은 상기 하부 배선 구조물들을 형성하는 각 단계들에서 일부가 형성되고 최상부의 하부 배선 라인(280)의 상부에 일부를 형성함으로써, 최종적으로 회로 소자들(220) 및 상기 하부 배선 구조물들을 덮도록 형성될 수 있다.
다음으로, 기판(101)은 주변 영역 절연층(290) 상에 형성될 수 있다. 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다. 기판(101)을 이루는 다결정 실리콘은 불순물을 포함할 수 있다. 기판(101)은 베이스 기판(201)보다 작거나 동일한 크기로 형성될 수 있다.
기판 절연층(160)은 제1 및 제2 관통 배선 영역들(TB1, TB2)에 해당하는 영역에서 기판(101)의 일부를 제거한 후, 절연 물질을 매립함으로써 형성할 수 있다. 상기 절연 물질의 매립 후, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 이용하여 평탄화 공정을 더 수행할 수 있다. 이에 의해 기판 절연층(160)의 상면은 기판(101)의 상면과 실질적으로 공면을 이룰 수 있다.
희생 절연층들(180)은 후속 공정을 통해 일부가 게이트 전극들(130)(도 5a 참조)로 교체되는 층일 수 있다. 희생 절연층들(180)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 및 희생 절연층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
도 4의 제2 영역(B)에서, 상부의 희생 절연층들(180)이 하부의 희생 절연층들(180)보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들(180)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(180)은 계단 형상을 이룰 수 있으며, 패드 영역들이 제공될 수 있다.
다음으로, 희생 절연층들(180)과 층간 절연층들(120)의 적층 구조물 상부를 덮는 셀 영역 절연층(190)을 형성할 수 있다.
도 13b를 참조하면, 희생 절연층들(180) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 형성할 수 있다.
먼저, 도시되지 않은 영역에서 희생 절연층들(180) 및 층간 절연층들(120)의 일부를 제거하여 스트링 분리 영역(SS)(도 4 참조)을 형성할 수 있다. 스트링 분리 영역(SS)은, 별도의 마스크층을 이용하여 스트링 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생 절연층들(180) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착함으로써 형성할 수 있다. 스트링 분리 영역(SS)은 도 4의 상부 게이트 전극들(130S)이 형성되는 영역보다 하부로 연장될 수 있다.
채널 구조물들(CH) 및 더미 채널 구조물들(DCH)은 희생 절연층들(180) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널 홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 채널 구조물(CH)용 채널 홀들과 함께, 더미 채널 구조물(DCH)용 채널 홀들이 제1 및 제2 관통 배선 영역들(TB1, TB2)이 형성될 영역에 함께 형성됨으로써, 상기 채널 홀들은 불연속적으로 배치되지 않고 계속적으로 배치될 수 있다. 따라서, 채널 홀들이 영역에 무관하게 균일한 크기 및 형상을 갖도록 형성될 수 있어, 채널 구조물들(CH)의 전기적 특성이 확보될 수 있다.
상기 적층 구조물의 높이로 인하여, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)은 각각 기판(101) 및 기판 절연층(160)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널 구조물들(CH) 내에 에피택셜층(105)을 형성하고, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에, 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 순차적으로 형성할 수 있다.
채널 구조물들(CH)에서, 에피택셜층(105)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(105)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(105)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 다만, 실시예들에 따라, 에피택셜층(105)은 생략될 수 있다.
게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH) 및 더미 채널 구조물들(DCH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 13c를 참조하면, 희생 절연층들(180)과 층간 절연층들(120)의 적층 구조물을 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 희생 절연층들(180)의 일부를 제거하여 터널부들(LT)을 형성할 수 있다.
먼저, 개구부(OP)의 형성 전에, 채널 구조물들(CH) 및 더미 채널 구조물들(DCH) 상에 셀 영역 절연층(190)을 더 형성할 수 있다. 개구부(OP)는 도 4의 제1 및 제2 분리 영역들(MS1, MS2)의 위치에 형성될 수 있다. 개구부(OP)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구부(OP)는 y 방향으로 연장되는 트렌치 형태로 형성될 수 있으며, 개구부(OP)의 하부에서 기판(101)이 노출될 수 있다.
희생 절연층들(180)은 제1 및 제2 관통 배선 영역들(TB1, TB2)(도 4 참조)을 제외한 제1 및 제2 관통 배선 영역들(TB1, TB2)의 외측 영역, 즉, 절연 영역(IR)의 외측에서 제거될 수 있다. 이에 의해, 층간 절연층들(120), 희생 절연층들(180), 및 기판 절연층(160)을 포함하는 제1 및 제2 관통 배선 영역들(TB1, TB2)의 절연 영역(IR)이 정의될 수 있다. 희생 절연층들(180)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120) 및 기판 절연층(160)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 터널부들(LT)이 형성될 수 있으며, 제2 터널부들(LT2)을 통해 채널 구조물들(CH)의 게이트 유전층(145)의 일부 측벽들이 노출될 수 있다.
제1 및 제2 관통 배선 영역들(TB1, TB2)이 형성되는 영역은 개구부(OP)로부터 이격되어, 식각제가 도달하지 못함으로써 희생 절연층들(180)이 잔존하는 영역일 수 있다. 따라서, 제1 및 제2 관통 배선 영역들(TB1, TB2)은 인접하는 개구부들(OP)의 사이에서 개구부들(OP)의 중앙에 형성되게 된다. 또한, 희생 절연층들(180)이 잔존하는 영역은 기판 절연층(160)이 배치되는 영역과 정확히 일치하지 않을 수 있다.
도 13d를 참조하면, 희생 절연층들(180)이 일부 제거된 터널부들(LT)에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 개구부(OP) 내에 분리 절연층(107) 및 도전층(110)을 형성할 수 있다.
게이트 전극들(130)을 이루는 상기 도전성 물질은 터널부들(LT)을 채울 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 게이트 전극들(130)의 측면은 절연 영역(IR)의 희생 절연층들(180)의 측면과 접할 수 있다. 게이트 전극들(130)을 형성한 후, 개구부(OP) 내에 증착된 상기 도전성 물질을 추가적인 공정을 통하여 제거할 수도 있다.
분리 절연층(107)은 개구부(OP) 내에 스페이서(spacer)의 형태로 형성될 수 있다. 즉, 절연 물질을 증착한 후, 개구부(OP)의 하부에서 기판(101) 상에 형성된 절연 물질을 제거하여 분리 절연층(107)을 형성할 수 있다. 다음으로, 분리 절연층(107) 상에 도전 물질을 증착하여 도전층(110)을 형성할 수 있다. 분리 절연층(107) 및 도전층(110)은, 예를 들어, 제1 및 제2 분리 영역들(MS1, MS2)에서 동일한 공정으로 형성되어 동일한 구조를 가질 수 있다. 이 경우, 상술한 것과 같이, 예를 들어, 제1 분리 영역들(MS1)에서 도전층(110)은 공통 소스 라인(CSL)으로 기능하고, 제2 분리 영역들(MS2)에서 도전층(110)은 더미 공통 소스 라인으로 기능할 수 있다. 또한, 실시예들에 따라, 도전층(110)의 형성 공정은 생략될 수 있다.
도 13e를 참조하면, 관통 콘택 플러그들(170)을 형성하기 위한 콘택 홀들(VH)을 형성할 수 있다.
콘택 홀들(VH)의 형성 전에, 분리 절연층(107)을 덮도록 셀 영역 절연층(190)을 더 형성할 수 있다. 다음으로, 절연 영역(IR)의 상부로부터, 셀 영역 절연층(190) 및 절연 영역(IR)을 관통하는 콘택 홀들(VH)을 형성할 수 있다. 콘택 홀들(VH)의 하단에서는 주변 회로 영역(PERI)의 회로 배선 라인(280)이 노출될 수 있다.
다음으로, 도 5b를 함께 참조하면, 콘택 홀들(VH)에 도전성 물질을 매립하여 관통 콘택 플러그들(170)을 형성하여 제1 및 제2 관통 배선 영역들(TB1, TB2)을 형성하고, 관통 콘택 플러그들(170)의 상단과 연결되는 배선 라인(175)을 형성하여 반도체 장치(100)가 제조될 수 있다. 다만, 도 13a 내지 도 13e를 참조하여 상술한 제조 방법은, 도 4 내지 도 6의 반도체 장치(100)를 제조하기 위한 일 예이며, 반도체 장치(100)는 다양한 제조 방법으로 제조될 수 있을 것이다.
도 14a 내지 도 14f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 14a 내지 도 14f에서는, 도 11에 도시된 영역에 대응되는 영역들이 도시된다. 이하에서, 도 13a 내지 도 13e를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 14a를 참조하면, 주변 회로 영역(PERI)을 형성하고, 주변 회로 영역(PERI)의 상부에 메모리 셀 영역이 제공되는 기판(101) 및 기판 절연층(160)을 형성한 후, 제1 적층 구조물(GS1)을 이루는 희생 절연층들(180) 및 층간 절연층들(120)을 교대로 적층하고, 제1 채널 홀들(CHH1)을 형성하여 채널 희생층들(185)을 채울 수 있다.
최상부에는 층간 절연층(120)보다 상대적으로 두꺼운 상부 층간 절연층(125)이 형성될 수 있다. 채널 희생층들(185)은 희생 절연층들(180) 및 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 채널 희생층들(185)은 실리콘(Si)을 포함할 수 있다.
도 14b를 참조하면, 제1 적층 구조물(GS1) 상에 희생 절연층들(180) 및 층간 절연층들(120)을 교대로 적층하여 제2 적층 구조물(GS2)을 형성할 수 있다.
제2 적층 구조물(GS2)은 제1 적층 구조물(GS1)과 유사하게, 상부 층간 절연층(125) 및 채널 희생층들(185) 상에 희생 절연층들(180) 및 층간 절연층들(120)을 교대로 적층하고, 셀 영역 절연층(190)을 형성함으로써 형성될 수 있다.
도 14c를 참조하면, 제2 적층 구조물(GS2)을 관통하는 제2 채널 홀들(CHH2)을 형성하고, 제1 채널 홀들(CHH1) 내의 채널 희생층들(185)을 제거할 수 있다.
먼저, 제2 채널 홀들(CHH2)은 제1 채널 홀들(CHH1)에 각각 정렬되도록 형성될 수 있다. 구체적으로, 제2 적층 구조물(GS2) 상에 제2 적층 구조물(GS2)의 일부를 노출시키도록 포토레지스트층을 패터닝한 후, 노출된 영역에서 제2 적층 구조물(GS2)을 식각하여 제2 채널 홀들(CHH2)을 형성할 수 있다. 다음으로, 제2 채널 홀들(CHH2)을 통해 노출된 채널 희생층들(185)을 제거하여 제1 채널 홀들(CHH1) 및 제2 채널 홀들(CHH2)이 연결된 채널 홀들(CHH)이 형성될 수 있다.
채널 홀들(CHH)은 채널 구조물들(CHd)이 배치되는 영역 외에, 더미 채널 구조물(DCHd)이 배치되는 영역에도 함께 형성되므로, 연속적으로 패터닝될 수 있어, 균일한 크기 및 형상을 가질 수 있다. 따라서, 후속 공정을 통해, 제1 및 제2 관통 배선 영역들(TB1, TB2)에 인접하게 형성되는 채널 구조물들(CHd)에서, 패터닝 문제에 의한 불량 발생이 방지될 수 있으며, 전기적 특성이 확보될 수 있다.
도 14d를 참조하면, 채널 구조물들(CHd) 및 더미 채널 구조물들(DCHd)을 형성할 수 있다.
채널 구조물들(CHd) 및 더미 채널 구조물들(DCHd)은 제1 및 제2 채널 구조물들(CH1, CH2) 및 제1 및 제2 더미 채널 구조물들(DCH1, DCH2)이 하나로 연결된 형태를 갖도록 형성될 수 있다. 채널 구조물들(CHd) 및 더미 채널 구조물들(DCHd)은, 채널 홀들(CHH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150), 및 채널 패드들(155)을 순차적으로 형성함으로써 형성될 수 있다. 채널 홀들(CHH)의 하단에서는 게이트 유전층(145)이 일부가 제거되어, 채널층(140)이 기판(101) 및 기판 절연층(160)과 직접 접촉될 수 있다.
도 14e를 참조하면, 도시되지 않은 영역에서 제1 및 제2 적층 구조물들(GS1, GS2)을 관통하는 개구부(도 13c 참조)를 형성하고, 상기 개구부를 통해 희생 절연층들(180)을 일부 제거할 수 있다.
먼저, 셀 영역 절연층(190)을 더 형성할 수 있다. 상기 개구부는 도 4의 제1 및 제2 분리 영역들(MS1, MS2)의 위치에 형성될 수 있다. 희생 절연층들(180)은 제1 및 제2 관통 배선 영역들(TB1, TB2)(도 4 참조)을 제외한 제1 및 제2 관통 배선 영역들(TB1, TB2)의 외측 영역, 즉, 절연 영역(IR)의 외측에서 제거될 수 있다. 이에 의해, 층간 절연층들(120), 희생 절연층들(180), 및 기판 절연층(160)을 포함하는 제1 및 제2 관통 배선 영역들(TB1, TB2)의 절연 영역(IR)이 정의될 수 있다.
도 14f를 참조하면, 희생 절연층들(180)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 상기 개구부를 매립한 후, 관통 콘택 플러그들(170)을 형성하기 위한 콘택 홀들(VH)을 형성할 수 있다.
상기 개구부는 절연 물질 또는 절연 물질과 도전성 물질로 채울 수 있다. 콘택 홀들(VH)의 형성 전에, 셀 영역 절연층(190)을 더 형성할 수 있다. 다음으로, 절연 영역(IR)의 상부로부터, 셀 영역 절연층(190) 및 절연 영역(IR)을 관통하는 콘택 홀들(VH)을 형성할 수 있다. 콘택 홀들(VH)의 하단에서는 주변 회로 영역(PERI)의 회로 배선 라인(280)이 노출될 수 있다.
다음으로, 도 11을 함께 참조하면, 콘택 홀들(VH)에 도전성 물질을 매립하여 관통 콘택 플러그들(170)을 형성하여 제1 및 제2 관통 배선 영역들(TB1, TB2)을 형성하고, 관통 콘택 플러그들(170)의 상단과 연결되는 배선 라인(175)을 형성하여 반도체 장치(100d)가 제조될 수 있다. 다만, 도 14a 내지 도 14f를 참조하여 상술한 제조 방법은, 도 11의 반도체 장치(100d)를 제조하기 위한 일 예이며, 반도체 장치(100d)는 다양한 제조 방법으로 제조될 수 있을 것이다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 DCH: 더미 채널 구조물
GS: 적층 구조물 IR: 절연 영역
MS1, MS2: 분리 영역 SS: 상부 분리 영역
TB1, TB2: 관통 배선 영역 101: 기판
105: 에피택셜층 107: 분리 절연층
110: 도전층 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 160: 기판 절연층
170: 관통 콘택 플러그 175: 배선 라인
180: 희생 절연층 190: 셀 영역 절연층

Claims (20)

  1. 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들을 포함하는 메모리 셀 영역; 및
    상기 게이트 전극들과 상기 회로 소자들을 전기적으로 연결하는 관통 배선 영역을 포함하고,
    상기 관통 배선 영역은,
    상기 메모리 셀 영역을 관통하여 상기 제1 방향으로 연장되며 상기 메모리 셀 영역과 상기 회로 소자들을 전기적으로 연결하는 관통 콘택 플러그들;
    상기 관통 콘택 플러그들을 둘러싸며, 상기 제2 기판과 나란하게 배치되는 제1 절연층 및 상기 제1 절연층 상에 교대로 적층되는 제2 및 제3 절연층들을 포함하는 절연 영역; 및
    상기 제2 및 제3 절연층들을 관통하며 상기 채널층을 포함하고, 인접하는 상기 관통 콘택 플러그들의 사이에 적어도 하나가 위치하도록 열과 행을 이루어 배열되는 더미 채널 구조물들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 관통 배선 영역에서, 상기 관통 콘택 플러그들 및 상기 더미 채널 구조물들은 실질적으로 동일한 밀도로 배열되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 채널 구조물들 및 상기 더미 채널 구조물들 각각은, 상기 게이트 전극들과 접하는 게이트 유전층, 상기 게이트 유전층 상의 상기 채널층, 및 상기 채널층 상의 채널 절연층을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 더미 채널 구조물들은 약 70 nm 내지 약 130 nm의 최대 직경을 갖고, 상기 관통 콘택 플러그들은 약 250 nm 내지 약 350 nm의 최대 직경을 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 더미 채널 구조물들 중 일부는 상기 관통 콘택 플러그들과 적어도 일부가 중첩되어 배치되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 채널 구조물들 각각은 상기 제1 방향을 따라 적층되는 제1 및 제2 채널 구조물들을 포함하고,
    상기 더미 채널 구조물들 각각은 상기 제1 방향을 따라 적층되는 제1 및 제2 더미 채널 구조물들을 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 및 제2 더미 채널 구조물들 중 적어도 일부는 상기 제1 방향에서 서로 연결되지 않고 이격되어 배치되는 반도체 장치.
  8. 제6 항에 있어서,
    상기 제1 및 제2 더미 채널 구조물들 중 적어도 일부는 상기 제1 방향에 수직한 제2 방향에서 서로 쉬프트되어 배치되는 반도체 장치.
  9. 제6 항에 있어서,
    상기 제1 더미 채널 구조물들 중 적어도 일부는 상기 제1 채널 구조물들과 다른 구조를 갖는 반도체 장치.
  10. 제1 항에 있어서,
    상기 메모리 셀 영역은 상기 게이트 전극들을 관통하며 상기 제1 방향에 수직한 제2 방향으로 연장되는 분리 영역들을 더 포함하고,
    상기 분리 영역들은 상기 관통 배선 영역과 이격되어 배치되는 반도체 장치.
  11. 제10 항에 있어서,
    상기 관통 배선 영역은, 인접하는 상기 분리 영역들의 사이에서, 상기 분리 영역들로부터 이격되어 중앙에 배치되는 반도체 장치.
  12. 제1 항에 있어서,
    상기 메모리 셀 영역은, 상기 게이트 전극들과 교대로 배치되는 층간 절연층들을 더 포함하고,
    상기 제2 절연층들은 상기 층간 절연층들과 동일한 높이 레벨에 위치하고, 상기 제3 절연층들은 상기 게이트 전극들과 동일한 높이 레벨에 위치하는 반도체 장치.
  13. 제1 기판 상에 제공되며, 회로 소자들을 포함하는 주변 회로 영역;
    상기 제1 기판의 상부에 배치되는 제2 기판 상에 제공되며, 상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들 및 상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들을 포함하는 메모리 셀 영역; 및
    상기 제1 방향으로 연장되며 상기 메모리 셀 영역과 상기 주변 회로 영역을 전기적으로 연결하는 관통 콘택 플러그들 및 상기 관통 콘택 플러그들을 둘러싸는 절연 영역을 포함하는 관통 배선 영역을 포함하고,
    상기 관통 배선 영역은, 상기 관통 배선 영역 전체에서 규칙적으로 배열되며 상기 채널층을 포함하는 더미 채널 구조물들을 더 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 더미 채널 구조물들 중 적어도 일부는 각각의 상기 관통 콘택 플러그들 내에 각각 배치되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 관통 콘택 플러그들 내에 배치된 상기 더미 채널 구조물들은, 상기 채널 구조물들과 다른 구조를 갖는 반도체 장치.
  16. 제15 항에 있어서,
    상기 채널 구조물들 각각은, 상기 게이트 전극들과 접하는 게이트 유전층, 상기 게이트 유전층 상의 상기 채널층, 및 상기 채널층 상의 채널 절연층을 포함하고,
    상기 관통 콘택 플러그들 내에 배치된 상기 더미 채널 구조물들 각각은, 상기 채널층을 포함하는 반도체 장치.
  17. 제13 항에 있어서,
    상기 더미 채널 구조물들은, 적어도 일 방향을 따라 서로 인접하는 상기 관통 콘택 플러그들의 사이에 각각 배치되는 반도체 장치.
  18. 제1 기판;
    상기 제1 기판 상에 배치되는 회로 소자들;
    상기 회로 소자들 상의 제2 기판;
    상기 제2 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제2 기판 상에 수직하게 연장되고 채널층을 포함하는 채널 구조물들;
    상기 게이트 전극들을 관통하며 상기 제1 방향에 수직한 제2 방향을 따라 연장되고, 서로 평행하게 이격되어 배치되는 분리 영역들; 및
    서로 인접하는 상기 분리 영역들의 사이에서 상기 분리 영역들로부터 이격되어 위치하며, 상기 회로 소자들과 상기 게이트 전극들을 전기적으로 연결하는 관통 콘택 플러그들, 상기 관통 콘택 플러그들을 둘러싸는 절연 영역, 및 상기 채널층을 포함하며 상기 관통 콘택 플러그들과 동일하거나 많은 개수로 배열되는 더미 채널 구조물들을 포함하는 관통 배선 영역을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 관통 콘택 플러그들과 상기 더미 채널 구조물들은 각각 서로 동일한 패턴을 이루며 배열되는 반도체 장치.
  20. 제18 항에 있어서,
    상기 더미 채널 구조물들은 상기 관통 콘택 플러그들과 중첩되어 배치되는 반도체 장치.
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